DE602004011861T2 - Verfahren und Vorrichtung für die Encodierung von Low Density Parity Check (LDPC) Codes kurzer Blocklänge - Google Patents

Verfahren und Vorrichtung für die Encodierung von Low Density Parity Check (LDPC) Codes kurzer Blocklänge Download PDF

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Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft Kommunikationssysteme, und genauer codierte Systeme.
  • HINTERGRUND DER ERFINDUNG
  • Kommunikationssysteme verwenden Codierungen, um eine zuverlässige Kommunikation über verrauschte Kommunikationskanäle zu gewährleisten. Beispielsweise stammen in einem drahtlosen (oder Funk- System, wie einem Satellitennetz, Rauschquellen von geographischen und Umweltfaktoren. Diese Kommunikationskanäle zeigen eine feste Kapazität, die als Bits pro Symbol bei einem bestimmten Rauschabstand (SNR) ausgedrückt werden kann und die eine theoretische Obergrenze (die sogenannte Shannon-Grenze) definiert. Infolgedessen zielen Codierungsentwürfe darauf ab, Raten zu erreichen, welche sich dieser Shannon-Grenze nähern. Dieses Ziel ist besonders relevant für Satellitensysteme mit begrenzter Bandbreite. Eine solche Klasse von Codes, welche der Shannon-Grenze nahe kommen, sind Paritätsprüfungs-Codes niedriger Dichte(Low Density Parity Check(LDPC)-Codes).
  • Wegen einer Reihe von Nachteilen werden LDPC-Codes traditionell nicht in großem Umfang verwendet. Ein Nachteil ist, dass das LDPC-Codierungsverfahren sehr komplex ist. Die Codierung eines LDPC-Codes unter Verwendung von dessen Generatormatrix würde die Speicherung einer sehr großen, nicht dünn besetzen Matrix erfordern. Außerdem erfordern LDPC-Codes große Blöcke, um effizient zu sein, infolgedessen sind zwar Paritätsprüfungsmatrizen von LDPC-Codes dünn besetzt, aber die Speicherung dieser Matrizen ist problematisch.
  • Unter dem Gesichtspunkt der Implementierung stellt sich eine Reihe von Problemen. Beispielsweise ist die Speicherung ein wichtiger Grund dafür, dass LDPC-Codes sich in der Praxis nicht in großem Umfang durchgesetzt haben. Die Länge von LDPC-Codes verlangt nämlich einen größeren Speicherplatz. Ebenso war eine der wichtigsten Herausforderungen bei der Implementierung von LDPC-Codes die Einrichtung eines Verbindungsnetzes zwischen mehreren Verarbeitungsmaschinen (Knoten) im Decoder. Ferner stellt die Rechenlast im Decodierungsverfahren, insbesondere die für die Prüfknotenoperationen, ein Problem dar.
    • LeGoff, S. Y.: „Channel capacity of bit-interleaved coded modulation scheme using 8-ary signal constellations", IEE Electronic Letters, Bd. 38. Nr. 4, 14. Februar 2002 (XP006017828), beschreibt bitverschachtelte codierte Modulierung unter Verwendung von achtrangigen Signalkonstellationen.
    • LeGoff, S. Y.: „Signal constellations for bit-interleaved coded modulation", IEEE Trans. an Inf. Theory, Bd. 49, Nr. 1, Jan. 2003, S. 307–313, beschreibt bitverschachtelte bzw. zwischenangeordnete codierte Modulation, die im Zusammenhang mit Turbocodes verwendet wird.
    • LeGoff, S. Y.: „Signalling constellations for power-efficient bit-interleaved coded modulation schemes", IEE PROCEEDINGS: COMMUNICATIONS, INSTITUTION OF ELECTRICAL ENGINEERS, GB, 13. Juni 2003, S. 141–148 (XP006020428) beschreibt verschiedene Signalkonstellationen für bitverschachtelte codierte Modulationsschemata.
    • Hou J. et al.: „Capacity-approaching bandwidth-efficient coded modulation schemes based an low-density parity-check codes", IEEE Trans. an Inform. Theory, Bd. 49, Nr. 9, S. 2141–2155, beschreibt bandbreiteneffizient kodierte Modulationsschemata auf der Basis von Low-Density Parity-Check(LDPC)-Codes.
    • Richardson T.: „The renaissance of Gallager's low density parity check codes", IEEE Communications Magazine, Aug. 2003, S. 126–131 (XP001177711) offenbart einige Hintergrundinformationen über Low-Density Parity-Check(LDPC)-Codes.
    • Calzolari G. P.: "Report an DVB-S2 channel coding standardization effort", CCSDS Sub-Panel 1B Channel Coding, 7. April 2003, Matera, Italien (XP002311762) erörtert die Möglichkeit der Verwendung verschiedener Modulationsschemata im Zusammenhang mit Low-Density Parity-Check(LDPC)-Codes
  • Es besteht nach wie vor ein Bedarf an einem LDPC-Kommunikationssystem, das einfache Codierungs- und Decodierungsprozesse verwendet. Es besteht auch ein Bedarf an der effizienten Nutzung von LDPC-Codes für die Unterstützung hoher Datenraten, ohne eine größere Komplexität einzuführen. Es besteht außerdem ein Bedarf an der Leistungsverbesserung von LDPC-Codierern und -Decodierern. Es besteht ferner ein Bedarf an der Minimierung von Speicherbedarf für die Implementierung von LDPC-Codierungen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Diese und andere Bedürfnisse werden durch die vorliegende Erfindung befriedigt, mit der ein Ansatz zur Codierung von Low Density Parity Check(LDPC)-Codes geschaffen wird. Ein Codierer erzeugt einen LDPC-Code mit einem äußeren Bose Chaudhuri Hocquenghem(BCH)-Code gemäß einer der Tabellen 2–8 für die Versendung als das LDPC-codierte Signal. Jede der Tabellen 2–8 spezifiziert die Adresse von Paritätsbit-Akkumulatoren. Kurze LDPC-Codes werden unter Verwendung von LDPC-Muttercodes, die auf den Tabellen 2–8 basieren, ausgegeben. kldpc BCH-codierten Bits gehen km – kldpc Füllnullen bzw. Dummy Zeros voran. Die resultierenden km Bits werden systematisch codiert, um nm Bits zu erzeugen. Die ersten km – kldpc Dummy Zeros werden dann gelöscht, um den verkürzten Code zu ergeben. Für einen LDPC-Code mit einer Coderate von 3/5 unter Nutzung einer 8-PSK-(Phase Shift Keying bzw. Phasenumtastungs-)Modulation liefert eine Verschachtelungseinrichtung verschachtelte Bits des ausgegebenen LDPC-Codes durch serielles Schreiben von Daten, die mit dem LDPC-Code assoziiert sind, spaltenweise in eine Tabelle und Auslesen der Daten zeilenweise von rechts nach links. Der Ansatz sorgt vorteilhafterweise für eine beschleunigte Codierung ebenso wie eine beschleunigte Decodierung von LDPC-Codes, während die Speicher- und Verarbeitungsressourcen minimiert werden.
  • Ein Aspekt der Ausführungsform der vorliegenden Erfindung ist ein Verfahren zur Unterstützung einer Übertragung eines Low Density Parity Check(LDPC)-codierten Signals wie in den beigefügten Ansprüchen spezifiziert.
  • Gemäß einem anderen Aspekt einer Ausführungsform der vorliegenden Erfindung wird das modulierte LDPC-codierte Signal über eine Satellitenverbindung übertragen, die eine Breitband-Satellitenanwendung unterstützt.
  • Weitere Aspekte, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich ohne Weiteres aus der folgenden ausführlichen Beschreibung, einfach durch die Darstellung einer Reihe von speziellen Ausführungsformen und Implementierungen, einschließlich der Ausführungsform, die als die Beste zum Ausführen der vorliegenden Erfindung angesehen wird. Die vorliegende Erfindung kann auch auf weitere und andere Arten ausgeführt werden, und ihre verschiedenen Einzelheiten können in verschiedenen nahe liegenden Aspekten modifiziert werden, jeweils ohne vom Bereich der vorliegenden Erfindung abzuweichen. Demgemäß sollten die Zeichnung und die Beschreibung als ihrer Natur nach erläuternd, aber nicht als beschränkend aufgefasst werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Die vorliegende Erfindung wird anhand von Beispielen, aber nicht von Beschränkungen, in den Figuren der begleitenden Zeichnung erläutert, in denen gleiche Bezugszahlen ähnliche Elemente bezeichnen, und wobei:
  • 1 eine Skizze eines Kommunikationssystems gemäß einer Ausführungsform der vorliegenden Erfindung ist, das so konfiguriert ist, dass es Low Density Parity Check(LDPC)-Codes nutzt.
  • 2A und 2B Skizzen von Beispiels-LDPC-Codierern sind, die im Sender von 1 verwendet werden;
  • 2C und 2D Ablaufschemata des Codierungsprozesses des LDPC-Codierers von 2B zur Erzeugung von LDPC-Codes mit kurzen Frame-Längen gemäß einer Ausführungsform der vorliegenden Erfindung sind;
  • 3 eine Skizze eines Beispielsempfängers im System von 1 ist;
  • 4 eine Skizze einer dünn besetzten Paritätsprüfungsmatrix bzw. Sparse Parity Check Matrix gemäß einer Ausführungsform der vorliegenden Erfindung ist;
  • 5 eine Skizze eines zweiteiligen Graphen eines LDPC-Codes der Matrix von 4 ist;
  • 6 eine Skizze einer Untermatrix einer dünn besetzten Paritätsprüfungsmatrix gemäß einer Ausführungsform der vorliegenden Erfindung ist, wobei die Untermatrix Paritätsprüfungswerte enthält, die auf die untere Dreiecksregion beschränkt sind;
  • 7 ein Graph der Performance der LDPC-Codes bei den verschiedenen Coderaten und Modulationsschemata, welche vom Sender von 2B unterstützt werden, sind;
  • 8 ein Graph der Performance der kurzen LDPC-Codes bei den verschiedenen Coderaten, die vom Sender von 2B unterstützt werden, ist; und
  • 9 eine Skizze eines Computersystems ist, das den LDPC-Codierungsprozess gemäß Ausführungsformen der vorliegenden Erfindung ausführen kann.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Es werden ein System, ein Verfahren und Software für die effiziente Codierung von Low Density Parity Check(LDPC)-Codes beschrieben. In der folgenden Beschreibung werden für die Zwecke der Erklärung zahlreiche spezifische Einzelheiten aufgeführt, um ein gründliches Verstehen der vorliegenden Erfindung zu ermöglichen. Natürlich weiß ein Fachmann jedoch, dass die vorliegende Erfindung ohne diese spezifischen Einzelheiten oder mit einer gleichwertigen Anordnung durchgeführt werden kann. In anderen Fällen sind bekannte Strukturen und Vorrichtungen in Blockschemaform dargestellt, um zu vermeiden, dass die vorliegende Erfindung unnötig verunklart wird.
  • 1 ist eine Skizze eines Kommunikationssystems, das für die Nutzung von Low Density Parity Check(LDPC)-Codes konfiguriert ist, gemäß einer Ausführungsform der vorliegenden Erfindung. Ein digitales Kommunikationssystem 100 weist einen Sender 101, der Signalwellenformen über einen Kommunikationskanal 103 zu einem Sender 105 erzeugt, ein. In diesem diskreten Kommunikationssystem 100 weist der Sender 101 eine Nachrichtenquelle auf, die einen diskreten Satz von möglichen Nachrichten erzeugt; jede der möglichen Nachrichten weist eine entsprechende Signalwellenform auf. Diese Signalwellenformen werden vom Kommunikationskanal 103 gedämpft oder anderweitig geändert. Um dem Rauschkanal 103 entgegenzuwirken, werden LDPC-Codes verwendet.
  • Beispielsweise ist der Kanal 103 eine Satellitenverbindung, die Satellitenterminals (z. B. Very Small Aperture Terminals (VSATs, private Satellitennetze)) bedient, die Breitband-Satellitenanwendungen unterstützen. Solche Anwendungen schließen Satellitenrundfunk und interaktive Dienste(die mit dem Digital Video Broadcast(DVB)-S2-Standard konform sind) ein. Der Standard Digital Video Broadcasting via Satellite (DVB-S) hat sich weltweit in großem Umfang durchgesetzt, um beispielsweise digitale Satelliten-Fernsehprogramme bereitzustellen.
  • Die LDPC-Codes die vom Sender 101 erzeugt werden, ermöglichen eine Hochgeschwindigkeitsimplementierung ohne jeglichen Leistungsverlust. Diese strukturierten LDPC-Codes, die vom Sender 101 ausgegeben werden, vermeiden wegen des Modulationsschemas (z. B. 8-PSK) die Zuweisung einer kleinen Zahl von Prüfknoten an die Bitknoten, die bereits für Kanalfehler anfällig sind.
  • Solche LDPC-Codes weisen einen parallelisierbaren Decodierungs-Algorithmus (anders als Turbo-Codes) auf, der vorteilhafterweise einfache Operationen, wie Addition, Vergleich und Tabellenverweis beinhaltet. Außerdem lassen sorgfältig entworfene LDPC-Codes keinerlei Zeichen für einen Error Floor erkennen.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung erzeugt der Sender 101 anhand eines relativ einfachen Codierverfahrens LDPC-Codes auf der Basis von Paritätsprüfmatrizen (was einen effizienten Speicherzugriff während des Decodierens erleichtert), um mit dem Empfänger 105 zu kommunizieren.
  • Der Sender 101 verwendet LDPC-Codes, die verkettete Turbo+RS(Reed-Solomon)-Codes erzeugen, vorausgesetzt, die Blocklänge reicht aus.
  • 2A und 2B sind Skizzen, die Beispiele für LDPC-Codierer, die im Sender von 1 verwendet werden, zeigen. Wie aus 2 ersichtlich, ist ein Sender 200 mit einem LDPC-Codierer 203 ausgestattet, der eine Eingabe von einer Informationsquelle 201 empfängt und einen codierten Datenstrom mit höherer Redundanz ausgibt, der sich für eine Fehlerkorrekturverarbeitung am Empfänger 105 eignet. Die Informationsquelle 201 erzeugt k Signale aus einem diskreten Alphabet, X. LDPC-Codes werden mit Paritätsprüfungsmatrizen spezifiziert. Andererseits benötigen LDPC-Codes im Allgemeinen eine Spezifizierung der Generatormatrizen. Auch wenn es möglich ist, anhand einer Gauß'schen Eliminierung Generatormatrizen aus Paritätsprüfungsmatrizen zu erhalten, ist die resultierende Matrix nicht mehr dünn besetzt, und die Speicherung einer großen Generatormatrix kann kompliziert sein.
  • Der Codierer 203 erzeugt Signale aus dem Alphabet Y an einen Modulator 205 unter Verwendung eines einfachen Codierverfahrens, das nur die Paritätsprüfungsmatrix nutzt, indem er eine Struktur über die Paritätsprüfungsmatrix legt. Genauer wird eine Beschränkung über die Paritätsprüfungsmatrix gelegt, indem man bestimmte Abschnitte der Matrix so beschränkt, dass sie dreieckig ist. Die Konstruktion einer solchen Paritätsprüfungsmatrix wird ausführlicher weiter unten in 6 beschrieben. Eine solche Beschränkung führt zu einem zu vernachlässigenden Leistungsverlust und bringt daher eine attraktive Gegenleistung.
  • Der Modulator 205 bildet die codierten Nachrichten vom Codierer 203 auf Signalwellenformen ab, die zu einer Sendeantenne 207 übertragen werden, die diese Wellenformen über den Kommunikationskanal 207 emittiert. Somit werden die codierten Nachrichten moduliert und auf eine Sendeantenne 207 verteilt. Die Übertragungen von der Sendeantenne 207 pflanzen sich zu einem Empfänger (in 3 dargestellt) fort, wie nachstehend erörtert.
  • 2B zeigt einen LDPC-Codierer, der gemäß der Erfindung mit einem Bose Chaudhuri Hocquenghem(BCH)-Codierer und einem Codierer für zyklische Blockprüfung (cyclic redundancy check, CRC) verwendet wird. In diesem Szenario weisen die vom LDPC-Codierer 204 zusammen mit dem CRC-Codierer 209 und dem BCH-Codierer 211 erzeugten Codes einen verketteten äußeren BCH-Code und einen inneren Code für Paritätsprüfungen niedriger Dichte (CRC) auf. Ferner wird eine Fehler erfassung unter Verwendung von Codes für zyklische Blockprüfungen (CRC) erreicht.
  • Der CRC-Codierer 209 codiert in einem Ausführungsbeispiel anhand eines 8-Bit-CRC-Codes mit Generatorpolynom (x5 + x4 + x3 + x2 + 1)(x2 + x + 1)(x + 1). Der CRC-Code wird an den BCH-Codierer 211 ausgegeben.
  • Der LDPC-Codierer 204 codiert systematisch einen Informationsblock der Größe
    Figure 00090001
    auf ein Codewort der Größe nldpc,
    Figure 00090002
    Figure 00090003
    Die Übertragung des Codeworts beginnt in der vorgeschriebenen Reihenfolge bei i0 und endet mit
    Figure 00090004
    LDPC-Codeparameter (nldpc, kldpc) sind in der nachstehenden Tabelle angegeben.
    LDPC-Codeparameter (nldpc, kldpc)
    Coderate LDPC-Uncodierte Blocklänge LDPC-codierte Blocklänge
    1/2 32400 64800
    2/3 43200 64800
    3/4 48600 64800
    4/5 51840 64800
    5/6 54000 64800
    3/5 38880 64800
    8/9 57600 64800
    Tabelle 1
  • Die Aufgabe des LDPC-Codierers 203 ist die Bestimmung von nldpc – kldpc Paritätsbits
    Figure 00090005
    für jeden Block aus kldpc Informationsbits,
    Figure 00090006
    Figure 00090007
    Das Verfahren ist wie folgt. Zuerst werden die Paritätsbits initialisiert;
    Figure 00090008
    Das erste Informationsbit, i0, wird an Paritätsbitadressen, die in der ersten Zeile der Tabellen 2–8 spezifiziert sind, akkumuliert. Beispielsweise kommt für die Rate 2/3 (Tabelle 4) folgendes heraus:
    p0 = p0⊕i0
    p10491 = p10491⊕i0
    p16043 = p16043⊕i0
    p506 = p506⊕i0
    p12826 = p12826⊕i0
    p8065 = p8065⊕i0
    p8226 = p8226⊕i0
    p2767 = p2767⊕i0
    p240 = p240⊕i0
    p18673 = p18673⊕i0
    p9279 = p99279⊕i0
    p10579 = p10579⊕i0
    p20928 = p20928⊕i0
    (Alle Additionen in GF(2)).
  • Dann werden für die nächsten 359 Informationsbits tm,. m = 1, 2, ..., 359, diese Bits an Paritätsbitadressen akkumuliert {x + m mod 360 × q} mod(nldpc – wobei x die Adresse des Paritätsbitakkumulators bezeichnet, der dem ersten Bit i0 entspricht, und q eine coderatenabhängige Konstante ist, die in Tabelle 9 spezifiziert wird. Wir fahren mit dem Beispiel q = 60 für die Rate 2/3 fort. Beispielsweise werden für Informationsbit i1 die folgenden Operationen durchgeführt:
    p60 = p60⊕i1
    p10551 = p10551⊕i1
    p16103 = p16103⊕i1
    p566 = p566⊕i1
    p12886 = p12886⊕i1
    p8125 = p8125⊕i1
    p8286 = p8286⊕i1
    p2827 = p2827⊕i1
    p300 = p300⊕i1
    p18733 = p18733⊕i1
    p9339 = p9339⊕i1
    p10639 = p10639⊕i1
    p20988 = p20988⊕i1
  • Für das 361. Informationsbit i360 sind die Adressen der Paritätsbitakkumulatoren in der zweiten Zeile der Tabelle 2–8 angegeben. Auf ähnliche Weise werden die Adressen der Paritätsbitakkumulatoren für die folgenden 359 Informationsbits im, m = 361, 362, ..., 719 anhand der Formel {x + m mod360 × q} mod(nldpc – kldpc) erhalten, wobei x die Adresse des Paritätsbitakkumulators bezeichnet, der dem Informationsbit i360 entspricht, d. h. den Einträgen in der zweiten Zeile der Tabelle 2–8. Auf ähnliche Weise wird für jede Gruppe von 360 neuen Informationsbits eine neue Zeile der Tabellen 2–8 verwendet, um die Adressen der Paritätsbitakkumulatoren zu finden.
  • Adressen von Paritätsbitakkumulatoren sind in den Tabellen 2–8 angegeben.
    Adresse von Paritätsbitakkumulatoren (Rate 1/2)
    15 5604 5754 7705 4356 6844 8186 4014 16 5341 2456 6053 4571 5034 8521 1858 17 5207 8819 4926 8482 7518 8225 2585 18 4948 1285 6825 8840 3454 8255 3137 19 672 263 6959 5970 2556 1273 6091 20 712 2386 6354 4061 1062 5045 5158 21 2543 5748 4822 2348 3089 6328 5876 22 926 5701 269 3693 2438 3190 3507 23 2802 4520 3577 5324 1091 4667 4449 24 5140 2003 1263 4742 6497 1185 6202 0 4046 6934 1 2855 66 2 6694 212 3 3439 1158 4 3850 4422 5 5924 290 6 1467 4049 7 7820 2242 8 4606 3080 9 4633 7877 10 3884 6868 11 8935 4996 12 3028 764 13 5988 1057 14 7411 3450
    Tabelle 2
    Adresse von Paritätsbitakkumulatoren (Rate 3/5)
    2765 5713 6426 3596 1374 4811 2182 544 3394 2840 4310 771 4951 211 2208 723 1246 2928 398 5739 265 5601 5993 2615 210 4730 5777 3096 4282 6238 4939 1119 6463 5298 6320 4016 4167 2063 4757 3157 5664 3956 6045 563 4284 2441 3412 6334 4201 2428 4474 59 1721 736 2997 428 3807 1513 4732 6195 2670 3081 5139 3736 1999 5889 4362 3806 4534 5409 6384 5809 5516 1622 2906 3285 1257 5797 3816 817 875 2311 3543 1205 4244 2184 5415 1705 5642 4886 2333 287 1848 1121 3595 6022 2142 2830 4069 5654 1295 2951 3919 1356 884 1786 396 4738 0 2161 2653 1 1380 1461 2 2502 3707 3 3971 1057 4 5985 6062 5 1733 6028 6 3786 1936 7 4292 956 8 5692 3417 9 266 4878 10 4913 3247 11 4763 3937 12 3590 2903 13 2566 4215 14 5208 4707 15 3940 3388 16 5109 4556 17 4908 4177
    Tabelle 3
    Adresse von Paritätsbitakkumulatoren (Rate 2/3)
    0 2084 1613 1548 1286 1460 3196 4297 2481 3369 3451 4620 2622 1 122 1516 3448 2880 1407 1847 3799 3529 373 971 4358 3108 2 259 3399 929 2650 864 3996 3833 107 5287 164 3125 2350 3 342 3529 4 4198 2147 5 1880 4836 6 3864 4910 7 243 1542 8 3011 1436 9 2167 2512 10 4606 1003 11 2835 705 12 3426 2365 13 3848 2474 14 1360 1743 0 163 2536 1 2583 1180 2 1542 509 3 4418 1005 4 5212 51 17 5 2155 2922 6 347 2696 7 226 4296 8 1560 487 9 3926 1640 10 149 2928 11 2364 563 12 635 688 13 231 1684 14 1129 3894
    Tabelle 4
    Adresse von Paritätsbitakkumulatoren (Rate 3/4)
    0 3576 1576 3860 1290 4199 815 2978 3428 3639 2181 1750 1 1960 2307 2697 4240 3238 3555 265 379 128 2911 3653 2 99 1389 3627 830 2448 1185 3034 2946 2598 1960 1032 3 3198 478 4207 1481 1009 2616 1924 3437 554 683 1801 4 2681 2135 5 3107 4027 6 2637 3373 7 3830 3449 8 4129 2060 9 4184 2742 10 3946 1070 11 2239 984 0 1458 3031 1 3003 1328 2 1137 1716 3 132 3725 4 1817 638 5 1774 3447 6 3632 1257 7 542 3694 8 1015 1945 9 1948 412 10 995 2238 11 4141 1907 0 2480 3079 1 3021 1088 2 713 1379 3 997 3903 4 2323 3361 5 1110 986 6 2532 142 7 1690 2405 8 1298 1881 9 615 174 10 1648 3112 11 1415 2808
    Tabelle 5
    Adresse von Paritätsbitakkumulatoren (Rate 4/5)
    0 2319 198 789 902 1314 2806 143 2088 3525 1972 1 1285 1816 2194 1037 3293 509 3417 2294 2438 3111 2 704 1967 1228 1486 842 3400 1075 2776 3473 3327 3 1501 63 3235 2253 661 2968 1819 252 360 2174 4 3040 2231 2531 2690 1527 2605 2130 791 1786 1699 5 896 1565 6 2493 184 7 212 3210 8 727 1339 9 3428 612 0 2663 1947 1 230 2695 2 2025 2794 3 3039 283 4 862 2889 5 376 2110 6 2034 2286 7 951 2068 8 3108 3542 9 307 1421 0 2272 1197 1 1800 3280 2 331 2308 3 465 2552 4 1038 2479 5 1383 343 6 94 236 7 2619 121 8 1497 2774 9 2116 1855 0 722 1584 1 2767 1881 2 2701 1610 3 3283 1732 4 168 1099 5 3074 243 6 3460 945 7 2049 1746 8 566 1427 9 3545 1168
    Tabelle 6
    Adresse von Paritätsbitakkumulatoren (Rate 5/6)
    0 1752 825 2637 402 2730 1838 1945 2490 1627 2137 1202 2188 1 1501 1900 2147 1967 1757 2803 555 2020 333 2266 2577 1399 2 1675 799 422 488 945 1536 2288 999 1727 2214 1923 21 52 3 2409 499 1481 908 559 716 1270 333 2508 2264 1702 2805 4 2447 1926 5 414 1224 6 2114 842 7 212 573 0 2383 2112 1 2286 2348 2 545 819 3 1264 143 4 1701 2258 5 964 166 6 114 2413 7 2243 81 0 1245 1581 1 775 169 2 1696 1104 3 1914 2831 4 532 1450 5 91 974 6 497 2228 7 2326 1579 0 2482 256 1 1117 1261 2 1257 1658 3 1478 1225 4 2511 980 5 2320 2675 6 435 1278 7 228 503 0 1885 2369 1 57 483 2 838 1050 3 1231 1990 4 1738 68 5 2392 951 6 163 645 7 2644 1704
    Tabelle 7
    Adresse von Paritätsbitakkumulatoren (Rate 8/9)
    0 1558 712 805 1 1450 873 1337 2 1741 1129 1184 3 294 806 1566 4 482 605 923 0 926 1578 1 777 1374 2 608 151 3 1195 210 4 1484 692 0 427 488 1 828 1124 2 874 1366 3 1500 83 5 4 1496 502 0 1006 1701 1 1155 97 2 657 1403 3 1453 624 4 429 1495 0 809 385 1 367 151 2 1323 202 3 960 318 4 1451 1039 0 1098 1722 1 1015 1428 2 1261 1564 3 544 1190 4 1472 1246 0 508 630 1 421 1704 2 284 898 3 392 577 4 1155 556 0 631 1000 1 732 1368 2 1328 329 3 1515 506 4 1104 1172
    Tabelle 8
  • Nachdem alle Informationsbits aufgebraucht sind, werden die endgültigen Paritätsbits wie folgt erhalten. Zuerst werden die folgenden Operationen durchgeführt, beginnend mit i = 1 pi = pi ⊕ pi-1, i = 1, 2, ..., nldpc – kldpc – 1.
  • Endgültiger Inhalt von pi, i = 0, 1, ..., nldpc – kldpc – 1 ist gleich dem Paritätsbit pi.
    Coderate q
    2/3 60
    5/6 30
    1/2 90
    3/4 45
    4/5 36
    3/5 72
    8/9 20
    Tabelle 9
  • Das Generatorpolynom des t-Fehlerkorrektur-BCH-Codierers wird durch Multiplizieren der ersten t Polgnome in der folgenden Liste von Tabelle 10 erhalten:
    g1(x) 1 + x2 + x3 + x5 + x16
    g2(x) 1 + x + x4 + x5 + x6 + x8 + x16
    g3(x) 1 + x2 + x3 + x4 + x5 + x7 + x8 + x9 + x10 + x11 + x16
    g4(x) 1 + x2 + x4 + x6 + x9 + x11 + x12 + x14 + x16
    g5(x) 1 + x + x2 + x3 + x5 + x8 + x9 + x10 + x11 + x12 + x16
    g6(x) 1 + x2 + x4 + x5 + x7 + x8 + x9 + x10 + x12 + x13 + x14 + x15 + x16
    g7(x) 1 + x2 + x5 + x6 + x8 + x9 + x10 + x11 + x13 + x15 + x16
    g8(x) 1 + x + x2 + x5 + x6 + x8 + x9 + x12 + x13 + x14 + x16
    g9(x) 1 + x5 + x7 + x9 + x10 + x11 + x16
    g10(x) 1 + x + x2 + x5 + x7 + x8 + x10 + x12 + x13 + x14 + x16
    g11(x) 1 + x2 + x3 + x5 + x9 + x11 + x12 + x13 + x16
    g12(x) 1 + x + x5 + x6 + x7 + x9 + x11 + x12 + x16
    Tabelle 10
  • Die BCH-Codierung der Informationsbits
    Figure 00200001
    auf ein Codewort
    Figure 00200002
    wird wie folgt erreicht. Das Nachrichtenpolynom
    Figure 00200003
    Figure 00200004
    wird mitmultipliziert. Dann wird
    Figure 00200005
    m(x) durch g(x) dividiert. Mit
    Figure 00200006
    als Rest wird das Codewortpolynom wie folgt gesetzt:
    Figure 00200007
  • Wie aus 2B ersichtlich, gibt der LDPC-Codierer 203 an einen Bitverschachteler 213 aus. Beispielsweise werden 8-PSK-, 16-APSK- und 32-APSK-Modulationsformate verwendet. Daten werden seriell spaltenweise in den Verschachteler geschrieben (von oben nach unten) und seriell zeilenweise ausgelesen (von links nach rechts). Für den Fall einer Coderate von 3/5 mit 8-PSK wurde jedoch bestimmt, dass ein Auslesen der Daten von rechts nach links statt von links nach rechts eine bessere Performance ergibt (wie in 7 dargestellt).
  • Die Konfiguration des Blockverschachtelers für jedes Mudulationsformat ist in Tabelle 11 spezifiziert.
    Bitverschränkeraufbau
    Modulation Zeilen (für nldpc = 64800) Zeilen (für nldpc = 16200) Spalten
    8-PSK 21600 5400 3
    16-APSK 16200 4050 4
    32-APSK 12960 3240 5
  • 2C und 2D sind Ablaufschemata des Codierverfahrens des LDPC-Codierers von 2B zur Erzeugung von LDPC-Codes mit kurzen Frame-Längen gemäß einer Ausführungsform der vorliegenden Erfindung. In Schritt 211 werden Informationsbits empfangen und für die Codiererkette 209, 211 und 203 verarbeitet. Infolgedessen erzeugt der LDPC-Codierer 203 LDPC-Codes mit äußeren BCH-Codes auf der Basis der empfangenen Informationsbits, wie in Schritt 223. Die Codes enthalten auch den CRC-Code. In Schritt 225 werden die codierten Bits vom Bitverschachteler 213 geändert, wie oben beschrieben. Dann werden die LDPC-Codes von Signalen repräsentiert, die in Schritt 227 für eine Übertragung auf dem Kanal 103 moduliert werden, bei dem es sich in einem Ausführungsbeispiel um eine Satellitenverbindung mit einem oder mehreren Satellitenterminals handelt (Schritt 229).
  • Wie erörtert, werden kldpc Bits systematisch codiert, um nldpc Bits zu erzeugen. Gemäß einer Ausführungsform der vorliegenden Erfindung ist nldpc 16200 Bits, was eine kurze Blocklänge ist. Angesichts der relativ kurzen Länge solcher Codes werden LDPC-Codes mit ungefähren Längen von 16200 Bits oder weniger als Codes mit „kurzer" Blocklänge betrachtet.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung werden Codes mit kurzen Blöcken durch Verkürzen von Versionen von etwas längeren (km, nm) „Mutter"-Codes mit einer Blockgröße nm > 16200 erzeugt. Wie in 2D dargestellt, werden kldpc BCH-codierten Bits km – kldpc Dummy Zeros vorangestellt (in Schritt 251). Die resultierenden km Bits werden systematisch codiert, um nm Bits zu erzeugen, wie in Schritt 253. Die ersten km – kldpc Dummy Zeros werden dann gelöscht, wie in Schritt 255, und die resultierenden nldpc = 16200 Bits werden übertragen (Schritt 257). Es sei darauf hingewiesen, dass km – kldpc = nm – nldpc.
  • Die Parameter von Codes mit kurzen Frame-Längen sind in der Tabelle 12 wie folgt angegeben.
    Muttercoderate km/nm kldpc km nm kbch BCH-Korrektur (Bits) Wirksame Rate kbch/16200
    1/2 7200 9000 18000 7032 12 0,434
    3/5 9720 9720 16200 9552 12 0,589
    2/3 10800 10800 16200 10632 12 0,656
    3/4 11880 12960 17280 11712 12 0,722
    4/5 12600 14400 18000 12432 12 0,767
    5/6 13320 14400 17280 13152 12 0,811
    8/9 14400 14400 16200 14232 12 0,878
    Tabelle 12
  • Simulationen der Leistungen dieser Codes wurden durchgeführt wie in 8 dargestellt.
  • Die Tabellen 13–15 liefern andere Beispiele für Coderaten 1/3, 1/5 und 2/5 für nldpc von 16200 Bits:
    Adresse von Paritätsbitakkumulatoren (Rate 1/3)
    416 8909 4156 3216 3112 2560 2912 6405 8593 4969 6723 6912 8978 3011 4339 9312 6396 2957 7288 5485 6031 10218 2226 3575 3383 10059 1114 10008 10147 9384 4290 434 5139 3536 1965 2291 2797 3693 7615 7077 743 1941 8716 6215 3840 5140 4582 5420 6110 8551 1515 7404 4879 4946 5383 1831 3441 9569 10472 4306 1505 5682 7778 7172 6830 6623 7281 3941 3505 10270 8669 914 3622 7563 9388 9930 5058 4554 4844 9609 2707 6883 3237 1714 4768 3878 10017 10127 3334 8267
    Tabelle 13
    Adresse von Paritätsbitakkumulatoren (Verkürzt aus Rate 1/5)
    6295 9626 304 7695 4839 4936 1660 144 11203 5567 6347 12557 10691 4988 3859 3734 3071 3494 7687 10313 5964 8069 8296 11090 10774 3613 5208 11177 7676 3549 8746 6583 7239 12265 2674 4292 11869 3708 5981 8718 4908 10650 6805 3334 2627 10461 9285 11120 7844 3079 10773 3385 10854 5747 1360 12010 12202 6189 4241 2343 9840 12726 4977
    Tabelle 14
    Adresse von Paritätsbitakkumulatoren (Rate 2/5)
    5650 4143 8750 583 6720 8071 635 1767 1344 6922 738 6658 5696 1685 3207 415 7019 5023 5608 2605 857 6915 1770 8016 3992 771 2190 7258 8970 7792 1802 1866 6137 8841 886 1931 4108 3781 7577 6810 9322 8226 5396 5867 4428 8827 7766 2254 4247 888 4367 8821 9660 324 5864 4774 227 7889 6405 8963 9693 500 2520 2227 1811 9330 1928 5140 4030 4824 806 3134 1652 8171 1435 3366 6543 3745 9286 8509 4645 7397 5790 8972 6597 4422 1799 9276 4041 3847 8683 7378 4946 5348 1993 9186 6724 9015 5646 4502 4439 8474 5107 7342 9442 1387 8910 2660
    Tabelle 15
  • Der obige Ansatz für den Entwurf von LDPC-Codes, wie in den Tabelle 2–8 und 13–15 angegeben, erlaubt vorteilhafterweise eine Speicherung und Abfrage von relevanten Informationen in Bezug auf partitionierte Bitknotengruppen und Prüfknoten, die immer an zusammenhängenden Speicherorten im Speicher abgelegt werden können (z. B. im Arbeitsspeicher (RAM)). Ferner ermöglicht er die Verwendung einer einzigen RAM-Bank, wodurch die Größe der integrierten Schaltung verringert wird. Wie gesagt können die genannten LDPC-Codes für eine Reihe von digitalen Videoanwendungen, wie MPEG(Motion Pictures Expert Group)-Paketübertragung verwendet werden.
  • 3 ist ein Diagramm eines Beispielsempfängers im System von 1. Auf der Empfängerseite weist ein Empfänger 300 einen Demodulator 301 auf, der eine Demodulierung von empfangenen Signalen vom Sender 200 durchführt. Diese Signale werden an einer Empfangsantenne 303 empfangen, um demoduliert zu werden. Nach der Demodulierung werden die empfangenen Signale an einen Decoder 305 weitergesendet, der eine Rekonstruktion der ursprünglichen Quellnachrichten durch Erzeugung von Nachrichten X' zusammen mit einem Bitmetrikgenerator 307 versucht. Der Bitmetrikgenerator 307 kann während des Decodierungsprozesses Informationen mit dem Decoder 305 hin und her tauschen (iterativ). Diese Decodierungsansätze werden in einer mit-anhängigen Anmeldung mit dem Titel „Method and System for Routing in Low Density Parity Check (LDPC) Decoders", eingereicht am 3. Juli 2003 (Seriennr. 10/613,824; Anwaltaktenzeichen PD-203009) vollständig beschrieben. Um die Vorteile, welche die vorliegende Erfindung bietet, würdigen zu können, ist es lehrreich, zu untersuchen, wie LDPC-Codes erzeugt werden, wie in 4 erörtert.
  • 4 ist ein Schema einer dünn besetzten Parity Check Matrix gemäß einer Ausführungsförm der vorliegenden Erfindung. DDPC-Codes sind lange, lineare Block-Codes mit dünn besetzter Paritätsprüfungsmatrix (H(n-k)xn. In der Regel liegt die Blocklänge n im Bereich von tausenden bis zehntausenden Bits. Beispielsweise ist eine Paritätsprüfungsmatrix für einen LDPC-Code der Länge n = 8 und der Rate 1/2 in 4 dargestellt. Der gleiche Code kann ebenso gut vom zweiteiligen Graphen in 5 dargestellt werden.
  • 5 ist ein Schema eines zweiteiligen Graphen eines LDPC-Codes der Matrix von 4. Paritätsprüfungsgleichungen implizieren, dass für jeden Prüfknoten die Summe (über GF (Galois-Feld)(2)) aller benachbarten Bitknoten gleich null ist. Wie in der Figur zu sehen, nehmen Bitknoten die linke Seite des Graphen ein und sind gemäß einer vorgegebenen Beziehung mit einem oder mehreren Prüfknoten assoziiert. Beispielsweise besteht entsprechend dem Prüfknoten ml der folgende Ausdruck n1 + n4 + n5 + n8 = 0 hinsichtlich der Bitknoten.
  • Zurück zum Empfänger 303 – der LDPC-Decoder 305 wird als Message-Passing-Decoder betrachtet, weswegen der Decoder 305 darauf abzielt, die Werte von Bitknoten zu finden. Um diese Aufgabe zu erfüllen, kommunizieren Bitknoten und Prüfknoten iterativ miteinander. Die Natur dieser Kommunikation wird nachstehend beschrieben.
  • Von Prüfknoten zu Bitknoten liefert jeder Prüfknoten einem angrenzenden Bitknoten einen Schätzwert („Opinion") in Bezug auf den Wert dieses Bitknotens auf der Basis der Informationen, die von seinen benachbarten Prüfknoten kommen. Wenn beispielsweise in dem obigen Beispiel die Summe von n4, n5 und n8 für m1 wie 0 „aussieht", dann würde m1 n1 anzeigen, dass als Wert für n1 0 angenommen wird (da n1 + n4 + n5 + n8 = 0); ansonsten zeigt m1 n1 an, dass als Wert für n1 1 angenommen wird. Außerdem wird für eine Weichentscheidungsdecodierung ein verlässliches Maß hinzugefügt.
  • Von Bitknoten zu Prüfknoten übermittelt jeder Bitknoten einem benachbarten Prüfknoten einen Schätzwert über seinen eigenen Wert auf der Basis der Rückmeldung, die von seinen anderen benachbarten Prüfknoten kommt. Im obigen Beispiel weist n1 nur zwei benachbarte Prüfknoten, m1 und m3, auf. Wenn die Rückmeldung, die von m3 an n1 kommt, anzeigt, dass der Wert für n1 vermutlich 0 ist, dann würde n1 m1 davon in Kenntnis setzen, dass ein Schätzwert des Eigenwertes von n1 0 ist. Für den Fall, dass der Bitknoten mehr als zwei benachbarte Prüfknoten aufweist, führt der Bitknoten eine Mehrheitsabstimmung (eine weiche Entscheidung) aufgrund der Rückmeldung, die von seinen anderen benachbarten Prüfknoten kommt, durch, bevor er diese Entscheidung dem Prüfknoten mitteilt, mit dem er kommuniziert. Der genannte Prozess wird wiederholt, bis alle Bitknoten als korrekt betrachtet werden (d. h. alle Paritätsprüfungsgleichungen erfüllt sind) oder bis eine vorgegebene maximale Zahl an Wiederholungen erreicht wurde, wodurch ein Decodierungsfehler festgestellt wird.
  • 6 ist ein Diagramm einer Submatrix einer dünn besetzten Paritätsprüfungsmatrix, wobei die Submatrix gemäß einer Ausführungsform der vorliegenden Erfindung Paritätsprüfwerte enthält, die auf die untere Dreiecksregion beschränkt sind. Wie bereits beschrieben, kann der Codierer 203 (von 2A und 2B) ein einfaches Codierverfahren durch Beschränken der Werte des untere Dreiecksbereichs der Paritätsprüfungsmatrix anwenden. Gemäß einer Ausführungsform der vorliegenden Erfindung hat die Beschränkung, die der Paritätsprüfungsmatrix auferlegt wird, die Form: H(n-k)xn = [A(n-k)xk B(n-k)x(n-k)];wobei B ein unteres Dreieck ist.
  • Jeder Informationsblock i = (i0, i1, ..., ik-1) wird unter Verwendung von HcT = 0 in ein Codewort c (i0, i1, ..., ik-1, p0, p1, ..., pn-k-1) codiert und rekursiv nach Paritätsbits aufgelöst, beispielsweise
    a00i0 + a01i1 + ... + a0,k-1ik-1 + p0 = 0 ⇒ Löse nach p0 auf
    a10i0 + a11i1 + ... + a1,k-1ik-1 + b10p0 + p1= 0 ⇒ Löse nach p1 auf
    und ebenso für p2, p3, ... pn-k-1
  • 7 ist ein Graph der Performance der LDPC-Codes bei den verschiedenen Coderaten und Modulationsschemata, die vom Sender von 2B unterstützt werden. Es ist zu sehen, dass das 3/5-Raten-, 8-PSK-Szenario es mit der Performance der LDPC-Codes, die QPSK verwenden, aufnehmen kann.
  • 8 zeigt die Simulationsergebnisse für die LDPC-Codes mit kurzer Blockgröße gemäß einer Ausführungsform der vorliegenden Erfindung. Tabelle 16 gibt die geschätzte Performance als Paketfehlerrate (PER) von 10–7 für die kurzen Codes an (nldpc = 16200).
    Modus Es/No-Schätzung (dB)
    QPSK 0,444 0,65
    QPSK 3/5 2,45
    QPSK 2/3 3,35
    QPSK 0,733 4,35
    QPSK 0,777 4,90
    QPSK 0,822 5,40
    QPSK 8/9 6,50
    Tabelle 16
  • 19 zeigt ein Computersystem, auf dem eine Ausführungsform gemäß der vorliegenden Erfindung implementiert werden kann. Das Computersystem 900 schließt einen Bus 901 oder einen anderen Kommunikationsmechanismus für die Übermittlung von Informationen ein, und einen Prozessor 903, der mit dem Bus 901 verkoppelt ist, um Informationen zu verarbeiten. Das Computersystem 900 weist auch einen Hauptspeicher 905, wie einen Speicher mit wahlfreiem Zugriff (RAM) oder eine andere dynamische Speichereinrichtung, auf, der mit dem Bus 901 verkoppelt ist, um Informationen und Befehle, die vom Prozessor 903 ausgeführt werden sollen, zu speichern. Der Hauptspeicher 905 kann auch verwendet werden, um Variablen oder andere Zwischeninformationen während der Ausführung von Befehlen, die vom Prozessor 903 ausgeführt werden sollen, zwischenzuspeichern. Das Computersystem 900 weist ferner einen Nur-Lese-Speicher (ROM) 907 oder eine andere statische Speichereinrichtung, die mit dem Bus 901 verkoppelt ist, auf, um statische Informationen und Befehle für den Prozessor 903 zu speichern. Eine Speichereinrichtung 909, wie eine Magnetplatte oder eine optische Platte, ist zusätzlich mit dem Bus 901 verkoppelt, um Informationen und Befehle zu speichern.
  • Das Computersystem 900 kann über den Bus 901 mit einer Anzeige 911, wie einer Kathodenstrahlröhre (CRT), einer Flüssigkristallanzeige, einer aktiven Matrixanzeige oder einer Plasmaanzeige, verkoppelt sein, um einem Computernutzer Informationen anzuzeigen. Eine Eingabeeinrichtung 913, wie eine Tastatur, die alphanumeri sche oder andere Tasten aufweist, ist mit dem Bus 901 verkoppelt, um Informationen und Befehlsauswahlen an den Prozessor 903 zu übermitteln und um Cursor-Bewegungen auf der Anzeige 911 zu steuern.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung liefert das Computersystem 900 als Antwort darauf, dass der Prozessor 903 eine Befehlsanordnung, die in einem Hauptspeicher 905 enthalten ist, ausführt, die Erzeugung von LDPC-Codes. Solche Befehle können von einem anderen computerlesbaren Medium, wie der Speichereinrichtung 909, in den Hauptspeicher 905 eingelesen werden. Die Ausführung der Befehlsanordnung, die im Hauptspeicher 905 enthalten ist, bewirkt, dass der Prozessor 903 die hierin beschriebenen Verarbeitungsschritte durchführt. Einer oder mehrere Prozessoren in einer Multiverarbeitungsanordnung können ebenfalls verwendet werden, um die Befehle auszuführen, die im Hauptspeicher 905 enthalten sind. In alternativen Ausführungsformen kann eine festverdrahtete Schaltung anstelle von oder in Kombination mit Software-Befehlen verwendet werden, um die Ausführungsform der vorliegenden Erfindung zu implementieren. Somit ist die vorliegende Erfindung nicht auf irgendwelche speziellen Kombinationen von Hardwareschaltung und Software beschränkt.
  • Das Computersystem 900 weist auch eine Kommunikationsschnittstelle 917 auf, die mit dem Bus 901 verkoppelt ist. Die Kommunikationsschnittstelle 917 sorgt für eine Zweiwege-Datenkommunikationsverbindung mit einer Netzverbindung 919, die mit einem lokalen Netz 921 verbunden ist. Beispielsweise kann es sich bei der Kommunikationsschnittstelle 917 um eine digitale Teilnehmerleitungs-(Digital Subscriber Line, DSL-)Karte oder ein DSL-Modem, eine diensteintegrierende digitale Fernmeldenetz-(Integrated Services Digital Network, ISDN-)Karte, ein Kabelmodem oder ein Telefonmodem handeln, um für eine Datenkommunikationsverbindung mit einer bestimmten Art von Telefonleitung zu sorgen. Als weiteres Beispiel kann die Kommunikationsschnittstelle 917 eine Lokalnetz-(Local Area Network-)Karte sein (z. B. für EthernetTM oder ein asynchrones Übermittlungsmodell-(Asynchronous Transfer Model(ATM-)Netz), um für eine Datenkommunikationsverbindung mit einem kompatiblen LAN zu sorgen. Es können auch drahtlose Verbindungen implementiert werden. Bei jeder sol chen Implementierung sendet die Kommunikationsschnittstelle 917 elektrische, elektromagnetische oder optische Signale aus, die digitale Datenströme transportieren, die verschiedene Informationstypen darstellen. Ferner kann die Kommunikationsschnittstelle 917 periphere Schnittstellengeräte, wie eine Universal Serial Bus(USB)-Schnittstelle, eine PCMCIA(Personal Computer Memory Card International Association)-Schnittstelle usw. einschließen.
  • Die Netzverbindung 919 sorgt in der Regel für eine Datenübermittlung über eines oder mehrere Netze zu anderen Dateneinrichtungen. Beispielsweise kann die Netzverbindung 919 für eine Verbindung über das lokale Netz 921 mit einem Host-Computer 923, der mit einem Netz 925 (z. B. einen Wide Area Network (WAN) oder dem globalen Paketdatenkommunikationsnetz, das mittlerweile allgemein als „Internet" bezeichnet wird) oder mit Datenausrüstung, die von einem Dienstanbieter betrieben wird, Konvektivität aufweist, sorgen. Das lokale Netz 921 und das Netz 925 verwenden beide elektrische, elektromagnetische oder optische Signale, um Informationen und Befehle zu übermitteln. Die Signale über die verschiedenen Netze und die Signale auf der Netzverbindung 919 und durch die Kommunikationsschnittstelle 917, die digitale Daten mit einem Computersystem 900 austauschen, sind Beispiele für Formen von Trägerwellen, welche die Informationen und Befehle tragen.
  • Das Computersystem 900 kann über das bzw. die Netzwerk(e), die Netzverbindung 919 und die Kommunikationsschnittstelle 917 Nachrichten senden und Daten empfangen, einschließlich von Programmcode. Im Internetbeispiel könnte ein (nicht dargestellter) Server benötigten Code, der zu einem Anwendungsprogramm zur Implizierung einer Ausführungsform der vorliegenden Erfindung gehört, über das Netz 925, das lokale Netz 921 und die Kommunikationsschnittstelle 917 senden. Der Prozessor 903 kann den gesendeten Code ausführen, während dieser empfangen wird, und/oder den Code in einer Speichereinrichtung 99 oder einem anderen nicht flüchtigen Speicher für eine spätere Ausführung speichern. Auf diese Weise kann das Computersystem 900 einen Anwendungscode in Form einer Trägerwelle erhalten.
  • Der Ausdruck „computerlesbares" Medium, wie hierin verwendet, bezeichnet jedes Medium, das an der Bereitstellung von zur Ausführung bestimmten Befehlen für den Prozessor 903 teilnimmt. Solch ein Medium kann viele Formen aufweisen, einschließlich von nicht-flüchtigen Medien, flüchtigen Medien und Sendemedien. Nichtflüchtige Medien schließen beispielsweise optische oder magnetische Platten, wie eine Speichereinrichtung 909 ein. Flüchtige Medien schließen dynamischen Speicher ein, wie einen Hauptspeicher 905. Sendemedien schließen Coaxialkabel, Kupferdraht und Faseroptiken, einschließlich der Drähte, die einen Bus 901 ausmachen, ein. Sendemedien können auch die Form von akustischen, optischen oder elektromagnetischen Wellen annehmen, wie diejenigen, die während Funkfrequenz(RF)- und Infrarot(IR)-Datenübermittlungen verwendet werden. Gemeinsame Formen von computerlesbaren Medien schließen beispielsweise eine Floppy Disk, eine flexible Disk, eine Hard Disk, ein Magnetband, jedes andere magnetische Medium, eine CD-ROM, CDRW, DVD, jedes andere optische Medium, Lochkarten, Papierstreifen, Optical Mark Sheets, jedes andere physikalische Medium mit Mustern aus Löchern oder anderen optisch erkennbaren Zeichen, einen RAM, einen PROM und EPROM, einen FLASH-EPROM, jeden andere Speicherchip oder jede andere Cartridge, eine Trägerwelle oder jedes andere Medium, von dem ein Computer lesen kann, ein.
  • Verschiedene Formen von computerlesbaren Medien können an der Bereitstellung von zur Ausführung bestimmten Befehlen für einen Prozessor beteiligt sein. Beispielsweise können die Befehle zum Ausführen mindestens eines Teils der vorliegenden Erfindung zuerst auf einer Magnetplatte eines fern stehenden Computers liegen. In einem solchen Szenario lädt der fern stehende Computer die Befehle in einen Hauptspeicher und versendet die Befehle über eine Telefonleitung mittels eines Modems. Ein Modem eines lokalen Computersystems empfängt die Daten auf der Telefonleitung und verwendet einen Infrarotsender, um die Daten in ein Infrarotsignal umzuwandeln und das Infrarotsignal an eine tragbare Computereinrichtung, wie einen Personal Digital Assistance (PDA) und einen Laptop, zu senden. Ein Infrarotdetektor auf der tragbaren Recheneinrichtung empfängt die Informationen und Befehle, die vom Infrarotsignal transportiert werden, und legt die Daten auf einem Bus ab. Der Bus überträgt die Daten auf einen Hauptspeicher, von dem ein Prozessor die Befehle abruft und ausführt. Die Befehle, die vom Hauptspeicher empfangen werden, können optional auf einer Speichereinrichtung gespeichert werden, entweder vor oder nach der Ausführung durch einen Prozessor.
  • Demgemäß stellen die verschiedenen Beispiele der vorliegenden Erfindung einen LDPC-Codierer bereit, der einen LDPC-Code mit einem äußeren Bose Chaudhuri Hocquenghem(BCH)-Code gemäß einer der Tabellen 2–8 zur Übertragung als LDPC-codiertes Signal aufweist. Jede der Tabellen 2–8 spezifiziert die Adresse von Paritätsbitakkumulatoren. Kurze LDPC-Codes werden unter Verwendung von LDPC-Muttercodes, die auf den Tabellen 2–8 beruhen, ausgegeben. kldpc BCH-codierten Bits werden km – kldpc Dummy Zeros vorangestellt. Die resultierenden km Bits werden systematisch codiert, um nm Bits zu erzeugen. Die ersten km – kldpc Dummy Zeros werden dann gelöscht, was den verkürzten Code ergibt. Für einen LDPC-Code mit einer Coderate von 3/5 unter Verwendung einer 8-PSK(Phase Shift Keying)-Modulation, sorgt ein Verschachteler für Verschachtelungsbits des ausgegebenen LDPC-Codes durch serielles Schreiben von Daten im Zusammenhang mit dem LDPC-Code spaltenweise in eine Tabelle und Lesen der Daten zeilenweise von rechts nach links. Der obige Ansatz liefert vorteilhafterweise eine verringerte Komplexität ohne Abstriche bei der Performance.
  • Zwar wurde die vorliegende Erfindung im Zusammenhang mit einer Reihe von Ausführungsformen und Implementierungen beschrieben, aber die vorliegende Erfindung ist nicht darauf beschränkt, sondern deckt verschiedene naheliegende Modifikationen und gleichwertige Anordnungen ab, die in den Bereich der beigefügten Ansprüche fallen.

Claims (6)

  1. Sendeeinrichtung (200) zur Durchführung einer Übertragung eines Low Density Parity Check LDPC-codierten Signals, welche folgendes enthält: einen Low Density Parity Check LDPC-Codierer (203), welcher so konfiguriert ist, dass er auf der Basis empfangener Informationsbits einen LDPC-Code ausgibt; eine Bit-Zwischeneinordnungseinrichtung oder einen Bit-Interleaver (213); und einen Modulator (205), welcher so ausgebildet ist, dass er das LDPC-codierte Signal entsprechend einer Signalkonstellation moduliert, welche eine 8-Phasenverschiebungsverschlüsselung 8-PSK umfasst, dadurch gekennzeichnet, dass die Bit-Zwischeneinordnungseinrichtung oder der Bit-Interleaver (213) so ausgebildet ist, dass er Bits des ausgegebenen LDPC-Codes zwischeneinordnet, indem er seriell Daten, welche dem LDPC-Code zugeordnet sind, spaltenweise in eine Tabelle einschreibt und die Daten zeilenweise von rechts nach links liest, wobei das LDPC-codierte Signal den zwischeneingeordneten LDPC-Code repräsentiert und der LDPC-Codierer (203) so konfiguriert ist, dass er den LDPC-Code mit einer Coderate 3/5 ausgibt und den LDPC-Code durch Akkumulieren der empfangenen Informationsbits an den Paritätsbitadressen erzeugt, wobei die Paritätsbitadressen durch die folgende Tabelle bestimmt sind, welche die Adressen der Paritätsbitakkumulatoren angibt: Adressen der Paritätsbitakkumulatoren (Rate 3/5) 2765 5713 6426 3596 1374 4811 2182 544 3394 2840 4310 771 4951 211 2208 723 1246 2928 398 5739 265 5601 5993 2615 210 4730 5777 3096 4282 6238 4939 1119 6463 5298 6320 4016 4167 2063 4757 3157 5664 3956 6045 563 4284 2441 3412 6334 4201 2428 4474 59 1721 736 2997 428 3807 1513 4732 6195 2670 3081 5139 3736 1999 5889 4362 3806 4534 5409 6384 5809 5516 1622 2906 3285 1257 5797 3816 817 875 2311 3543 1205 4244 2184 5415 1705 5642 4886 2333 287 1848 1121 3595 6022 2142 2830 4069 5654 1295 2951 3919 1356 884 1786 396 4738 0 2161 2653 1 1380 1461 2 2502 3707 3 3971 1057 4 5985 6062 5 1733 6028 6 3786 1936 7 4292 956 8 5692 3417 9 266 4878 10 4913 3247 11 4763 3937 12 3590 2903 13 2566 4215 14 5208 4707 15 3940 3388 16 5109 4556 17 4908 4177
  2. Sendeeinrichtung (200) nach Anspruch 1, welche weiter folgendes umfasst: einen Bose Chaudhuri-Hocquenghem-BCH-Codierer (211), welcher mit dem LDPC-Codierer (203) gekoppelt und so konfiguriert ist, dass er einen Ausgangscode an den LDPC-Code liefert.
  3. Sendeeinrichtung (200) nach Anspruch 1, bei welcher das modulierte Signal über eine Satellitenverbindung (103) zur Unterstützung einer breitbandigen Satellitenanwendung gesendet wird.
  4. Sendeverfahren zur Durchführung der Übertragung eines Low Density Parity Check LDPC-kodierten Signales, wobei das Verfahren die folgenden Verfahrensschritte umfasst: Ausgabe, basierend auf empfangenen Informationsbits, eines LDPC-Codes unter Verwendung eines LDPC-Codierers (203); Zwischeneinordnen von Bits des ausgegebenen LDPC-Codes; und Modulieren der LDPC-codierten Signale gemäß einer Signalkonstellation, welche eine 8-Phasenverschiebungsverschlüsselung 8-PSK umfasst; dadurch gekennzeichnet, dass der Verfahrensschritt des Zwischeneinordnens das serielle Schreiben von Daten, die dem LDPC-Code zugeordnet sind, spaltenweise in eine Tabelle, und das Lesen der Daten zeilenweise von links nach rechts umfasst, wobei das LDPC-codierte Signal den zwischeneingeordneten LDPC-Code repräsentiert, und dass der Verfahrensschritt der Ausgabe des LDPC-Codes mit einer Coderate 3/5 und das Erzeugen des LDCP-Codes durch Akkumulieren der empfangenen Informationsbits an den Paritätsbitadressen umfasst, wobei die Paritätsbitadressen basierend auf der folgenden Tabelle bestimmt werden, welche die Adressen der Paritätsbitakkumulatoren bestimmt: Adressen der Paritätsbitakkumulatoren (Rate 3/5) 2765 5713 6426 3596 1374 4811 2182 544 3394 2840 4310 771 4951 211 2208 723 1246 2928 398 5739 265 5601 5993 2615 210 4730 5777 3096 4282 6238 4939 1119 6463 5298 6320 4016 4167 2063 4757 3157 5664 3956 6045 563 4284 2441 3412 6334 4201 2428 4474 59 1721 736 2997 428 3807 1513 4732 6195 2670 3081 5139 3736 1999 5889 4362 3806 4534 5409 6384 5809 5516 1622 2906 3285 1257 5797 3816 817 875 2311 3543 1205 4244 2184 5415 1705 5642 4886 2333 287 1848 1121 3595 6022 2142 2830 4069 5654 1295 2951 3919 1356 884 1786 396 4738 0 2161 2653 1 1380 1461 2 2502 3707 3 3971 1057 4 5985 6062 5 1733 6028 6 3786 1936 7 4292 956 8 5692 3417 9 266 4878 10 4913 3247 11 4763 3937 12 3590 2903 13 2566 4215 14 5208 4707 15 3940 3388 16 5109 4556 17 4908 4177
  5. Verfahren nach Anspruch 4, welches weiter folgendes umfasst: Durchführen einer Bose Chaudhuri Hocquenghem-BCH-Codierung der empfangenen Informationsbits zur Erzeugung eines äußeren Codes für den LDPC-Code.
  6. Verfahren nach Anspruch 5, bei welchem das modulierte Signal über eine Satellitenverbindung (103) zur Unterstützung einer breitbandigen Satellitenanwendung übertragen wird.
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