DE602004003324T2

DE602004003324T2 - Verfahren und Vorrichtung für die Encodierung von Low Density Parity Check (LDPC) Codes langer und kurzer Blocklänge

Info

Publication number: DE602004003324T2
Application number: DE602004003324T
Authority: DE
Inventors: Mustafa Eroz; Feng-Wen Sung; Lin-Nan Lee
Original assignee: DirecTV Group Inc
Current assignee: DTVG Licensing Inc
Priority date: 2003-10-27
Filing date: 2004-10-27
Publication date: 2007-05-31
Anticipated expiration: 2024-10-28
Also published as: HK1077416A1; EP1528686B9; EP1528686A1; ES2273177T3; JP2005136989A; KR20050040116A; US7376883B2; EP1528686B1; US20090158117A1; US7483496B2; DE602004003324D1; CN100449947C; CA2486048A1; JP3990396B2; US8069393B2; DK1528686T3; ATE346425T1; US20080065972A1; US20050091570A1; CN1625058A

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft Kommunikationssysteme und insbesondere codierte Systeme.
HINTERGRUND DER ERFINDUNG
Kommunikationssysteme setzen Codierverfahren ein, um eine zuverlässige Kommunikation über Kommunikationskanäle sicherzustellen, die mit Rauschen behaftet sind. Zum Beispiel treten in einem drahtlosen (oder Hochfrequenz-) System, wie beispielsweise ein Satellitennetzwerk, Rauschquellen durch geographische Faktoren und Umweltfaktoren auf. Diese Kommunikationskanäle haben eine vorgegebene Kapazität, die in der Form von Bits je Symbol (bits per symbol) bei einem bestimmten Signal-Rausch-Verhältnis (signal to noise ratio, SNR) beschrieben werden kann, wodurch eine theoretische obere Grenze definiert wird (als Shannon-Grenze bekannt). Dies hat dazu geführt, dass man beim Entwerfen von Codierverfahren versucht hat, Raten bzw. Übertragungsraten zu erzielen, die sich dieser Shannon-Grenze annähern. Dieses Ziel ist insbesondere für Satellitensysteme mit begrenzter Bandbreite relevant. Eine solche Klasse von Codes bzw. Codierungen, die sich der Shannon-Grenze annähern, sind Low Density Parity Check (LDPC)-Codes.
Bisher sind LDPC-Codes nicht weit verbreitet eingesetzt worden, weil sich eine Anzahl von Nachteilen ergibt. Ein Nachteil ist, dass die Technik des LDPC-Codierens sehr komplex ist. Das Codieren eines LDPC-Codes unter Verwendung seiner Generatormatrix erfordert es, eine sehr große, dicht besetzte (non-sparse) Matrix zu spei chern. Außerdem benötigen LDPC-Codes große Blöcke, um effektiv zu sein; daraus folgt, dass obwohl die Matrizen zur Paritätsprüfung von LDPC-Codes dünn besetzt (sparse) sind, ist das Speichern dieser Matrizen problematisch.
Aus der Perspektive der Implementierung betrachtet, muss man sich mit einer Anzahl von Herausforderungen auseinandersetzen. So ist z. B. der Speicherplatz ein wichtiger Grund, warum LDPC-Codes in der Praxis keine großer Verbreitung gefunden haben. Längen-LDPC-Codes benötigen daher einen größeren Speicherplatz. Zudem hat sich eine wichtige Herausforderung bei der Implementierung von LDPC-Codes dadurch ergeben, wie man das Verbindungsnetzwerk zwischen den mehreren Verarbeitungseinheiten (Knoten, nodes) in dem Decoder erreicht. Des weiteren stellt die Rechenlast während des Decodiervorgangs ein Problem dar, insbesondere bei den Operationen der Prüfknoten.
Yu Y. et al.: "Design of semi-algebraic low density parity-check (SA-LDPC) codes for multilevel coded modulation" beschreibt eine mehrfach codierte Modulation (multilevel coded modulation) unter Verwendung von halb-algebraischen (semi-algebraic) LDPC-Codes.
Es besteht der Bedarf für ein LDPC-Kommunikationssystem, das einfache Prozesse zum Codieren und Decodieren verwendet. Es besteht außerdem die Notwendigkeit, LDPC-Codes effektiv zu verwenden, um hohe Datenraten zu unterstützen ohne dabei eine höhere Komplexität zu bringen. Es besteht außerdem der Bedarf, die Leistungsfähigkeit von LDPC-Codierern und -Decodierern zu verbessern. Schließlich besteht auch die Notwendigkeit, die Speicheranforderungen bei der Implementierung des LDPC-Codierens zu minimieren.
ZUSAMMENFASSUNG DER ERFINDUNG
Mit diesen und anderen Notwendigkeiten beschäftigt sich die vorliegende Erfindung, die eine Lösung zum Codieren von Low Density Parity Check (LDPC)-Codes aufzeigt.
Ein Codierer erzeugt einen LDPC-Code, der einen äußeren Bose Chaudhuri Hocquenghem (BCH)-Code gemäß einer der Tabellen 1-6, für die Übertragung als das LDPC-codierte Signal hat. Jede der Tabellen 1-6 gibt die Adresse der Paritätsbit-Sammler an. Die Lösung bietet in vorteilhafter Weise ein zweckmäßiges Codieren sowie Decodieren von LDPC-Codes, wobei gleichzeitig die Ressourcen zum Speichern und Verarbeiten minimiert werden.
Gemäß einem anderen Aspekt einer Ausgestaltung der vorliegenden Erfindung werden die LDPC-Codes durch Signale dargestellt, die gemäß einer Signalkonstellation moduliert werden, die ein Element aus der Gruppe bestehend aus 8-PSK (Phasenmodulation, Phase Shift Keying), 16-QAM (Quadraturamplitudenmodulation, Quadrature Amplitude Modulation), QPSK (Quadraturphasenmodulation, Quadrature Phase Shift Keying), 16-APSK (Ampliturphasenmodulation, Amplitude Phase Shift Keying) und 32-APSK aufweist.
Gemäß eines weiteren Aspekts einer Ausgestaltung der vorliegenden Erfindung werden die modulierten LDPC-codierten Signale über eine Satellitenverbindung zur Unterstützung einer breitbandigen Satellitenanwendung übertragen.
Weitere Gesichtspunkte, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich unmittelbar aus der nachfolgenden detaillierten Beschreibung, indem einfach eine Anzahl von verschiedenen Ausgestaltungen und Implementierungen dargestellt wird, die auch die beste Möglichkeit zeigen, die zum Ausführen der vorliegenden Erfindung vorgesehen ist. Die vorliegende Erfindung kann auch mit anderen und verschiedenen Ausgestaltungen umgesetzt werden und ihren vielfältigen Details können in verschiedenen offensichtlichen Aspekten modifiziert werden, ohne dass man von dem Gedanken und dem Umfang der vorliegenden Erfindung abweicht. Daher sind die Zeichnungen und die Beschreibung als beispielhafte Veranschaulichung zu verstehen und nicht als Einschränkung.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Erfindung ist in beispielhafter Weise, und nicht in beschränkender Weise, in den Figuren der beigefügten Zeichnungen dargestellt, wobei gleiche Bezugszeichen sich auf ähnliche Elemente beziehen. Es zeigen:
1 eine Darstellung eines Kommunikationssystems, das für eine Verwendung von Low Density Parity Check (LDPC)-Codes konfiguriert ist, und zwar gemäß einer Ausführungsform der vorliegenden Erfindung;
2A und 2B Darstellungen von beispielhaften LDPC-Codierern, die in dem Transmitter bzw. Sender gemäß der 1 verwendet werden;
2C und 2D Ablaufdiagramme des Codierprozesses des LDPC-Codierers gemäß der 2B zum jeweils entsprechenden Erzeugen von LDPC-Codes mit langer Rahmenlänge und kurzer Rahmenlänge, gemäß einer Ausgestaltung der vorliegenden Erfindung;
3 eine Darstellung eines beispielhaften Empfängers in dem System gemäß der 1;
4 eine Darstellung einer dünn besetzten Matrix zur Paritätsprüfung, gemäß einer Ausführungsform der vorliegenden Erfindung;
5 eine Darstellung eines zweiteiligen Schaubilds (bipartite graph) eines LDPC-Codes der Matrix der 4;
6 eine Darstellung einer Untermatrix einer dünn besetzten Matrix zur Paritätsprüfung, wobei die Untermatrix Werte zur Paritätsprüfung beinhaltet, die sich auf die untere Dreiecksregion beschränken, gemäß einer Ausführungsform der vorliegenden Erfindung;
7 eine graphische Darstellung der Leistungsfähigkeit der LDPC-Codes bei Raten von 1/3 und 1/4 gegenüber Wiederholungs-Codes;
8 eine graphische Darstellung der Leistungsfähigkeit der LDPC-Codes bei den verschiedenen Coderaten und Modulationsschemata, die der Transmitter gemäß der 2A unterstützt;
9 eine Darstellung eines Computersystems, das den Prozess des LDPC-Codierens durchführen kann, gemäß mehrerer Ausgestaltungen der vorliegenden Erfindung.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
Ein System, ein Verfahren und eine Software zum effizienten Codieren von Low Density Parity Check (LDPC)-Codes mit kurzer Rahmenlänge werden beschrieben. In der nachfolgenden Beschreibung werden zum Zwecke der Erläuterung mehrere spezifische Details erläutert, um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Es ist jedoch offensichtlich für den Fachmann auf diesem Gebiet, dass die vorliegende Erfindung auch ohne diese spezifischen Details oder mit einer äquivalenten Anordnung ausgeführt werden kann. In anderen Fällen sind gut bekannte Strukturen und Vorrichtungen als Blockdiagramm dargestellt, um zu verhindern, dass die vorliegende Erfindung unnötig verschleiert wird.
1 zeigt eine Darstellung eines Kommunikationssystems, dass für eine Verwendung von Low Density Parity Check (LDPC)-Codes konfiguriert ist, gemäß einer Ausführungsform der vorliegenden Erfindung. Ein digitales Kommunikationssystem 100 weist einen Sender 101 auf, der Wellenformen eines Signals erzeugt und über einen Kommunikationskanal 103 an einen Empfänger 105 sendet.
Bei diesem diskreten Kommunikationssystem 100, hat der Sender 101 eine Nachrichtenquelle (message source), die einen diskreten Satz von möglichen Nachrichten erzeugt; diese Signalwellenformen werden durch den Kommunikationskanal 103 gedämpft oder auf andere Weise verändert. Um das Rauschen in dem Kanal 103 zu bekämpfen, werden LDPC-Codes verwendet.
Als Beispiel sei der Kanal 103 hier eine Satellitenverbindung, die Satellitenterminals (z. B. Terminals mit sehr kleiner Apertur (Very Small Aperture Terminals (VSATs)) zur Unterstützung einer breitbandigen Satellitenanwendung bedient. Solche Anwendungen schließen Satellitenübertragung und interaktive Dienste ein (und sind konform mit der digitalen Videoübertragung (digital video broadcasting (DVB)-S2 standard). Der Standard zur digitalen Videoübertragung über Satellit (DVB-S) ist weltweit auf breiter Basis angenommen worden, um beispielsweise die Programmierung des digitalen Satellitenfernsehens bereitzustellen.
Die LDPC-Codes, die von dem Sender 101 erzeugt werden, ermöglichen eine Hochgeschwindigkeits-Implementierung ohne dass ein Leistungsverlust eintritt. Diese strukturierten LDPC-Codes, die von dem Sender 101 ausgegeben werden, vermeiden es, eine kleine Anzahl von Prüfknoten den Bitknoten zuzuweisen, die bereits aufgrund des Modulationsschemas (z. B. 8-PSK) für Kanalfehler anfällig sind.
Solche LDPC-Codes haben einen parallelisierbaren Decodieralgorithmus (anders als Turbo-Codes), der in vorteilhafter Weise einfache Operationen wie beispielsweise Addition, Vergleichen und das Nachschlagen in einer Tabelle (table look-up) verwendet. Des weiteren zeigen sorgfältig entworfene LDPC-Codes keine Anzeichen eines grundlegenden Fehlers (error floor).
Gemäß einer Ausführungsform der vorliegenden Erfindung erzeugt der Sender 101 unter Verwendung einer relativ einfachen Codiertechnik, LDPC-Codes basierend auf Matrizen zur Paritätsprüfung (die einen effizienten Speicherzugriff während Decodierung ermöglichen) um dem Empfänger 105 zu kommunizieren. Der Sender 101 verwendet LDPC-Codes, die zusammengefügte Turbo+RS (Reed-Solomon) Codes übertreffen können, sofern die Blocklänge ausreichend groß ist.
2A und 2B sind Darstellungen von beispielhaften LDPC-Codierern, die in dem Sender der 1 verwendet werden. Wie man in der 2A erkennt, ist ein Sender 200 mit einem LDPC-Codierer 203 ausgestattet, der eine Eingabe von einer Informa tionsquelle 201 annimmt und einen codierten Strom mit höherer Redundanz ausgibt, die für eine Verarbeitung bezüglich der Fehlerkorrektur beim Empfänger 105 geeignet ist. Die Informationsquelle 201 generiert k Signale aus einem diskreten Alphabet X. LDPC-Codes werden mit Matrizen zur Paritätsprüfung angegeben. Auf der anderen Seite benötigt die Codierung von LDPC-Codes im Allgemeinen die Angabe der Generatormatrizen. Obwohl es möglich ist die Generatormatrizen aus den Matrizen zur Paritätsprüfung unter Verwendung des Gauss'schen Reduzierungsverfahrens zu ermitteln, ist die daraus resultierende Matrix nicht mehr dünn besetzt, und das Speichern einer großen Generatormatrix kann komplex sein.
Der Codierer 203 generiert Signale aus einem Alphabet Y an einen Modulator 205 unter Verwendung einer einfachen Codiertechnik, die nur die Matrix zur Paritätsprüfung verwendet, indem eine Struktur der Matrix zur Paritätsprüfung übergestülpt wird. Insbesondere wird eine Beschränkung der Matrix zur Paritätsprüfung dahingehend auferlegt, dass bestimmte Bereiche der Matrix dreieckig sein müssen. Der Aufbau einer solchen Matrix zur Paritätsprüfung wird weiter unten in der 6 beschrieben. Eine solche Beschränkung führt lediglich zu einem vernachlässigbaren Verlust der Leistungsfähigkeit und stellt daher eine attraktive Abwägung dar.
Der Modulator 205 ordnet die codierten Nachrichten von dem Codierer 203 Signalwellenformen zu, die an die Sendeantenne 207 gesendet werden, die diese Wellenformen über den Kommunikationskanal 103 abstrahlt. Demnach werden die codierten Nachrichten moduliert und an die Sendeantenne 207 verteilt. Die Übertragungen von der Sendeantenne 207 setzen sich bis zu einem Empfänger (in der 3 gezeigt) fort, wie weiter unten erläutert wird.
2B zeigt einen LDPC-Codierer, der mit einem Bose Chaudhuri Hocquenghem (BCH)-Codierer und einem Codierer zur zyklischen Redundanzprüfung (cyclic redundancy check, CRC) verwendet wird, gemäß einer Ausführungsform der vorliegenden Erfindung. Bei dieser Variante haben die Codes, die von den LDPC-Codierer 203 in Verbindung mit dem CRC-Codierer 209 und dem BCH-Codierer 211 generiert werden, einen zusammengesetzten äußeren BCH-Code und einen inneren Low Density Parity Check (LDPC)-Code. Des weiteren wird eine Fehlererkennung durch die Verwendung von Codes zur zyklischen Redundanzprüfung (CRC) erzielt. Der CRC-Codierer 209 codiert bei einer beispielhaften Ausführungsform unter Verwendung eines 8-bit CRC-Codes mit einem Generatorpolynom (x⁵ + x⁴+ x³+ x²+ 1)(x²+ x + 1)(x + 1). Der CRC-Code wird an dem BCH-Codierer 211 ausgegeben.
2C ist ein Ablaufdiagramm des Codierprozesses des LDPC-Codierers gemäß der 2B zum Erzeugen von LDPC-Codes mit langer Rahmenlänge, gemäß einer Ausführungsform der vorliegenden Erfindung. Im Schritt 221 werden Informationsbits empfangen und von der Kette von Codierern 209, 211 und 203 verarbeitet. Dadurch erzeugt der LDPC-Codierer 203 LDPC-Codes mit äußeren BCH-Codes basierend auf den empfangenen Informationsbits, wie im Schritt 223 gezeigt. Die Codes enthalten auch den CRC-Code. Als nächstes werden die LDPC-Codes durch Signale repräsentiert, die gemäß dem Schritt 225 für eine Übertragung über den Kanal 103 moduliert werden, der bei einer beispielhaften Ausführungsform eine Satellitenverbindung zu einem oder mehreren Satellitenterminals ist (Schritt 227).
Der LDPC-Codierer 203 codiert einen Informationsblock der Größe k_ldpc,
systematisch auf ein Codewort der Größe n_ldpc,
Die Übertragung des Codeworts beginnt in der vorgegebenen Reihenfolge bei i₀ und endet mit
LDPC-Code Parametern (n_ldpc, k_ldpc).
Es ist die Aufgabe des LDPC-Codierers 203 n_ldpc – k_ldpc Paritätsbits
für jeden Block von k_ldpc Informationsbits
zu bestimmen. Der Ablauf ist wie folgt. Als erstes werden die Paritätsbits initialisiert;
Beispielsweise werden die k_ldpc Bits systematisch codiert um n_ldpc Bits zu erzeugen. Das erste Informationsbit, i₀, wird an den Paritäts bit-Adressen gesammelt, die in der ersten Zeile der Tabellen 1-3 angegeben ist. Für die Coderate von 1/3 gemäß Tabelle 1, sind die relevanten Parameter wir folgt: q = 120, n_ldpc = 64800, k_ldpc = n_BCH = 21600, k_BCH = 21408 (12 Bit fehlerkorrigierender BCH). Für die Raten von 1/4 hat der LDPC-Code die folgenden relevanten Parameter: q = 135, n_ldpc = 64800, k_ldpc = n_BCH = 16200, k_BCH = 16008 (12 Bit fehlerkorrigierender BCH). Für den langen 2/5-LDPC-Code existieren die folgenden Parameter: q = 108, n_ldpc = 64800, k_ldpc = n_BCH = 25920, k_BCH = 25 728 (12 Bit fehlerkorrigierender BCH).
Zum Beispiel ergibt sich für die Rate von 1/3 (Tabelle 1) das folgende für i₀:
p₃₄₉₀₃ = p₃₄₉₀₃ ⊕ i₀
p₂₀₉₂₇ = p₂₀₉₂₇ ⊕ i₀
p₃₂₀₉₃ = p₃₂₀₉₃ ⊕ i₀
p₁₀₅₂ = p₁₀₅₂ ⊕ i₀
p₂₅₆₁₁ = p₂₅₆₁₁ ⊕ i₀
p₁₆₀₉₃ = p₁₆₀₉₃ ⊕ i₀
p₁₆₄₅₄ = p₁₆₄₅₄ ⊕ i₀
p₅₅₂₀ = p₅₅₂₀ ⊕ i₀
p₅₀₆ = p₅₀₆ ⊕ i₀
p₃₇₃₉₉ = p₃₇₃₉₉ ⊕ i₀
p₁₈₅₁₈ = p₁₈₅₁₈ ⊕ i₀
p₂₁₁₂₀ = p₂₁₁₂₀ ⊕ i₀
In den oben gezeigten Gleichungen sind die Additionen in GF (2).
Dann, für die nächsten 359 Informationsbits, i_m, m = 1, 2, ..., 359, werden diese Paritätsbit-Adressen {x + m mod 360 × q} mod(n_ldpc – k_ldpc) gesammelt, wobei x die Adresse des Paritätsbit-Sammlers angibt, der dem ersten Bit i₀ zugeordnet ist und q eine von der Coderate abhängige Konstante ist. Verfolgt man das Beispiel mit q = 120 für eine Rate 1/3 weiter, werden für das Informationsbit i₁ die folgenden Operationen durch geführt:
p₃₅₀₂₃ = p₃₅₀₂₃ ⊕ i₁
p₂₁₀₄₇ = p₂₁₀₄₇ ⊕ i₁
p₃₂₂₁₃ = p₃₂₂₁₃ ⊕ i₁
p1172 = p₁₁₇₂ ⊕ i₁
p₂₅₇₃₁ = p₂₅₇₃₁ ⊕ i₁
p₁₆₅₇₄ = p₁₆₅₇₄ ⊕ i₁
p₁₆₅₇₄ = p₁₆₅₇₄ ⊕ i₁
p₅₆₄₀ = p₅₆₄₀ ⊕ i₁
p₆₂₆ = p₆₂₆ ⊕ i₁
p₃₇₅₁₉ = p₃₇₅₁₉ ⊕ i₁
p₁₈₆₃₈ = p₁₈₆₃₈ ⊕ i₁
p₂₁₂₄₀ = p₂₁₂₄₀ ⊕ i₁
Für das 361-st Informationsbit i₃₆₀ sind die Adressen der Paritätsbit-Sammler in den zweiten Reihen der Tabelle 1-3 angegeben. Auf ähnliche Art und Weise erhält man die Adressen der Paritätsbit-Sammler für die nachfolgenden 359 Informationsbits i_m, m = 361, 362, ..., 719 unter Verwendung der Formel {x + m mod 360 × q} mod(n_ldpc – k_ldpc), wobei x die Adresse des Paritätsbit-Sammlers angibt, der dem Informationsbit i₃₆₀ entspricht, das heißt die Einträge in der zweiten Reihe der Tabelle 1-3. In ähnlicher Weise werden für jede Gruppe von 360 neuen Informationsbit eine neue Zeile aus den Tabellen 1-3 verwendet, um die Adressen der Paritätsbit-Sammler zu bestimmen.

Tabelle 1

Tabelle 2

Tabelle 3
Nachdem alle Informationsbits aufgebraucht sind, erhält man die abschließenden Paritätsbits wie folgt. Zuerst werden die folgenden Operationen durchgeführt, beginnend mit i = 1 pi = p1 ⊕ pi-1, i = 1, 2, ..., nldpc – kldpc – 1.
Der endgültige Inhalt von p_i, i = 0, 1, .., n_ldpc – k_ldpc – 1 ist gleich dem Paritätsbit p_i.
Nachdem alle Informationsbits aufgebraucht sind, erhält man die abschließenden Paritätsbits wie folgt. Zuerst werden die folgenden Operationen durchgeführt, beginnend mit i = 1 pi = pi ⊕ pi-1, i = 1, 2, ..., nldpc – kldpc – 1.
Der endgültige Inhalt von p_i, i = 0, 1, .., n_ldpc – k_ldpc – 1 ist gleich dem Paritätsbit p_i.
Bezogen auf die BCH-Codierung ist gemäß einer Ausführungsform der vorliegenden Erfindung das Generatorpolynom des BCH-Codes wie es BCH-Codierer 211 verwendet wird wie folgt: g(x) = (1 + x + x3 + x5 + x14) × (1 + x6 + x8 + x11 + x14) × (1 + x + x2 + x6 + x9 + x10 + x14) × (1 + x4 + x7 + x8 + x10 + x12 + x14) × (1 + x2 + x4 + x6 + x8 + x9 + x11 + x13 + x14) × (1 + x3 + x7 + x8 + x9 + x13 + x14) × (1 + x2 + x5 + x6 + x7 + x10 + x11 + x13 + x14) × (1 + x5 + x8 + x9 + x10 + x11 + x14) × (1 + x + x2 + x3 + x9 + x10 + x14) × (1 + x3 + x6 + x9 + x11 + x12 + x14) × (1 + x4 + x11 + x12 + x14) × (1 + x + x2 + x3 + x5 + x6 + x7 + x8 + x10 + x13 + x14).
Das BCH-Codieren von Informationsbits
auf ein Codewort
wird wie folgt erzielt.
Das Nachrichtenpolynom
wird mit
multipliziert. Als Nächstes wird
durch g(x) dividiert. Mit dem Rest
wird das Codewortpolynom wie folgt beschrieben:
Wie bereits erläutert werden k_ldpc Bits systematisch codiert um n_ldpc Bits zu erzeugen. Gemäß einer Ausführungsform der vorliegenden Erfindung ist n_ldpc 16200 Bits, wobei es sich um eine kurze Blocklänge handelt. Bezogen auf die relativ kurze Länge solcher Codes, werden LDPC-Codes mit einer ungefähren Länge von 16200 Bits oder weniger als Codes mit „kurzer" Blocklänge betrachtet.
Gemäß einer Ausführungsform der vorliegenden Erfindung werden einige der Codes mit kurzen Blöcken (z. B., eine Rate von 1/5 gemäß Tabelle 5) durch gekürzte Versionen von etwas längeren (k_m, n_m) „Mutter"-Codes mit einer Blockgröße von n_m > 16200 erzeugt. Wie es in der 2D gezeigt ist, gehen k_ldpc der BCH-Codierten Bits k_m – k_ldpc Blindnullen (dummy zeros) voran (gemäß Schritt 251). Die resultierenden k_m Bits werden systematisch codiert, um n_m Bits zu erzeugen, wie es im Schritt 253 gezeigt ist. Die ersten k_m – k_ldpc Blindnullen werden dann gelöscht, wie es im Schritt 255 gezeigt ist, und die resultierenden n_ldpc = 16200 Bits werden übertragen (Schritt 257). Es sollte beachtet werden, dass k_m – k_ldpc = n_m – n_ldpc Tabellen 4-6 zeigen andere beispielhafte kurze Coderaten von 1/3, 1/5 und 2/5 (n_ldpc of 16200 Bits):
Tabelle 4

Tabelle 5
Tabelle 6
Die oben gezeigte Lösung zum Entwerfen von LDPC-Codes, wie es in den Tabellen 1-6 dargestellt ist, ermöglicht es in vorteilhafter Weise, dass Speicherung und Abruf von relevanten Informationen bezüglich partitionierten Gruppen von Bitknoten und Prüfknoten immer in benachbarten Speicherbereichen innerhalb eines Speichers (z. B., Random Access Memory (RAM)) stattfinden. Dies bedeutet, dass mehrere Coderaten unterstützt werden können ohne verschiedene Decodierer zu verwenden. Des weiteren ermöglicht es dieses Design, eine einzelne RAM-Bank zu verwenden, wodurch die Größe des integrierten Schaltkreises minimiert wird. Wie erwähnt können die oben genannten LDPC-Codes in einer beispielhaften Ausführungsform für eine Vielzahl von Anwendungen mit digitalem Video verwendet werden, wie beispielsweise die Übertragung von MPEG (Motion Pictures Expert Group) Paketen verwendet werden.
3 ist eine Darstellung eines beispielhaften Empfängers in dem System gemäß der 1. Auf der Empfangsseite weist ein Empfänger 300 einen Demodulator 301 auf, der eine Demodulation von Signalen durchführt, die vom Sender 200 empfangen wurden. Diese Signale werden von einer Empfangsantenne 303 für die Demodulation empfangen. Nach der Demodulation werden die empfangenen Signale an einen LDPC-Decodierer 305 weitergeleitet, der versucht, die Nachrichten der ursprünglichen Quelle wieder herzustellen, indem Nachrichten X' in Verbindung mit einem Bitmetrikgenerator 307 erzeugt werden. Der Bitmetrikgenerator 307 kann während des Decodierprozesses Informationen mit dem Decodierer 305 vor und zurück (iterativ) austauschen. Diese Ansätze des Decodierens sind ausführlicher in der gleichfalls anhängigen Anmeldung mit dem Titel „Method and System for Routing in Low Density Parity Check (LDPC) Decoders", eingereicht am 3. Juli 2003 (Seriennummer 10/613,824; Anwaltsaktenzeichen PD-203009), beschrieben. Es wird darauf hingewiesen, dass LDPC-Codes die gemäß der Tabellen 1-6 aufgebaut wurden, mehrere Coderaten unterstützen können (also mehrere Datenraten) unter Verwendung einer gemeinsamen Decodierarchitektur; im Gegensatz dazu benötigen beispielsweise gefaltete Codes (convolutional codes) Techniken des Ausblendens (puncturing) um Zwischenraten zu erzielen.
Um die Vorteile, die die vorliegende Erfindung bietet, noch besser zu erkennen, ist es lehrreich zu analysieren, wie LDPC-Codes erzeugt werden, wie es in der 4 erläutert ist.
4 ist eine Darstellung einer dünnbesetzten Matrix zur Paritätsprüfung gemäß einer Ausführungsform der vorliegenden Erfindung. LDPC-Codes sind lange, lineare Blockcodes mit einer dünnbesetzten Matrix H_(n-k)xn zur Paritätsprüfung. Üblicherweise liegt die Blocklänge n zwischen tausenden und zehntausenden von Bits. Als Beispiel ist eine Matrix zur Paritätsprüfung für einen LDPC-Code mit einer Länge n = 8 und einer Rate von 1/2 in der 4 gezeigt. Der gleiche Code kann in äquivalenter Weise durch die zweiteilige graphische Darstellung gemäß der 5 dargestellt werden.
5 ist eine Darstellung einer zweiteiligen graphischen Darstellung (bipartite graph) eines LDPC-Codes von der Matrix gemäß der 4. Die Gleichungen zur Paritätsprüfung implizieren, dass für jeden Prüfknoten die Summe (über GF (Galois Feld)(2)) über alle angrenzenden Bitknoten gleich Null ist. Wie man in der Figur erkennen kann, belegen die Bitknoten die linke Seite der graphischen Darstellung und sind gemäß einer vorgegebenen Beziehung einem oder mehreren Prüfknoten zugeordnet. Zum Beispiel, betreffend den Prüfknoten m₁, besteht die folgende Beziehung n₁ + n₄ + n₅ + n₈ = 0 im Hinblick auf die Bitknoten.
Betrachtet man erneut den Empfänger 300, ist der LDPC-Decodierer 305 als ein Decodierer zum Weiterleiten von Nachrichten zu verstehen, wobei der Decodierer 305 versucht, die Werte der Bitknoten zu bestimmen. Um diese Aufgabe zu bewältigen, kommunizieren die Bitknoten und Prüfknoten iterativ miteinander. Das grundlegende Konzept dieser Kommunikation wird unten erläutert.
Von den Bitknoten zu den Prüfknoten, liefert jeder Prüfknoten eine Schätzung („Meinung", „opinion") an einen angrenzenden Bitknoten hinsichtlich des Werts dieses Bitknotens basierend auf der Information, die von anderen angrenzenden Bitknoten kommt. Beispielsweise ist es in den oben genannten Beispielen so, dass wenn die Summe von n₄, n₅ und n₈ für m₁ „aussieht wie" 0, dann würde m₁ n₁ anzeigen, dass der Wert von n₁ vermutlich 0 ist (da n₁ + n₄ + n₅ + n₈ = 0); ansonsten würde m₁ n₁ anzeigen, dass der Wert von n₁ vermutlich 1 ist. Zudem wird für das Decodieren mit weichen Entscheidungen (soft decision decoding) eine Maßzahl der Zuverlässigkeit (reliability measure) hinzugefügt.
Von den Bitkoten zu den Prüfknoten, gibt jeder Bitknoten eine Abschätzung bezüglich seines eigenen Werts an einen angrenzenden Prüfknoten basierend auf der Rückmeldung die von seinen anderen angrenzenden Prüfknoten kommt. In dem oben genannten Beispiel hat n₁ nur zwei angrenzende Prüfknoten m₁ und m₃. Wenn die Rückmeldung, die von m₃ kommt, n₁ anzeigt, dass der Wert von n₁ wahrscheinlich 0 ist, dann würde n₁ m₁ informieren, dass die Abschätzung von n₁ bezüglich seines eigenen Werts 0 ist. Für den Fall, dass der Bitknoten mehr als zwei angrenzende Prüfknoten hat, führt der Bitknoten eine Mehrheitsentscheidung (soft decision) durch basierend auf der Rückmeldung, die von seinen anderen angrenzenden Prüfknoten kommt, bevor diese Entscheidung dem Prüfknoten mitgeteilt wird, mit dem er kommuniziert. Der oben genannte Prozess wird wiederholt, bis man davon ausgehen kann, dass alle Bitknoten korrekt sind (d. h., alle Gleichungen zur Paritätsprüfung sind erfüllt) oder bis eine vorgegebene maximale Anzahl von Iterationen erreicht ist, wodurch ein Fehlschlagen der Decodierung angezeigt wird.
6 ist eine Darstellung einer Untermatrix einer dünnbesetzten Matrix zur Paritätsprüfung, wobei die Untermatrix Werte zur Paritätsprüfung beinhaltet, die auf die untere dreieckige Region beschränkt sind, gemäß einer Ausführungsform der vorliegenden Erfindung. Wie zuvor beschrieben, kann der Codierer 203 (gemäß der 2A und 2B) eine einfache Codiertechnik verwenden, indem die Werte auf den unteren dreieckigen Bereich der Matrix zur Paritätsprüfung beschränkt werden. Gemäß einer Ausführungsform der vorliegenden Erfindung ist die Beschränkung, die der Matrix zur Paritätsprüfung auferlegt wird, in der Form: H(n-k)×n = [A(n-k)×kB(n-k)×(n-k)],wobei B unten dreieckig ist.
Jeder Informationsblock i = (i₀, i₁, ..., i_k-1) wird in ein Codewort c = (i₀, i₁, ..., i_k-1, p₀, p₁, ... p_n-k-1) unter Verwendung von Hc^T = 0 und durch rekursives Lösen der Paritätsbits codiert; z. B., a00i0 + a01i1 + ... + a0,k-1ik-1, + p0 = 0 ⇒ Löse p0, a10i0 + a11i1 + ... + a1,k-1ik-1 + b10p0 + P1 = 0 ⇒ Löse p1 und in ähnlicher Weise für p₂, p₃, ..., p_n-k-1.
7 und 8 sind graphische Darstellung der Leistungsfähigkeit der LDPC-Codes bei verschiedenen Coderaten und Modulationsschemata, die von dem Sender 200 gemäß der 2A unterstützt werden. Insbesondere zeigt die Darstellung der 7 einen Leistungsvergleich von LDPC-Codes mit einer Rate von 1/3 und 1/4 und LDPC-Codes mit einer Wiederholungsrate von 2/3 und einer Wiederholungsrate von 1/2, jeweils entsprechend. Bei diesen Gegebenheiten wird die Leistungsfähigkeit für den Fall einer Rate von 1/3 und 1/4 für QPSK-LDPC-Codes bezogen auf einen Kanal mit zusätzlichem weißen Gauss'schen Rauschen (Additive White Gaussian Noise, AWGN) betrachtet. Wie man erkennen kann, bietet ein Code mit der Rate von 1/3 einen Gewinn von 1,3 dB bezogen auf einen LDPC-Code mit einer Wiederholungsrate von 2/3, während ein LDPC-Code mit einer Rate von 1/4 einen Gewinn von ungefähr 0,4 dB bezogen auf einen LDPC-Code mit einer Wiederholungsrate von 1/2 bietet. Wiederholungscodes werden dadurch aufgebaut, indem die Informationsbits der Quelle als die Gruppe der Paritätsbits wiederholt werden. Daher würden LDPC-Codes mit einer Rate 1/3 und 1/4 einen Leistungsgewinn in Bezug auf Wiederholungcodes bringen, wenn sie in einem Abzweig mit niedriger Priorität eines rückwärts kompatiblen hierarchischen Modulationsschemas verwendet werden.
8 zeigt die Leistungsfähigkeit von Codes mit kurzen Rahmenlängen mit Raten von 1/5, 1/3 und 2/5 gemeinsam mit Codes mit langen Rahmenlängen mit Raten von 1/4, 1/3 und 2/5. Wie zu erkennen ist, bieten die kurzen Codes für Raten von 1/3 und 2/5 nahezu vergleichbare Leistung bezogen auf ihre entsprechenden langen Codes (innerhalb von 0,2 dB).
Die Prozesse des LDPC-Codierens, wie oben beschrieben, können mit einer Vielzahl von Hardware- und/oder Softwarekonfigurationen durchgeführt werden. Tatsächlich ist es so, dass diese Lösung unmittelbar umgesetzt werden kann, indem man nur die Software ändert, wodurch sich teure Änderungen der Hardware erübrigen.
9 zeigt eine beispielhafte Hardware auf der eine Ausführungsform gemäß der vorliegenden Erfindung implementiert werden kann. Ein Computersystem 900 weist einen Bus 901 oder einen anderen Kommunikationsmechanismus zum Kommunizieren von Information und einem Prozessor 903 auf, der mit dem Bus 901 verbunden ist um Informationen zu verarbeiten. Das Computersystem 900 weist außerdem einen Hauptspeicher 905 auf, beispielsweise ein Random Access Memory (RAM) oder eine andere dynamische Speichervorrichtung, die mit dem Bus 901 verbunden ist, um Informationen und Instruktionen zu speichern, die von dem Prozessor 903 ausgeführt werden sollen. Der Hauptspeicher 905 kann auch verwendet werden, um temporäre Variablen oder andere Zwischeninformationen während des Ausführens der Instruktionen durch den Prozessor 903 zu speichern. Das Computersystem 900 kann des weiteren ein Read Only Memory (ROM) 907 oder andere statische Speichervorrichtungen aufweisen, die mit dem Bus 901 verbunden ist, um statische Informationen und Instruktionen für den Prozessor 903 zu speichern. Eine Speichervorrichtung 909, wie beispielsweise eine magnetische Platte oder eine optische Platte, ist mit dem Bus 901 verbunden, um dauerhaft Informationen und Instruktionen zu speichern.
Das Computersystem 900 kann über den Bus 901 mit einem Display 911 gekoppelt sein, wie beispielsweise ein Flüssigkristalldisplay oder ein Display mit einer aktiven Matrix, um dem Benutzer Informationen anzuzeigen. Ein Eingabegerät 913, wie beispielsweise eine Tastatur mit alphanumerischen oder anderen Tasten, kann mit dem Bus 901 verbunden sein, um Informationen und Befehlsauswahlen an den Prozessor 903 zu kommunizieren. Das Eingabegerät 913 kann eine Schreibmarkensteuerung, wie beispielsweise eine Maus, einen Trackball oder Tasten mit Richtungspfeilen aufweisen, um Richtungsinformationen und Befehlsauswahlen an den Prozessor 903 zu kommunizieren und um die Bewegung der Schreibmarke auf dem Display 911 zu steuern.
Gemäß einer Ausführungsform der vorliegenden Erfindung können die Prozesse gemäß der 2C und 2D von dem Computersystem 900 ausgeführt werden, indem der Prozessor 903 eine Anordnung von Instruktionen ausführt, die in dem Hauptspeicher 905 enthalten sind. Solche Instruktionen können in den Hauptspeicher 905 aus einem anderen computerlesbaren Medium gelesen werden, wie beispielsweise der Speichervorrichtung 909. Die Ausführung von einer Anordnung von Instruktionen, die in dem Hauptspeicher 905 enthalten ist bewirkt, dass der Prozessor 905 die hier beschriebenen Verfahrensschritte ausführt. Es können auch einer oder mehrere Prozessoren in einer Multiprozessor-Anordnung eingesetzt werden, um die Instruktionen, die in dem Hauptspeicher 905 enthalten sind, auszuführen. Bei einer alternativen Ausführungsform kann auch eine festverdrahtete Schaltung anstelle oder in Verbindung mit Softwareinstruktionen verwendet werden, um die Ausführungsform der vorliegenden Erfindung zu implementieren. Bei einem anderen Beispiel kann eine rekonfigurierbare Hardware, wie beispielsweise ein frei programmierbarer Logikschaltkreis (Field Programmable Gate Array, FPGA) verwendet werden, bei denen die Funktionalität und die Topologie der Verbindungen seiner Logikelemente zur Laufzeit eingestellt werden kann, üblicherweise indem man Speichernachschlagtabellen programmiert. Damit sind die Ausführungsformen der vorliegenden Erfindung nicht auf eine spezifische Kombination von Hardwareschaltung und Software begrenzt.
Das Computersystem 900 weist auch zumindest ein Kommunikationsinterface 915 auf, dass mit dem Bus 901 verbunden ist. Das Kommunikationsinterface 915 stellt eine Zweiwegeverbindung für die Datenkommunikation mit einer Netzwerkverbindung (nicht gezeigt) bereit. Das Kommunikationsinterface 915 sendet und empfängt elektrische, elektromagnetische oder optische Signale, die digitale Datenströme tragen, die verschiedene Arten von Informationen darstellen. Des weiteren kann das Kommunikationsinterface 915 Interfacevorrichtungen für Peripheriegeräte bereitstellen, wie beispielsweise eine Schnittstelle für einen Universal Serial Bus (USB), eine PCMCIA (Personal Computer Memory Card International Association) Schnittstelle, etc.
Der Prozessor 903 kann Code ausführen das über das Kommunikationsinterface 915 empfangen wird und/oder den Code in der Speichereinrichtung 909 oder in einem anderen nicht flüchtigen Speicher für eine spätere Ausführung speichern. Auf diese Weise kann das Computersystem 900 den Anwendungscode in der Form einer Trägewelle erhalten.
Der Begriff „computerlesbares Medium" wie er hier verwendet wird, bezieht sich auf jedes Medium, das daran teilhat, dem Prozessor 903 Instruktionen zur Ausführung bereitzustellen. Ein solches Medium kann viele Formen annehmen, einschließlich aber nicht beschränkt auf nicht-flüchtige Medien, flüchtige Medien und Übertragungsmedien. Nicht-flüchtige Medien umfassen beispielsweise optische oder magnetische Platten, wie die Speichervorrichtung 909. Flüchtige Medien schließen dynamische Speicher, wie den Hauptspeicher 905 ein. Übertragungsmedien schließen Koaxialkabel, Kupferkabel und faseroptische Kabel ein, einschließlich der Kabel die den Bus 901 umfassen. Übertragungsmedien können auch die Form von akustischen, optischen oder elektromagnetischen Wellen annehmen, wie beispielsweise solche die bei der Hochfrequenz-(HF) und Infrarot-(IR) Datenkommunikation erzeugt werden. Zu den üblichen Formen von computerlesbaren Medien zählen beispielsweise eine Diskette, eine flexible Platte, eine Festplatte, Magnetband, jedes andere magnetische Medium, eine CD-ROM, CDRW, DVD oder ein anderes optisches Medium, Lochkarten, Papierstreifen, Blätter mit optischen Markierungen, und andere physikalische Medien mit Mustern oder Löchern oder anderen optisch erkennbaren Markierungen, ein RAM, ein PROM und EPROM, ein FLASH-EPROM und andere Speichermodule und Einschübe, eine Trägerwelle oder jedes andere Medium von dem ein Computer lesen kann.
Verschiedene Formen von computerlesbaren Medien können daran beteiligt sein, einem Prozessor Instruktionen zur Ausführung bereitzustellen. So können z. B. die Instruktionen, die zumindest einen Teil der vorliegenden Erfindung ausführen, am Anfang auf einer magnetischen Platte auf einem entfernten Computer (remote computer) sein. Bei einer solchen Konstellation lädt der entfernte Computer die Instruktionen in seinem Hauptspeicher und sendet die Instruktionen über eine Telefonleitung unter Verwendung eines Modems. Ein Modem in dem lokalen System empfängt die Daten auf der Telefonleitung und verwendet einen Infrarotsender um die Daten in ein Infrarotsignal umzuwandeln und überträgt das Infrarotsignal an einen tragbaren Computer, wie beispielsweise einen persönlichen digitalen Assistenten (Personal Digital Assistant, PDA) oder einen Laptop. Ein Infrarotempfänger auf dem tragbaren Computer empfängt die Information und die Instruktionen, die in dem Infrarotsignal enthalten sind und speist die Daten in einen Bus ein. Der Bus liefert die Daten an den Hauptspeicher, aus dem der Prozessor die Instruktionen abholt und ausführt. Die Instruktionen, die von dem Hauptspeicher empfangen werden, können optional auf einer Speichervorrichtung entweder vor oder nach der Ausführung durch den Prozessor gespeichert werden.
Dementsprechend stellen die verschiedenen Ausführungsformen der vorliegenden Erfindung einen LDPC-Codierer bereit, der einen LDPC-Code generiert, der einen äußeren Bose Chaudhuri Hocquenghem (BCH)-Code gemäß einer der Tabellen 1-6 für die Übertragung als LDPC-codiertes Signal hat. Jede der Tabellen 1-6 spezifiziert die Adresse der Paritätsbit-Sammler. Die oben genannte Lösung führt in vorteilhafter Weise zu einer reduzierten Komplexität ohne dabei die Leistungsfähigkeit aufzugeben.
Auch wenn die vorliegende Erfindung in Verbindung mit einer Anzahl von Ausführungsformen und Implementierungen erläutert worden ist, ist die vorliegende Erfindung nicht darauf beschränkt, sondern umfasst auch verschiedene offensichtliche Modifikationen und äquivalente Anordnungen, die in den Bereich der angehängten Ansprüche fallen.

Claims

Ein Verfahren zum Codieren, aufweisend: Empfangen von Informationsbits; und auf der Grundlage der Informationsbits, Erzeugen von Paritätsbits von einem Low Density Parity Check (LDPC)-Code gemäß einer Coderate von 1/3 oder einer Coderate von 1/4 oder einer Coderate von 2/5, indem Bits an Paritätsbit-Adressen, die durch die entsprechenden nachfolgenden Tabellen angegeben sind, unter Verwendung von Paritätsbit-Sammlern gesammelt werden,
Ein Verfahren nach Anspruch 1, des Weiteren aufweisend: Modulieren des LDPC-codierten Signals; und Übertragen des modulierten Signals.
Ein Verfahren nach dem Anspruch 2, wobei das modulierte Signal über eine Satellitenverbindung (103) übertragen wird, um eine breitbandige Satellitenanwendung zu unterstützen.
Ein Verfahren nach Anspruch 2, wobei der Schritt des Modulierens gemäß einer Signalkonstellation ausgeführt wird, die ein Element aus der Gruppe bestehend aus 8-PSK, 16-QAM, QPSK, 16-APSK oder 32-APSK aufweist, wobei PSK für Phasenmodulation (Phase Shift Keying) steht, QAM für Quadraturamplitudenmodulation (Quadrature Amplitude Modulation) steht, QPSK für Quadraturphasenmodulation (Quadrature Phase Shift Keying) steht und APSK für Amplitudenphasenmodulation (Amplitude Phase Shift Keying) steht.
Ein computerlesbares Medium, das Anweisungen zur Codierung enthält, wobei die Anweisungen so angeordnet sind, dass bei der Ausführung ein oder mehrere Prozessoren veranlasst werden, das Verfahren nach Anspruch 1 auszuführen.
Ein Codierer (203) aufweisend: Mittel zum Empfangen von Informationsbits; und Mittel zum Generieren, auf der Grundlage der Informationsbits, eines Low Density Parity Check (LDPC)-Codes gemäß einer aus einer Mehrzahl von Coderaten, indem Bits an Paritätsbit-Adressen, die durch die entsprechenden nachfolgenden Tabellen angegeben sind, unter Verwendung von Paritätsbit-Sammlern gesammelt werden,

und Mittel zum Generieren eines äußeren Bose Chaudhuri Hocquenghem (BCH) Codes für den LDPC-Code.
Ein Codierer (203) nach Anspruch 6, wobei das LDPC-codierte Signal moduliert und übertragen wird.
Ein Codierer (203) nach Anspruch 7, wobei das modulierte Signal eine breitbandige Satellitenanwendung unterstützt.
Ein Codierer (203) nach Anspruch 7, wobei die Modulation gemäß einer Signalkonstellation ausgeführt wird, die ein Element aus der Gruppe bestehend aus 8-PSK, 16-QAM, QPSK, 16-APSK oder 32-APSK aufweist, wobei PSK für Phasenmodulation (Phase Shift Keying) steht, QAM für Quadraturamplitudenmodulation (Quadrature Amplitude Modulation) steht, QPSK für Quadraturphasenmodulation (Quadrature Phase Shift Keying) steht und APSK für Amplitudenphasenmodulation (Amplitude Phase Shift Keying) steht.
Ein Sender (200) für eine Unterstützung einer Übertragung eines Low Density Parity Check (LDPC)-codierten Signals, aufweisend: einen Low Density Parity Check (LDPC)-Codierer (203), der dafür ausgebildet ist, auf der Grundlage von empfangenen Informationsbits einen LDPC-Code auszugeben; und einen Bose Chaudhuri Hocquenghem (BCH)-Codierer (211), der mit dem LDPC-Codierer (203) verbunden ist und dafür ausgebildet ist, einen äußeren Code für den LDPC-Code bereitzustellen, wobei der LDPC-Code generiert wird gemäß einer Coderate von 1/3 oder einer Coderate von 1/4 oder einer Coderate von 2/5, indem Bits an Paritätsbit-Adressen, die durch die entsprechenden nachfolgenden Tabellen angegeben sind, unter Verwendung von Paritätsbit-Sammlern gesammelt werden,
Ein Sender (200) nach Anspruch 10, des Weiteren aufweisend: einen Modulator (205), der dafür ausgebildet ist, das LDPC-codierte Signal zu modulieren.
Ein Sender (200) nach Anspruch 11, wobei das modulierte Signal über eine Satellitenverbindung (103) übertragen wird, um eine breitbandige Satellitenanwendung zu unterstützen.
Ein Sender (200) nach Anspruch 11, wobei die Modulation gemäß einer Signalkonstellation ausgeführt wird, die ein Element aus der Gruppe bestehend aus 8-PSK, 16-QAM, QPSK, 16-APSK oder 32-APSK aufweist, wobei PSK für Phasenmodulation (Phase Shift Keying) steht, QAM für Quadraturamplitudenmodulation (Quadrature Amplitude Modulation) steht, QPSK für Quadraturphasenmodulation (Quadrature Phase Shift Keying) steht und APSK für Amplitudenphasenmodulation (Amplitude Phase Shift Keying) steht.