TWI487290B - 用於準循環低密度奇偶校驗碼之再定址解碼器與解碼方法 - Google Patents

用於準循環低密度奇偶校驗碼之再定址解碼器與解碼方法 Download PDF

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Description

用於準循環低密度奇偶校驗碼之再定址解碼器與解碼方法
本發明是有關於一種用於準循環低密度奇偶校驗碼(quasi-cyclic low-density parity-check codes，Q-C LDPC)的解碼器及其解碼方法，且特別是有關於一種具有平行處理架構，應用於準循環低密度奇偶校驗碼的解碼器及其解碼方法。
隨著無線傳輸與通訊技術的發展，對於傳輸頻寬以及效率的要求也日益嚴格。向前偵錯技術(Forward Error Correction)技術用於增進傳輸的正確性以提升傳輸效率有顯著的效果，因此日益為人重視。許多向前偵錯的方法與編碼於此風氣下一一被提出，較為人熟知的有區塊碼(Block Code)、漢明碼(Hamming Code)、迴旋碼(Convolutional Code)，以及近十年來比較重視的渦輪碼(Turbo Code)以及低密度奇偶校驗碼。其中低密度奇偶校驗碼於向前偵錯技術中的應用，因其可接近理論上謝儂極限(Shannon Limit)的編碼效能，成為其中一個十分重要的分支。
謝儂極限可定義為一通信頻道中的編碼率，具有一特定的信噪比(SNR)。換言之，謝儂極限係指頻道傳輸能力的極限。
低密度奇偶校正碼是線性區塊碼的一種，低密度是指在檢查矩陣中1的個數相比整個矩陣元素中所佔的比例非常少，而這也正是低密度奇偶校正的特色。線性區塊碼(Linear Block Code)是一種常用的錯誤修正碼，此編碼原理是將所要傳輸的訊號先與生成矩陣(Generate matrix，G matrix)相乘，即會產生比原始資料還長的傳送碼。接收端接收到此訊號會與轉置後的檢查矩陣(Check matrix，H matrix)相乘來檢查及修正接收到的資料，回復到原始資料的狀態。
以低密度奇偶校正碼而言，一個(n，k)的低密度奇偶校正碼，其n代表碼的長度(Codeword)，而k代表資料位元(Information Bits)的長度，再利用定義產生的檢查矩陣H，可定義其碼率R=k/n。檢查矩陣H根據每行權重(column weight)或每列權重(row weight)相同與否，可分成規則，半規則，不規則三種。行權重即是一行中1的個數，列權重是指一列中1的個數。在H矩陣中，如行權重固定，且列權重也固定，定義其為規則檢查矩陣。只有其一固定則定義為半規則，兩者皆不固定則定義其為不規則檢查矩陣。就效率上來說，不規則檢查矩陣的效能是最好的，但也因其不規則特性導致其硬體設計比起前兩者複雜許多。
目前，各國所推廣與制定的地面數位廣播規格，例如中國移動多媒體廣播系統(China Mobile Multimedia Broadcasting,CMMB)、地面數位電視傳輸標準(Digital Terrestrial Multimedia Broadcast,DTMB)以及數位視訊廣播(Digital Video Broadcasting,DVB)，或是無線傳輸標準例如WiMAX,IEEE802.11n或IEEE 802.3an等，也各自將低密度奇偶校正碼加入作為向前偵錯技術的基礎。
應用於前述地面數位廣播的低密度奇偶校正碼具有準循環(Quasi-Cyclic)的特性，稱為準循環低密度奇偶校正碼(QC-LDPC)。定義一個QC-LDPC碼，通常僅需定義其對應的奇偶校驗矩陣，QC-LDPC碼由複數個大小相等的稀疏循環矩陣組成。
QC-LDPC碼具有碼字循環(Code Word Cyclic)屬性，即若碼字C=(c0 ,c1 ,...,cN-1 )是一個合法碼字(其中N表示碼字長度)，那麼將碼字C向右循環移動S(0sN-1)個元素後獲得的碼字Tsc =(cN-s ,cN-s+1 ,...,cN-s-1 )依然是一個合法碼字。準循環與循環不同，僅僅是一種局部循環。換句話說，QC-LDPC碼具有準循環屬性，具體可解釋如下。
假設碼字c=(c1 ,c2 ,...,cn )是QC-LDPC碼的一個合法碼字，其中碼字長度N=nL，向量cj=(cj,0 ,cj,1 ,...,cj,L-1 )(1jn)長度為L，那麼將碼字c向右迴圈移動p(0pL-1)個元素後獲得的碼字Tpc依然是一個合法的QC-LDPC碼字。其中循環碼字Tpc=(~Tpc1 ,~Tpc2 ,...,~Tpcn )表示對每一個向量cj 進行循環向右移位，即~Tpc =(cj,L-p ,cj,L-p+1 ,…,cj,L-p-1 )。
常用的LDPC解碼係在自然對數領域(基底為e的對數域)內進行運算，通過在對數域中的運算，得將乘法轉換為加法，除法轉換為減法，且能完全消除指數而不影響解碼器性能。然而，LDPC進行自然對數運算時仍需要處理較困難的數學計算，例如下列之指數和運算：
In (e a +e b +e c +...)
為降低前述指數和運算的負擔，以下利用雅克比方程式(Jacobian Formula)進行簡化運算，雅克比方程式之數學形式為：
max* (a ,b )=In (e a +e b )=max(a ,b )+In (1+e -| a - b | )
雅克比計算通常被泛稱為max*運算，當試圖計算更長的指數和時，僅給出兩個變數a以及b的雅克比運算可以加法取代指數和計算，因此大大降低了解碼的複雜度。
為以QC-LDPC碼實現資料偵錯的方法，在地面廣播規格中，於發射端將傳輸的訊號先與生成矩陣(Generate matrix，G matrix)相乘，即會產生比原始資料更長的傳送碼。接收端接收到此訊號後，會將傳送碼與轉置後的檢查矩陣(Check matrix，H matrix)相乘，以檢查及修正接收到的資料，回復到原始資料的狀態，以原始資料長度為4位元，傳輸資料長度為7位元為例：在傳送端，原始資料與生成矩陣相乘的狀況，可表示為下述數學式(1):
於接收端，令檢查矩陣為生成矩陣的轉置矩陣，利用矩陣與轉置矩陣相乘為0的數學特性，檢查並於接收端解碼出原始資料。可表示為下述數學式(2):
若於傳輸過程中均無錯誤，則在接收端進行數學式(2)的運算結果會產生零向量，但若產生非零向量，則代表接收端所接收的資料內有錯誤，此時需要經由檢查矩陣演算法來找出錯誤位置並將其矯正為正確值，達到錯誤矯正的能力。
在解碼效能與硬體複雜度的取捨之下，LDPC的解碼大多採用部分平行(partially parallel)架構實現，在此架構中記憶體(memory)被用來儲存交換的訊息。而記憶體的大小與檢查矩陣(parity check matrix,PCM)中二進位數值”1”的數目成正比。因為記憶體在實現LDPC解碼的積體電路上佔據相當大的面積，如何減少記憶體面積成為LDPC解碼器上的一個重要研究課題。
以地面數位廣播的例子而言，地面數位廣播規格應用準循環低密度奇偶校正技術進行解碼時，習知的解碼架構必須同時處理大量的資料。以DVB-T2標準來說，於碼率3/4的情形下，為了將一頁面(frame)內的資訊解碼使用，系統必須有能力同時儲存以及高速運算一個最高達64800位元大小的檢查矩陣。很明顯的，即使在平行運算的基礎下，為了滿足動態顯示下最低更新率的限制，亦需要相當高速以及大量的系統資源來處理前述矩陣的資料量。因此顯著的增加了實現地面數位廣播規格的成本。
據上，本發明提供了一種應用於準循環低密度奇偶校驗碼的解碼器及其解碼方法，以處理前述問題。
因此，本發明的目的之一在於提供一種應用於準循環低密度奇偶校驗碼的解碼器及其解碼方法，以解決高速運算準循環低密度奇偶校驗碼時，大量消耗運算資源因而增加成本的問題。
依據本發明的實施例，其係揭露一再定址解碼器，用於解碼準循環編碼，包含一記憶體，儲存一準循環編碼矩陣，該準循環編碼矩陣包含複數子矩陣，各子矩陣具有一對應位址；一控制器，再定址各子矩陣為複數分割矩陣，並至少定義該等分割矩陣至一第一位址群以及一第二位址群；以及複數平行處理器，該控制器將對應該第一位址群之該等分割矩陣以及對應該第二位址群之該等分割矩陣分別傳送至該等平行處理器進行除錯演算，以產生一第一除錯結果以及一第二除錯結果，該等平行處理器之總數與定義於該第一位址群之該等分割矩陣之總數或定義於該第二位址群之該等分割矩陣之總數間為整數比例關係。
本發明的實施例另揭露一種再定址解碼方法，用於解碼準循環編碼，其包含依據一分割矩陣數量，再定址各子矩陣為複數分割矩陣，並定義該等分割矩陣至一第一位址群或一第二位址群內；以及對定義於該第一位址群之該等分割矩陣以及定義於該第二位址群之該等分割矩陣進行除錯演算。
本發明之實施例的優勢在於提供一種再定址解碼器，可將檢查矩陣內之子矩陣切割為分割矩陣以進行處理，再依據再定址指標將處理後之分割矩陣還原為子矩陣。因此可依分割矩陣的數量n，將除錯器內平行處理器之數量降低為原來的1/n，顯著減少了實現高速解碼所需之硬體成本。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「電連接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置電連接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
圖1為本發明之一實施例所揭露之一地面廣播系統接收端之示意圖，該地面廣播系統包含一天線 (antenna)102、一調諧器(tuner)103、一解調器(demodulator)104、一向前偵錯解碼器(FEC decoder)106以及一頁面處理器(framing processor)108。該向前偵錯解碼器106包含一解交錯器(deinterleaver)106a以及一LDPC解碼器(LDPC decoder)106b。該LDPC解碼器106b包含一乘積比較器(product comparator)106b1以及一除錯器(corrector)106b2。該天線102與該調諧器103電性連接，該調諧器103與該解調器104電性連接，該解調器104與該向前偵錯解碼器106電性連接，該向前偵錯解碼器106與該頁面處理器108電性連接。該解交錯器106a分別與該解調器104與該乘積比較器106b1電性連接，該乘積比較器106b1與該除錯器106b2電性連接。該LDPC解碼器106b與該頁面處理器108電性連接。
該天線102接收一地面廣播系統發射端送出的一射頻地面廣播信號，傳送至該解調器104進行解調，以產生一基頻地面廣播信號，並輸出該基頻地面廣播信號至該解交錯器106a。該解交錯器106a將該基頻地面廣播信號轉換為準循環低密度奇偶校正碼形式之一資料矩陣(information matrix)，並將該資料矩陣傳送至該乘積比較器106b1。於一實施例中，該調諧器103可執行將射頻地面廣播信號由射頻變為中頻(intermediate frequency)或基頻(base band)的降頻轉換(down-converting)、解調變動作(demodulating)以及當輸入訊號為類比格式時的轉數位格式處理。該解交錯器106a可執行可變編碼調變(Variable Coding and Modulation，VCM)以及適應性編碼調 變(Adaptive Coding and Modulation，ACM)運算。該乘積比較器106b1將該資料矩陣與一檢查矩陣相乘以產生一第一檢驗值，當該第一檢驗值為0時，則該資料矩陣中之資料正確，該LDPC解碼器(LDPC decoder)106b取出該資料矩陣中之一頁面資料(frame data)。該頁面資料被傳送至該頁面處理器108，該頁面處理器108將該頁面資料顯示於一顯示螢幕(圖未示)上。
當該第一檢驗值大於等於0時，則啟動該除錯器106b2進行除錯，除錯之方式為利用LDPC解碼演算法修正該檢查矩陣，並將修正後之該檢查矩陣送回該乘積比較器106b1，該乘積比較器106b1將該資料矩陣與修正後之該檢查矩陣相乘，以產生一第二檢驗值。當該第二檢驗值不為0時，則該除錯器106b2再次利用LDPC演算法對該檢查矩陣再次進行修正，直到該乘積比較器106b1產生之檢驗值為0。該除錯器106b2可利用和積演算法(sum-product algorithm)、對數領域和積演算法(log-domain sum-product algorithm)、最小和演算法(min-sum algorithm)等演算法加以實現。本實施例中，該除錯器106b2可利用軟體或硬體架構實施，該除錯器106b2之功能可加以擴充或變更，例如，藉由該硬體實施之除錯器106b2可同時包含複數種演算法的實施電路，配合欲實施之不同地面廣播標準、或客戶需求而啟動不同演算法功能。而藉由軟體實施之除錯器106b2，則可透過寫入軟體的不同，以不同的演算法實現其功能。
圖1中所揭露之該地面廣播系統接收端，可應用於遵 循國際電信聯盟標準化部門(The Telecommunication Standardization Sector，ITU-T)所定義的ITU-T J.83標準之地面廣播系統中，例如DVB-T2標準便包含在內。於DVB-T2的標準中，將經過LDPC編碼之該資料矩陣定義為一向前編碼頁面(FERFRAME)，該向前編碼頁面於DVB-T2標準中，包含兩種字碼格式，分別是64800以及16200位元大小。於DVB-T2規格中，其資料位元K(information bits)、碼字長度N(codeword length)、生成矩陣G(generator matrix)與檢查矩陣H(Parity-check matrix)間可具有如下關係：資訊位元數：K
碼字長度：N
檢查位元數：N-K=M
生成矩陣(K×N)：
檢查矩陣(M×N)：
其碼率與各參數間之關係可藉由下表一表現，其中Q表示在每一平行處理單元具有x位元資料處理能力之系統內，所需平行處理之子矩陣之個數：
為簡明以及方便閱讀了解，以下將以DVB-T2之規格進行本發明中一實施例的敘述。應注意的是，雖本實施例中引用DVB-T2中之定義作為說明之用，但並不表示申請人有意對本發明進行任何應用標準或規格之限縮。謹此敘明。
關於應用於DVB-T2之LDPC碼的理論介紹請參考以下文件：
[1]R.Gallager,Low-Density Parity-Check Codes,Cambridge,MA:MIT Press,1963.
[2]M.luby,M. Mitzennmacher,A. Shokrollahi,D Spielman,and V. Stemann,“Practical Loss-resillent codes”,1997.
[3] Hau Thien Tran,“低密度奇偶校驗解碼器與其解碼方法”發明專利申請公開號CN1822509,公開日2006/8/23。
低密度同位檢查碼的架構可以描繪成雙邊圖(Bipartite graph)稱為Tanner圖。圖1.a是LDPC編碼雙邊圖之一示意圖，雙邊圖下方為位元節點(bit nodes)，上方為檢查節點(check nodes)，一個位元節點對應同位檢查矩陣的一行，即對應編碼字中的位元，一個檢查節點對應同位檢查矩陣的一列，即代表一個同位檢查等式。當段長接近於無限大，每一檢查節點只連接極少數的位元節點，因此稱之為低密度。其中H=(hij)MxN 定義為長度為N的LDPC奇偶校驗矩陣。奇偶校驗矩陣的第i列中具有二進位值1的數量表示為dv (i)，奇偶校驗矩陣的第j行中具有二進位值1的數量表示為dc (j)。該雙邊圖中，奇偶校驗矩陣的左側節點為位元變量(或為解碼LDPC編碼信號中的資料節點(310))，右側節點則為檢查方程式(或檢查節點320)。由H定義的該雙邊圖由N個變量節點以及M個檢查節點來定義。N個變量節點310中的每個變量節點都具有精確的dv (i)邊(edge,例如邊330)键接(link)資料節點與一個或多個檢查節點(或資料節點)310。圖中所示的邊330連接資料節點vi 312與檢查節點cj 322。該邊(如dv314所示)的數量dv 定義為變量節點i的度(degree)。相似的，M個檢查節點320中的每個撿查節點都具有精確的dc (j)個邊，連接該節點與一個或多個變量節點。該邊的數量dc 被定義為該檢查節點j的度。
LDPC碼的對數相似值比(log-likelihood ratio,LLR)解碼於數學上表示如下：首先是LDPC碼C={v/v=(V0,...,Vn-1),vHT =0}，且傳送信號的接收向量(received vector)的形式為y=(y0,...,yn-1)，則該通道的量度(metrics)可定義為p(yi/vi=0),p(yi/vi=1),i=0,...,N-1.則該量度的LLR定義為
其中上述數學式中的”ln”係指基數為e的自然對數。其中vi 係為變量節點，對每一變量節點vi (variable node)而言，其LLR之值定義為
因此，關於邊(i,j)的檢查節點Cj的外部資料(extrinsic information)可以下列數學式表現：
其中(e )為內變量節點之外部值，在檢查節點Cj,j=0,...,M-1的情形時，邊被定義為E c (i )={e 0 ,...,},e E c (j )\{(i ,j )}表示除了由檢查節點Cj發出(emitting)到變量節點Vi之邊外，所有由檢查節點Cj發出的邊。
利用下列雅克比方程式進行簡化後，可得出化簡之外部資料數學式：
透過上述兩式化簡，可得外部資料數學式為：
因此，總結來說，可變節點的外部資料值可以下列數學式表現：
請見第2圖所示，為該除錯器106b2應用最小和演算法對一QC-LDPC檢查矩陣進行運算的一較佳實施流程圖。於步驟S201中，該除錯器106b2取得與該資料矩陣之乘積非為0之該檢查矩陣。於步驟S202中，該除錯器106b2決定于後續步驟中對該檢查矩陣進行切割之子矩陣(sub-matrix)的一單位大小，該子矩陣之大小可以依據不同地面廣播規格、硬體平行處理器之處理能力或記憶體佈局之配合度決定。前述記憶體佈局之配合性，係指不同記憶體矽智財所規劃之記憶體單元大小等，會因單位存取資料量不同而對系統效率造成影響之佈局特性。於S203中，依據該單位大小，將該資料矩陣分割為複數子矩陣，並產生各子矩陣之對應位址資料。於S204中，利用符合特定地面廣播標準或不同客戶需求之校正演算法對該等子矩陣進行運算，以產生一修正檢查矩陣。於本實施例中，該校正演算法係以最小和演算法加以實現。最小和演算法可參考Jianguang Zhao等人於IEEE TRANSACTIONS ON COMMUNICATIONS,VOL. 53,NO. 4,APRIL 2005期刊中發表的On Implementation of Min-Sum Algorithm and Its Modifications for Decoding Low-Density Parity-Check(LDPC) Codes一文，並以可變節點的外部資料值數學式表現。
於步驟S205中，該除錯器106b2將該修正檢查矩陣傳送至該乘積比較器106b1，以與該資料矩陣再次進行乘積比較。
於特定之地面廣播標準中，對於校正檢查矩陣所使用的子矩陣之規格有所規定。例如於DVB-T2標準中，將子矩陣之大小定義為360位元。然而，以DVB-T2標準的檢查矩陣來說，分割該檢查矩陣將需要360個子矩陣。換言之，實現此除錯演算的硬體需要至少360個平行運算器已分別儲存該等子矩陣。
除此之外，前述之子矩陣大小可能與記憶體佈局中規劃之記憶體單元大小不一致，使得存取任一該等子矩陣之速度減慢。此類狀況下，需要進一步調整分割該等子矩陣為適當大小之機制，以減少平行運算器之數量或透過與記憶體佈局之一致來增加系統效能。
請見第3a圖與第3b圖所示，為本發明所揭露對一子矩陣C再定址之方法示意圖。該子矩陣C為一MxM位元大小之矩陣，當該檢查矩陣為一QC-LDPC，則該子矩陣C為一單位矩陣或一旋轉單位矩陣。依據單位矩陣之數值僅存在於主對角線之特性，除例外情形外，一座標軸上之任一點應僅存在一對應數值，其旋轉單位矩陣亦同。請見該子矩陣C，於X軸與Y軸上分別僅各自存在一矩陣數值起點，其於X軸上之座標為(x,0)，以指標(index)x表示，Y軸上之座標設為(0,y)，以指標y表示。
本方法首先決定要將子矩陣C分割為整數倍n，以算出每一分割矩陣之長度M/n。之後將兩指標分別與分割矩陣長度M/n相比較，當指標x大於M/n<x<2M/n時，將x值定址於第二分割矩陣中，並將x值重設為x-(M/n)。當指標x大於2M/n<x<3M/n時，將x值定址於第三分割矩陣中，並將x值重設為x-(2M/n)。指標x值之再定址位址x’可以數學式x’=x-N*(M/n)表示，其中N為整數。相似的，當M/n<y<2M/n時，將y值定址於第二分割矩陣中，並將y值重設為y-(M/n)。當指標y大於2M/n<y<3M/n時，將y值定址於第三分割矩陣中，並將y值重設為y-(2M/n)。指標y值之再定址位址y’可以數學式y’=x-N*(M/n)表示，其中N為整數。本實施例中，係將該子矩陣進一步分割為兩矩陣，但如前說明可知，子矩陣C可依需要分割為N個分割矩陣。於一DVB-T2之實施例中，因其標準架構中存在一滾動式位移暫存器(Barrel Shifter)，對該基頻地面廣播信號進行列轉換(row exchange)來產生該QC-LDPC矩陣，因此前述再定址方法可利用該滾動式位移暫存器實施，但自不以此為限。
請見第3c圖所示，為該子矩陣C之一再定址方法流程圖。於步驟S301中，首先計算一分割矩陣之長度M/n，以及該子矩陣C所分割之矩陣數目n。於步驟S302中，比較指標x與分割矩陣長度M/n，以產生x與分割矩陣長度的比值。於步驟S303中，進行一第一再定址步驟，確定x重新定址於何分割矩陣中。於步驟S304中，進行一第二再定址步驟，再定址指標x’可以數學式x’=x-N*(M/n)表現。於步驟S305中，首先針對該指標y進行再定址，確定y重新定址於何分割矩陣中。於步驟S306中，一第二再定址步驟，其再定址指標y’可以數學式y’=y-N*(M/n)表示。該除錯器400可將檢查矩陣內之子矩陣切割進行處理，再依據再定址指標將處理後之分割矩陣還原為子矩陣。因此可依分割矩陣的數量n，將除錯器內平行處理器之數量降低為原來的1/n，顯著減少了實現QC-LDPC解碼所需之硬體成本。
第4圖所示為本發明所揭露之一再定址除錯器400之一實施例示意圖。該除錯器400包含一記憶體401、一控制器402以及複數平行處理器403a、403b~403n。該控制器402具有一第一資訊通道404、一第二資訊通道405以及一定址通道406。該控制器402透過該第一資訊通道404以及該定址通道406與該記憶體401電性連接。該控制器402透過該第二資訊通道405與該等平行處理器403a~403n分別電性連接。於進行除錯運算時，一檢查矩陣被儲存於該記憶體401內，以DVB-T2格式為例，該檢查矩陣係以DVB-T2標準所定義之子矩陣大小以及該等子矩陣分別對應的位址格式存入該記憶體401中。因此該記憶體401內儲存了複數該等子矩陣，各子矩陣至少具有一軸指標，於一平面座標上，各子矩陣具有一x軸指標以及一y軸指標，分別對應各子矩陣內x軸與y軸上數值的起點。於進行除錯時，該控制器402首先確認應將各子矩陣分割為幾個分割矩陣，確認方式為比較該等子矩陣與該等平行處理器之總數，如該等子矩陣與該等平行處理器之總數比值為2比1時，表示應將一子矩陣切割為二分割矩陣。如該等子矩陣與該等平行處理器之比值為3比1時，表示應將一子矩陣切割為三分割矩陣。確認切割比例之後，該控制器402藉由對應該等子矩陣之該等對應位址，透過該定址通道將該等子矩陣之x軸指標與y軸指標分別取出。之後，利用前揭第3圖所揭露之再定址方法，透過對應該等子矩陣之該等x軸指標與y軸指標將該等子矩陣再定址後，各自分割為複數分割矩陣。
於本實施例中，如該等子矩陣各自被切割為二分割矩陣，則將該等子矩陣中，各自對應之第一分割矩陣所對應之再定址位址被定義為一奇位址群。相似地，將該等子矩陣中，各自對應之第二分割矩陣所對應之再定址位址群定義為一偶位址群。並將該奇位址群所對應之該等第一分割矩陣平行、分別地輸入該等平行處理器403a~403n進行除錯演算處理。於該等第一分割矩陣完成處理後，該控制器402將除錯演算後對應該等第一分割矩陣之資料填回該記憶體401中之該等對應位址。此後，該控制器402將該偶位址群所對應之該等第二分割矩陣平行輸入該等平行處理器403a~403n進行除錯演算處理，於完成除錯演算後將對應該等第二分割矩陣之資料填回該記憶體401中之該等對應位址。於該等第一分割矩陣以及該等第二分割矩陣各自完成處理後，該控制器402合併處理該等第一分割矩陣與該等第二分割矩陣完成除錯演算後之數值，其中分別填回該記憶體401的該等第一分割矩陣以及該等第二分割矩陣將對應的於該記憶體中組成完成除錯演算之該等子矩陣，以此實現對該等子矩陣之除錯演算。更具體而言，該再定址除錯器400於完成該等第一分割矩陣以及該等第二分割矩陣之除錯演算後，可利用各子矩陣於該記憶體401中之對應位址，存取完成除錯處理之各子矩陣。
於本實施例中，該控制器402的除錯演算係以最小和演算法實施，最小和演算法係分別求取該等子矩陣中x軸以及y軸的最小值以完成除錯演算。換言之，於利用最小和演算法實施除錯演算的例子中，該控制器402讀取對應各子矩陣之第一分割矩陣以及第二分割矩陣，分別求取對應一子矩陣之該第一分割矩陣中x軸以及y軸的最小值，以及對應同一子矩陣之該第二分割矩陣中x軸以及y軸的最小值，並將該第一分割矩陣以及該第二分割矩陣之最小值再進行一次比較，取得該第一分割矩陣以及該第二分割矩陣中x軸以及y軸之最小值以完成合併處理程序。
前述對該等第一分割矩陣以及該等第二分割矩陣之平行處理程序，於一實施例中，係指於同一工作時脈下，同步地處理該等第一分割矩陣以及該等第二分割矩陣。但自不以此為限，於可容忍的誤差狀況下，對該等第一分割矩陣的處理可具有一定時間差異。或者，亦可將該等第一分割矩陣再分為複數矩陣群分別送入該等平行處理器403a~403n進行處理，將可再次減低實現QC-LDPC平行解碼所需之硬體資源。
第5圖所示為本發明所揭露之另一再定址解碼器500之實施例示意圖。該解碼器500包含一記憶體501、一再定址控制器502、一桶狀位移器503a、一內部網路連接控制器503b以及複數平行處理器504a、504b~504n。該記憶體501包含複數記憶體單元501a、501b~501n。該等記憶體單元501a、501b~501n之大小，係依據使用不同記憶體矽智財所規劃之記憶體單元大小決定。該再定址控制器502係透過一第一定址通道505與該記憶體501電性連接，並透過一第二定址通道506與該內部連接控制器(interconnection network controller) 503b電性連接。該桶狀移位器(barrel shifter) 503a，透過一第一資料通道507與該記憶體501電性連接，並透過一第二資料通道508與該等平行處理器504a、504b~504n電性連接。
於進行除錯運算時，一檢查矩陣被儲存於該記憶體501內，以DVB-T2格式為例，該檢查矩陣係以DVB-T2標準所定義之子矩陣大小以及該等子矩陣分別對應的位址格式分別對應存入該記憶體501之各記憶單元中。本實施例中，各記憶體單元之大小與每一子矩陣之大小相同，各子矩陣對應地存入各記憶體單元中。因此於每一工作時脈內，至少該等子矩陣之一可完整地由該等記憶體單元之一中被存取。各子矩陣具有一x指標以及一y指標，分別對應各子矩陣內x軸與y軸上數值的起點。
該再定址控制器502，於進行除錯時首先確認應將各子矩陣分割為幾個分割矩陣，確認方式為比較該等子矩陣與該等平行處理器之總數。確認切割比例之後，該再定址控制器502藉由對應該等子矩陣被儲存於該等記憶體單元之對應位址，透過該第一定址通道將該等子矩陣之x指標與y指標分別取出。之後，利用前揭第3圖所揭露之再定址方法，透過對應該等子矩陣之該等x指標與y指標，將該等子矩陣的分割矩陣再定址，以產生該等分割矩陣所對應之該等再定址位址，並定義為對應位址群。於本實施例中，係將各子矩陣對應地分割為一第一位址群以及一第二位址群。
之後，該再定址控制器502將該第一位址群以及該第二位址群傳送至該內部網路控制器503b。該內部網路控制器503b將該第一位址群所對應之該等第一分割矩陣平行地輸入該等平行處理器504a、504b~504n進行除錯演算處理以產生一第一除錯結果，並將該第一除錯結果儲存於該桶狀移位器503a。於該等第一分割矩陣完成處理後，該內部網路控制器503b將該第二位址群所對應之該等第二分割矩陣平行地輸入該等平行處理器504a~504n進行除錯演算處理以產生一第二除錯結果。於本實施例中，為實現DVB-T2架構下的QC-LDPC解碼，該桶狀移位器503a依據該第一除錯結果以及該第二除錯結果，利用位址位移將子矩陣轉換為單元矩陣，以完成除錯演算。於本實施例中，該再定址控制器502的除錯演算係以最小和演算法實施。
雖前述實施例中，揭露了進行除錯演算時先須確認將各子矩陣分割為幾個分割矩陣之步驟，然而在一固定硬體架構下，此步驟可於設計者考量前述記憶體佈局、平行處理器數量等參數後，直接設定於硬體架構中，或預先以寫入控制硬體運作之軟體設定(例如韌體)中。因此執行除錯演算時即不需再執行上述確認分割數量的判斷，可減少處理時間並增加系統效率。
前述對該等第一分割矩陣以及該等第二分割矩陣之平行處理程序，於一實施例中，係指於同一工作時脈下，同步地處理該等第一分割矩陣以及該等第二分割矩陣。但自不以此為限，於可容忍的誤差狀況下，對該等第一分割矩陣的處理以可具有一定時間差異。或者，亦可將該等第一分割矩陣再分為複數矩陣群送入該等平行處理器503a~503n進行處理，將可再次減低實現QC-LDPC平行解碼所需之硬體資源。
另，雖前述之實施例於進行再定址操作時，係同時取出x指標與y指標以實現QC-LDPC平行處理解碼。但應理解的是，於其他實施狀態下，亦可單獨利用x指標或y指標實現前述平行解碼。舉例而言，於DVB-T2標準的實施中，在標準子矩陣數量為360的情況下，如該等平行處理器之個數為180時，僅需利用y指標即可實現前述平行處理解碼，在減少運算量的情形下進一步提升系統的效率。
前述各實施例雖以DVB-T2作為表示，然熟習該項技術者可輕易得知，使用QC-LDPC碼作為編碼之用的DVB-C2以及DVB-S2之變化實施，亦為本發明所意欲揭露以及保護之範圍。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧天線
103‧‧‧調諧器
104‧‧‧解調器
106‧‧‧向前偵錯解碼器
108‧‧‧頁面處理器
106a‧‧‧解交錯器
106b‧‧‧LDPC解碼器
106b1‧‧‧乘積比較器
106b2‧‧‧除錯器
400‧‧‧再定址除錯器
401‧‧‧記憶體
402‧‧‧控制器
403a、403b~403n‧‧‧平行處理器
404‧‧‧第一資訊通道
405‧‧‧第二資訊通道
406‧‧‧定址通道
500‧‧‧除錯器
501‧‧‧記憶體
501a、501b~501n‧‧‧記憶體單元
502‧‧‧再定址控制器
503‧‧‧內部網路控制器
503a‧‧‧桶狀移位器
504a、504b~504n‧‧‧平行處理器
505‧‧‧第一定址通道
506‧‧‧第二定址通道
508‧‧‧第二資料通道
第1圖為本發明一具體實施例之一地面廣播系統接收端之示意圖。
第1a圖為LDPC編碼雙邊圖之一示意圖。
第2圖為本發明之一具體實施例之一應用最小和演算法對一QC-LDPC檢查矩陣進行運算的較佳實施流程圖。
第3a圖為本發明之一具体實施例之一再定址方法示意圖。
第3b圖為本發明之一具體實施例之一再定址方法示意圖。
第3c圖為一再定址方法流程圖。
第4圖為本發明所揭露之一再定址除錯器之示意圖。
第5圖為本發明所揭露之另一再定址除錯器之示意圖。
102‧‧‧天線
103‧‧‧調諧器
104‧‧‧解調器
106‧‧‧向前偵錯解碼器
106a‧‧‧解交錯器
106b‧‧‧LDPC解碼器
106b1‧‧‧乘積比較器
106b2‧‧‧除錯器
108‧‧‧頁面處理器

Claims (18)

  1. 一再定址解碼器，應用於準循環低密度奇偶校驗碼之解碼，包含：一記憶體，儲存一準循環編碼矩陣，該準循環編碼矩陣包含複數子矩陣，各子矩陣具有一對應位址；一控制器，再定址各子矩陣為複數分割矩陣，並定義該等分割矩陣至一第一位址群或一第二位址群內；以及複數平行處理器，耦接於該控制器，對定義於該第一位址群之該等分割矩陣以及定義於該第二位址群之該等分割矩陣進行除錯演算，以產生一第一除錯結果以及一第二除錯結果，該等平行處理器之總數與定義於該第一位址群之該等分割矩陣之總數或定義於該第二位址群之該等分割矩陣之總數間為整數比例關係；其中該第一除錯結果以及該第二除錯結果中分別包含所對應之各分割矩陣之一x軸指標與一y軸指標。
  2. 如申請專利範圍第1項所述之再定址解碼器，其中該控制器係決定各子矩陣之至少一軸指標以對該等子矩陣進行再定址。
  3. 如申請專利範圍第1項所述之再定址解碼器，其中各子矩陣與各子矩陣所對應之該等分割矩陣間之比值為一第一比值，該等子矩陣之總數與該等平行處理器之總數間之比值為一第二比值，該第一比值與該第二比值間係整數比例關係。
  4. 如申請專利範圍第1項所述之再定址解碼器，其中該等平行處理器係以最小和演算法實施除錯演算，分別比較該 第一除錯結果以及該第二除錯結果中的最小值以完成除錯演算。
  5. 如申請專利範圍第1項所述之再定址解碼器，其中該子矩陣之總量為360個，且該等平行處理器之總量為180個，該等平行處理器以各分割矩陣對應之該等y軸指標進行除錯演算。
  6. 如申請專利範圍第1項所述之再定址解碼器，其中該子矩陣之總量為360個，且該等平行處理器之總量為120個，該等平行處理器以各分割矩陣對應之該等x軸指標以及該等y軸指標進行除錯演算。
  7. 如申請專利範圍第1項所述之再定址解碼器，其中該控制器更包含一再定址控制器以及一桶狀移位器，該再定址控制器產生該第一除錯結果以及該第二除錯結果，該桶狀移位器依據該第一除錯結果以及該第二除錯結果，藉由位址位移將各子矩陣轉換為單元矩陣。
  8. 如申請專利範圍第1項所述之再定址解碼器，其中該記憶體包含複數記憶體單元，各子矩陣儲存於該等記憶體單元之一中。
  9. 如申請專利範圍第1項所述之再定址解碼器，當各子矩陣為一M*M矩陣，對應該第一位址群之該等分割矩陣之總數與該等平行處理器之總數之比例為n時，各分割矩陣之長度為M/n，該控制器將該軸指標與該等分割矩陣之長度比較，當該軸指標小於M/n，該軸指標與對應該等分割矩陣之該等子矩陣之該等對應位址相同，將該軸指標定址於一第一分割矩陣中，當該軸指標大於M/n且小於2M/n 時，將該軸指標值定址於一第二分割矩陣中，並將x軸指標重設為x軸指標值減去(M/n)。
  10. 一種再定址解碼方法，應用於準循環低密度奇偶校驗碼之解碼，包含下列步驟：依據一分割矩陣總數，再定址各子矩陣為複數分割矩陣，並定義該等分割矩陣至一第一位址群或一第二位址群內；以及對定義於該第一位址群之該等分割矩陣以及定義於該第二位址群之該等分割矩陣進行除錯演算；其中除錯運算係以複數平行運算處理器實現，且各子矩陣與各子矩陣所對應之該等分割矩陣間之比值為一第一比值，該等子矩陣之總數與該等平行處理器之總數間之比值為一第二比值，該第一比值與該第二比值間係整數比例關係。
  11. 如申請專利範圍第10項所述之再定址解碼方法，其中再定址各子矩陣為複數分割矩陣之步驟中，更包含下列步驟：決定各子矩陣之至少一軸指標，並依據各軸指標對該等子矩陣進行再定址。
  12. 如申請專利範圍第11項所述之再定址解碼方法，更包含下列步驟：產生一第一除錯結果以及一第二除錯結果，其中該第一除錯結果以及該第二除錯結果中分別包含所對應之各分割矩陣之一x軸指標與一y軸指標。
  13. 如申請專利範圍第10項所述之再定址解碼方法，其中 該等平行處理器係以最小和演算法實施除錯演算，比較該第一除錯結果以及該第二除錯結果的最小值以完成除錯演算。
  14. 如申請專利範圍第10項所述之再定址解碼方法，其中該等子矩陣之總量為360個，且該等平行處理器之總量為180個，該等平行處理器以各分割矩陣對應之該等y軸指標進行除錯演算。
  15. 如申請專利範圍第10項所述之再定址解碼方法，其中該子矩陣之總量為360個，且該等平行處理器之總量為120個，該等平行處理器以各分割矩陣對應之該等x軸指標以及該等y軸指標進行除錯演算。
  16. 如申請專利範圍第10項所述之再定址解碼方法，更包含下列步驟：依據該第一除錯結果以及該第二除錯結果，藉由位址位移將各子矩陣轉換為單元矩陣。
  17. 如申請專利範圍第10項所述之再定址解碼方法，其中各子矩陣對應儲存於複數記憶體單元之一中。
  18. 如申請專利範圍第10項所述之再定址解碼方法，其中再定址各子矩陣為複數分割矩陣之步驟中，當各子矩陣為一M*M矩陣，且對應該第一位址群之該等分割矩陣之總數與該等平行處理器之總數之比例為n時，各分割矩陣之長度為M/n，該控制器將該軸指標與該等分割矩陣之長度M/n比較，當該軸指標小於M/n，該軸指標與對應該等分割矩陣之該等子矩陣之該等對應位址相同，將該軸指標定址於一第一分割矩陣中，當該軸指標大於M/n且小於2M/n 時，將該軸指標值定址於一第二分割矩陣中，並將x軸指標重設為x軸指標值減去(M/n)。
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