DE60111661T2

DE60111661T2 - Spreizcodegenerationsgerät und CDMA-Empfänger

Info

Publication number: DE60111661T2
Application number: DE2001611661
Authority: DE
Inventors: Yuzo Yokohama-shi Eto
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 2000-02-10
Filing date: 2001-02-06
Publication date: 2005-12-08
Anticipated expiration: 2021-02-07
Also published as: EP1133067A2; US6836505B2; DE60111661D1; EP1133067B1; US20010024467A1; JP2001223611A; EP1133067A3

Description

Hintergrund der Erfindung
Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Spreizcode-Erzeugungsvorrichtung und einen CDMA-Empfänger, die für eine Spreizspektrumkommunikation verwendet werden.
Beschreibung des verwandten Stands der Technik
Gemäß einem CDMA-(Code Division Multiple Access-)Kommunikationssystem ist es möglich, die Empfangsleistung durch Empfangen einer Mehrzahl ankommender Signale (Verzögerungssignale) mit unterschiedlichen Verzögerungen und Kombination dieser Empfangssignale zu erhöhen.
Ein CDMA-Empfänger weist eine Mehrzahl von Empfangsfingern auf, die unterschiedlichen Verzögerungssignalen entsprechen.
Jeder Empfangsfinger weist einen Spreizcode-(Entspreizcode-)Generator auf, der in der Lage ist, den Zeitpunkt der Spreizcode-(Entspreizcode)-Erzeugung gemäß dem Grad der Verzögerung des entsprechenden Verzögerungssignals zu steuern.
Die 1 der nicht geprüften japanischen Patentveröffentlichung Nr. HEI 11-74820 offenbart eine Konfiguration, die für jeden einer Mehrzahl von Empfangsfingern individuell einen Spreizcodegenerator bereitstellt.
Die Verwendung der Konfiguration, die für jeden einer Mehrzahl von Empfangsfingern individuell einen Spreizcodegenerator bereitstellt, erhöht die Menge der Hardware und erhöht ebenso die von einem LSI-Chip besetzte Fläche. Dieses führt ebenso zu einer Erhöhung des Energieverbrauchs des LSI.
Es ist ein Ziel der vorliegenden Erfindung, die Fläche, die von einem LSI-Chip besetzt wird, und den Energieverbrauch des LSI durch Vereinfachen der Schaltung zum Erzeugen eines Spreizcodes entsprechend eines jeden Verzögerungssignals zu verringern.
Das Dokument US 5,940,432 offenbart eine Spreizspektrumfunkkommunikationsvorrichtung, die eine Mehrzahl von Digitaldatendemodulatoren, die unabhängig voneinander die Wege eines Mehrwegefunksignals überprüfen, das von einer Kommunikationsvorrichtung übertragen wird, und PN-Codegeneratoren, von denen jeder einen ROM zum Speichern von PN-Codes enthält und die jeweils in den digitalen Datendemodulatoren bereitgestellt werden, enthält. Dieses Dokument offenbart ebenso, dass in einer Steuereinheit eine ROM-Adresse, die von einer Adressensignalspeicherschaltung gespeichert wird, überwacht wird, und dass ein PN-Adressenrelativwert erzeugt wird, und dass der PN-Adressenrelativwert zu einer Basisadresse, die von einem Adressenzähler erzeugt wird, in einem Adressensummierer addiert wird, und dass die addierte Adresse dem PN-Code-ROM zugeführt wird, um einen PN-Code zu erzeugen.
Zusammenfassung der Erfindung
Die Spreizcode-Erzeugungsvorrichtung der vorliegenden Erfindung speichert vorläufig eine Spreizcodezeichenkette, die von einem Spreizcodegenerator erzeugt wird, im Speicher (Shiftregister oder RAM). Sodann führt die Spreizcode-Erzeugungsvorrichtung, nach Vorsehen einer notwendigen Verzögerung, den im Speicher gespeicherten Spreizcode einem entsprechenden Korrelator zu. Somit kann die Anzahl der Spreizcodegeneratoren verringert werden, und es kann ebenso der Energieverbrauch der Schaltung verringert werden.
Gemäß einem Aspekt speichert die Spreizcode-Erzeugungsschaltung der vorliegenden Erfindung eine Spreizcodezeichenkette, die von einem Spreizcodegenerator erzeugt wird, in dem RAM. Sodann steuert die Spreizcode-Erzeugungsschaltung den Zeitpunkt der Zuführung von Leseadressen an den RAM basierend auf Synchronisationserlangungsinformationen, die von einer Sucheinrichtung ausgegeben werden. Dieses ermöglicht es, Spreizcodes mit Phasen zu erzeugen, die entsprechenden mehreren Wegen angepasst sind.
Die Erfindung liegt wie in den angehängten Ansprüchen definiert vor.
Kurze Beschreibung der Zeichnungen
Die obigen und weitere Ziele und Merkmale der Erfindung werden im Weiteren aus der folgenden Beschreibung in Zusammenhang mit den begleitenden Zeichnungen deutlich, worin ein Beispiel als Beispiel illustriert wird, und:
1 ein Blockdiagramm ist, das eine Gesamtkonfiguration einer CDMA-Empfangsvorrichtung zeigt;
2 ein Blockdiagramm ist, das eine Konfiguration des in 1 gezeigten Spreizcodegenerators zeigt,
3 eine Zeichnung ist, die eine Korrelation zwischen einem Verzögerungsprofil eines empfangenen CDMA-Signals und der Phase eines Spreizcodes erläutert;
4 ein Schaltplan ist, der eine speziellere Konfiguration der in 1 gezeigten Empfangsvorrichtung zeigt;
5 ein Blockdiagramm ist, das eine Konfiguration einer CDMA-Empfangsvorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
6 ein Blockdiagramm ist, das den Betriebsablauf der CDMA-Empfangsvorrichtung von 5 genauer erläutert; und
7 ein Flussdiagramm ist, das eine Hauptprozedur eines Spreizcode-Erzeugungsverfahrens zeigt.
Ausführliche Beschreibung der bevorzugten Ausführungsformen
1 ist ein Blockdiagramm, das eine Gesamtkonfiguration eines CDMA-Empfängers zeigt.
Eine Funkwelle, die über eine Mehrzahl von Wegen (mehrere Wege) angekommen ist, wird von einer Antenne 113 empfangen und durch einen RF-Verstärker 114 verstärkt. Sodann wird das analoge Ausgangssignal des RF-Verstärkers 114 durch einen A/D-Wandler 115 in ein digitales Signal gewandelt.
Das digitale Signal wird nach der A/D-Wandlung einer Suchvorrichtung 101 und einer Mehrzahl von Korrelatoren 104 bis 106 zugeführt. Die Korrelatoren 104 bis 106 entsprechen den jeweiligen mehreren Wegen.
Die Suchvorrichtung 101 erlangt für die einzelnen Wegkomponenten, die in dem empfangenen CDMA-Signal in einer Mehrwegeumgebung enthalten sind, Synchronisation.
Das heißt, dass die Suchvorrichtung 101 das gespreizte/modulierte Empfangssignal mit einem Spreizcode multipliziert, während sie die Zeitabstimmung unter Verwendung eines eingebauten Korrelators zur Synchronisationserlangung (nicht gezeigt) verschiebt (dieses wird „Suchen" genannt). Die Suchvorrichtung 101 wiederholt dann Suchvorgänge über eine vorbestimmte Suchdauer (diese wird „Suchwegbreite" genannt), um Korrelationswerte zu verschiedenen Zeitpunkten zu messen.
Sodann gibt die Suchvorrichtung 101 Synchronisationserlangungsinformationen aus, die Bezugs-Weginformationen (CR) und relative Weginformationen (RT1 bis RT3) einschließen, die basierend auf den Suchergebnissen erlangt werden.
Hierbei stellen die Bezugs-Weginformationen (CR) Bezugs-Zeitpunktinformationen dar, die erforderlich sind, um eine relative Positionsbeziehung innerhalb einer Mehrzahl von Wegen anzugeben. Des weiteren stellen die relativen Weginformationen (RT1 bis RT3) Verzögerungszeitinformationen relativ zu dem Bezugs-Zeitpunkt dar, der durch die Bezugs-Weginformationen angegeben wird.
Der obere Teil von 3 zeigt ein gegenseitiges Verhältnis zwischen einem Verzögerungsprofil des Empfangssignals, Bezugs-Informationen (CR) und relativen Weginformationen (RT1 bis RT3).
Die Korrelationshöchstwerte 301, 302 und 303 in 3 entsprechen dem ersten Weg, dem zweiten Weg bzw. dem dritten Weg.
Die Bezugs-Weginformationen (CR) geben den Bezugs-Zeitpunkt an, der notwendig ist, um relative Positionen der Korrelationshöchstwerte (Wege) 301 bis 303 anzugeben.
Des weiteren geben die relativen Weginformationen (RT1, RT2 und RT3) relative Zeitunterschiede (Verzögerungszeiten) zwischen dem Bezugs-Zeitpunkt, der durch die Bezugs-Weginformationen (CR) angegeben ist, und den Korrelationshöchstwerten 301, 302 bzw. 303 an.
Wie in dem unteren Teil von 3 gezeigt, ist es möglich, Spreizcodes, die mit den Wegen 301, 302 und 303 synchronisiert sind, unter Verwendung der Bezugs-Weginformationen (CR) und der relativen Weginformationen (RT1 bis RT3) anzugeben. In 3 stellen C6, C4 und C1 in der Spreizcodezeichenkette 310 die Spreizcodebits dar, die den Wegen 301, 302 bzw. 303 entsprechen. Das Bezugszeichen 311 in 3 bezeichnet eine Empfangssignalzeichenkette.
Auf der anderen Seite startet der Codegenerator 102, um unter Verwendung des Zeitpunkts als Bezug, zu dem von der Sucheinrichtung 101 Bezugs-Weginformationen (CR) ausgegeben werden, Spreizcodes (Entspreizcodes) zu erzeugen.
Der Typ (das Muster) usw. eines Spreizcodes, der zu erzeugen ist, wird durch ein Musterauswahlsignal (SEC), das von der Sucheinrichtung 101 gegeben wird, bestimmt.
2 zeigt ein Beispiel einer inneren Konfiguration eines Codegenerators 102.
Wie in der Figur gezeigt, weist der Codegenerator 102 Codeerzeugungsquellen 203 und 204, die Codes verschiedenen Typs (Musters) erzeugen, auf.
Die Auswahlschaltung 205 wählt, basierend auf dem von der Suchvorrichtung 101 gegebenen Auswahlsignal (SEC), einen der Spreizcodes aus und übergibt den Spreizcode an ein Shiftregister 108.
Die Speichereinheit 120 enthält ein Shiftregister 108. Dieses Shiftregister weist eine Konfiguration zum parallelen Ausgeben von Daten von verschiedenen Leitungen auf. In 1 werden sämtliche Spreizcode-Datenbits, die parallel von dem Shiftregister 108 ausgegeben werden, gemeinsam als SDO bezeichnet.
Die Auswahleinheit 112 weist drei Auswähler 109, 110 und 111 auf. Jeder Auswähler entspricht jedem Weg der mehreren Wege.
Sämtliche der Spreizcode-Datenbits (SDO), die parallel von dem Shiftregister 108 ausgegeben werden, werden den Auswählern 109 bis 111 eingegeben.
Des weiteren werden die bezüglich des ersten Wegs von der Sucheinrichtung 101 ausgegebenen Bezugs-Weginformationen (CR) und relativen Weginformationen (RT1) dem Auswähler 109 eingegeben.
Ebenso werden die von der Sucheinrichtung 101 bezüglich des zweiten Wegs ausgegebenen Bezugs-Weginformationen (CR) und relativen Weginformationen (RT2) dem Auswähler 110 eingegeben.
Ebenso werden die von der Suchvorrichtung 101 bezüglich des dritten Wegs ausgegebenen Bezugs-Weginformationen (CR) und relativen Weginformationen (RT3) dem Auswähler 111 eingegeben.
Die Auswähler 109 bis 111 wählen jeder basierend auf den von der Suchvorrichtung 101 gegebenen Bezugs-Weginformationen (CR) und relativen Weginformationen (RT1 bis RT3) ein Datenbit aus sämtlichen der Spreizcode-Datenbits (SDO) aus. Das ausgewählte Spreizcode-Datenbit ist das Datenbit, das entsprechend einem jeden Weg eine gewünschte Verzögerung aufweist. Die ausgewählten Datenbits werden den Korrelatoren (104 bis 106) übergeben.
Das heißt, dass das Shiftregister 108 und die Auswähler 109 bis 111 als Zeit-Anpassungsschaltung zum Anpassen der Zeitpunkte, zu denen die Spreizcodes, die von dem Codegenerator 102 erzeugt werden, an die Korrelatoren (104, 105 und 106) übergeben werden, fungieren.
Die Korrelatoren 104 bis 106 führen ein Entspreizen der Empfangsdaten unter Verwendung der übergebenen Spreizcodezeichenkette aus. Die entspreizten Signale werden an den Demodulator 107 gesendet. Der Demodulator 107 führt eine Demodulationsverarbeitung eines jeden Empfangssignals eines jeden Wegs aus und gibt das demodulier te Signal aus. Das demodulierte Signal eines jeden Wegs wird, wie es erforderlich ist, kombiniert (RAKE-Kombinieren).
Eine solche Konfiguration kann einen Spreizcode, der von einem Codegenerator erzeugt wird, entsprechend einem jeden Weg mit einer Zeitverzögerung versehen, und somit Spreizcodes mit verschiedenen Verzögerungen erzeugen.
Diese vereinfachte Konfiguration ist vorteilhaft, um die LSI-Chip-Fläche zu verringern, und es kann ebenso der Energieverbrauch der Schaltung verringert werden. Außerdem erleichtert die Verwendung lediglich einer allgemeingebräuchlichen Schaltung anstelle der Verwendung einer speziellen Schaltung die Implementierung dieser Schaltung.
Nun wird unter Verwendung von 4 ein spezielles Beispiel einer Schaltungskonfiguration der Spreizcode-Erzeugungsvorrichtung erläutert.
Die in 4 gezeigte Schaltung ist eine Schaltung, die durch weiteres Herauskristallisieren aus der in 1 gezeigten Schaltung erhalten wird. Um Komplikationen der Zeichnung zu vermeiden, zeigt 4 lediglich eine Konfiguration zum Erzeugen von Spreizcodes entsprechend zweier Wege.
Wie in 4 gezeigt, fungiert das Shiftregister 108 als eine Schaltung, um das Empfangssignal mit einer Verzögerung zu versehen. Das Shiftregister 108 besteht aus einer Mehrzahl von Flipflops 410 bis 416.
Von den Ausgangsenden (Leitungen) der Flipflops werden Datenbits (L1 bis L5) ausgegeben.
Ein mit einem Chip synchroner Takt (im Weiteren als „Chip-Takt" bezeichnet), welcher eine Minimaleinheit eines Spreizsignals darstellt, wird dem Anschluss 420 in 4 eingegeben. Das Shiftregister 108 arbeitet in Synchronisation mit dem Chip-Takt. Je mehr Flipflops, die das Shiftregister 108 bilden, der Spreizcode passiert, desto größer wird die Phasenverzögerung des Spreizcodes.
Da jedes der Datenbits (L1 bis L5), die parallel von dem Shiftregister 108 ausgegeben werden, die Anzahl der Flipflops, durch welche das Datenbit verlaufen ist, aufweist, die von einem Datenbit zu einem anderen variiert, unterscheidet sich der Verzögerungsgrad ebenso von einem Datenbit zu einem anderen.
Des weiteren weisen die Auswähler 109 und 110 ein jeder Decoder 405b und 405a zum Decodieren der eingehenden Bezugs-Weginformationen (CR) und relativen Weginformationen (RT1, RT2) auf.
Ebenso ist jeder der Auswähler 109 und 110 mit Gates (408a bis 408e, 409, 406a bis 406e und 407) ausgestattet, um aus den parallel von dem Shiftregister 108 ausgegebenen Datenbits die gewünschten Spreizcodes auszuwählen.
Die Decoder 405b und 405a, die zu den Auswählern 109 bzw. 110 gehören, stellen Decoder mit zwei Eingängen und fünf Ausgängen (2 : 5 Decoder) dar. Das heißt, dass die Decoder 405b und 405a ein Decodieren unter Verwendung der Bezugs-Weginformationen (CR) und der relativen Weginformationen (RT1 oder RT2) als Eingaben ausführen, und dass sie lediglich als Decodierergebnis ein Bit der fünf Ausgangsbits auf „1" setzen.
Dieses aktiviert lediglich eines der AND-Gates 406a bis 406e und 408a bis 408e und wählt das dem AND-Gate eingegebene Spreizcodebit aus.
In 4 wird lediglich das Ausgangsbit an der Unterseite des Decoders 405a auf „1" gesetzt. Somit wird Code 2 über das AND-Gate 406e und das ODER-Gate 407 ausgegeben.
Ebenso wird in 4 lediglich das Ausgangsbit an der Oberseite des Decoders 405b auf „1" gesetzt. Somit wird Code 1 über das AND-Gate 408a und das ODER-Gate 409 ausgegeben.
Diese Konfiguration ermöglicht, dass Spreizcodes automatisch und kontinuierlich erzeugt werden, wenn keine Änderungen in den Bezugs-Weginformationen (CR) und den relativen Weginformationen (RT1 bis RT3) auftreten.
Ausführungsform 1
5 ist ein Blockdiagramm, das eine Konfiguration einer Spreizcode-Erzeugungsvorrichtung dieser Ausführungsform zeigt.
Die Spreizcode-Erzeugungsvorrichtung dieser Ausführungsform speichert vorübergehend Spreizcodedaten im Speicher (RAM). Die Spreizcode-Erzeugungsvorrichtung steuert sodann den Zeitpunkt, zu dem Leseadressen dem Speicher (RAM) zugeführt werden, basierend auf Synchronisationserlangungsinformationen, die von einer Suchvorrichtung ausgegeben werden. Das heißt, dass die Spreizcode-Erzeugungsvorrichtung einen Spreizcode mit einer gewünschten Verzögerung durch Steuern der Lesezeit des RAM erzeugt.
Wie in 5 gezeigt, ist die Spreizcode-Erzeugungsvorrichtung 502 mit einem Codegenerator 501, RAM 504, einer Schreibzugriffschaltung 503 und einer Lesezugriffschaltung 505 ausgestattet.
Die Schreibzugriffschaltung 503 enthält einen Schreibadressenzähler 506 und einen Signalspeicher 507.
Des weiteren enthält die Lesezugriffschaltung 505 einen Leseadressenzähler 508, Verzögerungsschaltungen 509 bis 511, eine Intertace-Schaltung 512 und Signalspeicher 513 bis 515.
Es wird unter Verwendung von 6 der Betriebsablauf der Spreizcode-Erzeugungsvorrichtung in einer solchen Konfiguration erklärt. Die Schaltungskonfiguration von 6 ist der Schaltungskonfiguration von 5 äquivalent.
Wie in 6 gezeigt, zählt der Schreibadressenzähler 506 den Zähler in Synchronisation mit einem Chip-Takt CLK hoch (oder runter). Wenn die Schreibadresse einen vorbestimmten Adressenbereich überschreitet, kehrt die Zählung zu der anfänglichen Adresse zurück.
Hierbei ist der vorbestimmte Adressenbereich der Adressenbereich, der der in 3 gezeigten Wegsuchbreite entspricht.
In 6 wird angenommen, dass der Schreibadressenzähler 506 nacheinander die Adressen ➀, ➁ und ➂ erzeugt.
Die Codeerzeugungsschaltung 501 erzeugt einen Spreizcode in Synchronisation mit dem Chip-Takt CLK relativ zu den Bezugs-Weginformationen (CR).
Nun nehme man an, dass die Codes „A", „B" und „C" von der Codeerzeugungsschaltung 501 erzeugt werden.
Die Codes „A", „B" und „C" werden jeder an Adressen ➀, ➁ bzw. ➂ des RAM 504 über den Signalspeicher 507 gespeichert.
Auf der anderen Seite zählt der Leseadressenzähler 508 ebenso den Zähler in Synchronisation mit dem Chip-Takt CLK wie in dem Fall des Schreibadressenzählers 506 hoch (oder runter). Wenn die Leseadresse einem vorbestimmten Adressenbereich überschreitet, kehrt die Zählung zu der anfänglichen Adresse zurück.
In 6 wird angenommen, dass der Leseadressenzähler 508 nacheinander die Adressen ➀, ➁ und ➂ erzeugt.
Die erzeugten Leseadressen (➀, ➁ und ➂) werden parallel den Verzögerungsschaltungen 509, 510 und 511 eingegeben.
Die Verzögerungsschaltungen 509, 510 und 511 verzögern, basierend auf Bezugs-Weginformationen (CR) und relativen Weginformationen (RT1, RT2 und RT3), die von der Suchvorrichtung 101 ausgegeben werden, den Zeitpunkt der Ausgabe der Leseadressen um eine erforderliche Zeit. Das heißt, dass die Verzögerungsschaltungen 509, 510 und 511 die Ausgabezeitpunkte der Leseadressen gemäß jedem Weg durch Versehen der Leseadressen mit notwendigen Verzögerungen anpassen können.
Das Steuern der Ausgabezeitpunkte der Leseadressen bewirkt indirekt, dass die Zeitpunkte, zu denen Spreizcodes von dem RAM 504 ausgegeben werden, gesteuert werden. Als ein Ergebnis können die Spreizcodeerzeugungszeitpunkte gemäß den relativen Positionen eines jeden Wegs angepasst werden.
Das heißt, dass der RAM 504 und die Lesezugriff-Steuerschaltung (508, 509, 510 und 511) als eine Zeitpunktanpassungsschaltung zum Anpassen der Zeitpunkte fungieren, zu welchen Spreizcodes, die durch die Codeerzeugungsschaltung 501 erzeugt werden, den Korrelatoren 104, 105 und 106 zugeführt werden.
Die Intertace-Schaltung 512 wählt eine der Adresssignale, die parallel von den Verzögerungsschaltungen 509, 510 und 511 ausgegeben werden, aus und führt das Adressensignal dem RAM 504 zu. Des weiteren führt die Intertace-Schaltung 512 ein Steuersignal LTC, welches den Zeitpunkt angibt, zu dem das Adressensignal dem RAM zugeführt wird, den Signalspeichern 513, 514 und 515 zu.
Die Signalspeicher 513, 514 und 515 fangen zu dem Zeitpunkt, zu dem das Steuersignal LTC eingegeben wird, Spreizcodes, die von dem RAM 504 ausgegeben werden, auf.
Die in den Signalspeichern 513, 514 bzw. 515 aufgefangenen Spreizcodes werden den Korrelatoren 104, 105 bzw. 106 zugeführt.
Hierbei sind in der Erläuterung in 6 die Schreibadressen und die Leseadressen dieselben, jedoch ist die vorliegende Erfindung nicht darauf eingeschränkt. Es kann ebenso ein Unterschied zwischen den Schreibadressen und den Leseadressen wirksam bereitgestellt werden.
Des weiteren wird in der obigen Erläuterung ein Chip-Takt als Arbeitstakt einer jeden Schaltung verwendet, jedoch ist die vorliegende Erfindung nicht darauf eingeschränkt. Wenn z. B. als ein A/D-Wandler 115 in 1 ein Oversampling-A/D-Wandler verwendet wird, kann ebenso ein Oversampling-Takt als Arbeitstakt einer jeden Schaltung in 6 gesetzt werden.
Wie oben erklärt, ermöglicht die Verwendung der Spreizcode-Erzeugungsvorrichtung der vorliegenden Erfindung, wirksam mit einer einfachen Konfiguration Spreizcodes mit Verzögerungen gemäß den Wegen zu erzeugen. Mit einer vereinfachten Schaltungskonfiguration ist es möglich, die Größe des LSI-Chips sowie den Energieverbrauch zu verringern.
Ein CDMA-Empfänger, der mit der Spreizcode-Erzeugungsvorrichtung der vorliegenden Erfindung ausgestattet ist, weist hervorragende Eigenschaften, wie Kompaktheit und einen niedrigen Energieverbrauch, auf.
Des weiteren geht im Allgemeinen bei der Synchronisationserlangung mit dem CDMA-Empfänger das Ändern eines zu verfolgenden Weges mit einer großen Belastung der Softwareverarbeitung, wie mit dem Rücksetzen des Codegenerators und der Berechnung der Codephasen, einher. Die vorliegende Erfindung führt die meisten derartiger aufwändiger Verarbeitungen mit Hilfe von Hardware durch, und weist somit einen Vorteil dahingehend auf, dass sie die Softwarelast verringert.
7 zeigt die Hauptprozedur des Verfahrens des Erzeugens von Spreizcodes.
Das heißt, dass eine, von einem Spreizcodegenerator erzeugte, Spreizcodezeichenkette im Speicher (Shiftregister oder RAM) gespeichert wird (Schritt 600).
Sodann wird gemäß einem Verfahren, basierend auf den Synchronisationserlangungsinformationen, die von der Suchvorrichtung ausgegeben werden, einer von Spreizcodes mit verschiedenen Verzögerungen, die parallel von dem Speicher ausgegeben werden, ausgewählt. Gemäß der Ausführungsform 1 wird der Zeitpunkt, zu dem eine Leseadresse dem Speicher zugeführt wird, basierend auf den Synchronisationserlangungsinformationen, die von der Suchvorrichtung ausgegeben werden, gesteuert. Dieses ermöglicht es, Spreizcodes mit Phasen zu erzeugen, die den entsprechenden mehreren Wegen angepasst sind (Schritt 601).
Sodann werden die erzeugten Spreizcodes ihren jeweiligen Korrelatoren zugeführt (Schritt 602).
Gemäß dem Spreizcode-Erzeugungsverfahren der vorliegenden Erfindung werden die Phasen der Spreizcodes durch Steuern der Zeitpunkte des Datenerhaltens und des Speicherzugriffs gesteuert. Eine solche Steuerung kann unter Verwendung allgemein gebräuchlicher Schaltungen einfach implementiert werden.
Die vorliegende Erfindung ist nicht auf die oben beschriebene Ausführungsform beschränkt, und es sind verschiedene Variationen und Abänderungen möglich, ohne den Bereich der vorliegenden Erfindung zu verlassen.

Claims

Spreizcode-Erzeugungsvorrichtung, die umfasst: eine Sucheinrichtung (101), die so eingerichtet ist, dass sie Synchronisation eines CDMA-Signals erlangt, das über mehrere Wege empfangen wird, und Synchronisationserlangungsinformationen ausgibt, die Bezugs-Zeitsteuerinformationen, die erforderlich sind, um eine relative Positionsbeziehung zwischen Wegen anzugeben, und Verzögerungszeitinformationen über Verzögerungen relativ zu der Bezugs-Zeitsteuerung einschließen; und eine Vielzahl von Korrelatoren (104, 105, 106), die so eingerichtet sind, dass sie das CDMA-Signal zu Zeitpunkten entspreizen, die den jeweiligen Wegen der mehreren Wege entsprechen; einen Spreizcode-Generator (102); gekennzeichnet durch: einen RAM (504) zum Speichern von Spreizcodes, die von dem Spreizcode-Generator erzeugt werden; eine Schreibzugriff-Steuerschaltung (506), die kontinuierlich Schreibadressen für den RAM synchron zu einem vorgegebenen Arbeitstakt und Schreibdaten, die einem Chip von Spreizcodes entsprechen, der jeweils von dem Spreizcode-Generator ausgegeben wird, an verschiedenen Adressen des RAM erzeugt; und eine Lesezugriff-Steuerschaltung (508, 509, 510, 511), die kontinuierlich Leseadressen für den RAM synchron zu einem vorgegebenen Arbeitstakt erzeugt und den Zeitpunkt, zu dem die erzeugten Adressen dem RAM zugeführt werden, ent sprechend den Synchronisationserlangungsinformationen steuert, die von der Sucheinrichtung ausgegeben werden, und die so abgerufenen Spreizcodes der Vielzahl von Korrelatoren zuführt.
CDMA-Empfänger, der die Spreizcode-Erzeugungsvorrichtung nach Anspruch 1 enthält.
Spreizcode-Erzeugungsverfahren zum Erzeugen von Spreizcodes, deren Phasen so eingestellt werden, dass sie jeweiligen Wegen von mehreren Wegen entsprechen, das die folgenden Schritte umfasst: Erlangen von Synchronisation eines CDMA-Signals, das über mehrere Wege empfangen wird, und Ausgeben von Synchronisationserlangungsinformationen, die Bezugszeitinformationen, die erforderlich sind, um eine relative Positionsbeziehung zwischen Wegen anzugeben, und Verzögerungszeitinformationen über Verzögerungen relativ zu der Bezugszeit einschließen; und Entspreizen der CDMA-Signale zu Zeitpunkten, die den jeweiligen Wegen der mehreren Wege entsprechen; Erzeugen von Spreizcodes; gekennzeichnet durch: kontinuierliches Erzeugen von Schreibadressen für den RAM synchron zu einem vorgegebenen Arbeitstakt und Schreibdaten, die einem Chip von Schreibcodes entsprechen, der jeweils von dem Spreizcode-Generator ausgegeben wird, an verschiedenen Adressen des RAM; und kontinuierliches Erzeugen von Leseadressen für den RAM synchron zu einem vorgegebenen Arbeitstakt und Steuern des Zeitpunktes, zu dem die erzeugten Adressen dem RAM zugeführt werden, entsprechend den Synchronisationserlangungsinformationen, die von der Sucheinrichtung ausgegeben werden, und Zuführen der so abgerufenen Spreizcodes zu der Vielzahl von Korrelatoren.