DE60110514T2

DE60110514T2 - Jtag Testanordnung

Info

Publication number: DE60110514T2
Application number: DE60110514T
Authority: DE
Inventors: Mikko Simonen; Ilkka Reis
Original assignee: Patria Advanced Solutions Oy
Current assignee: Jtag Technologies Bv Eindhoven Nl
Priority date: 2000-09-14
Filing date: 2001-09-10
Publication date: 2006-01-19
Anticipated expiration: 2021-09-11
Also published as: PT1189070E; US20020049558A1; FI110724B; FI20002029A0; EP1189070B1; FI20002029A; ATE294961T1; US6807644B2; ES2239069T3; DK1189070T3; DE60110514D1; EP1189070A3; EP1189070A2

Description

HINTERGRUND DER ERFINDUNG
Die Erfindung betrifft ein JTAG-Testen und insbesondere eine Erweiterung des Bereichs, in dem das JTAG-Testen angewandt werden kann.
Der allgemein verwendete Standard IEEE 1149.1, der gemäß dem Konsortium, das diesen Standard vorbereitet hat, ebenso als JTAG (Joint Test Action Group) bekannt ist, ist zum Testen verschiedener Platinen und der damit verbundenen Komponenten sowie integrierter Schaltungen geschaffen worden. JTAG ist ein Boundary-Scan-Verfahren, bei dem ein Eingangssignal auf einen Boundary-Pin der Platine gegeben und ein Ausgangssignal an einem anderen Boundary-Pin abgenommen wird. JTAG basiert auf der Idee, eine vorbestimmte Datensequenz der Reihe nach durch IC-Komponenten einer Platine oder eines Teil von dieser zu übertragen und die Ausgangsdaten abzutasten. Da die Topologie und die logischen Funktionen der Komponenten der zu testenden Platine im Voraus bekannt sind, kann ebenso eine geschätzte Ausgabe bestimmt werden. Um die Ausgangsdaten eines Prüflings DUT mit der geschätzten Ausgabe zu vergleichen, kann eine Testeinrichtung verwendet werden, wobei der Prüfling DUT fehlerfrei bzw. korrekt arbeitet, wenn die Daten untereinander übereinstimmen. Wenn die Ausgangsdaten demgegenüber nicht mit der geschätzten Ausgabe übereinstimmen, kann die zu testende Schaltung unterbrochen, ein Signal von Außen damit verbunden oder eine Komponente in der Schaltung fehlerhaft sein. Hierbei kann der Fehler üblicherweise bestimmt werden, indem verschiedene Testdatensequenzen durch den Prüfling geschickt werden, und indem die erzielte Ausgabe unter Verwendung einer in der Testeinrichtung beinhalteten Software analysiert wird.
Der JTAG-Standard legt für sowohl die einen JTAG-Controller aufweisende Testeinrichtung als auch den Prüfling DUT eine identische Schnittstelle TAP (Testzugangsanschluss) fest, und zwar mit einer festen synchronen Leitung zwischen ihnen, die wenigstens fünf Leiter für fünf Standardsignale aufweist: ein Test-Takt-Signal TCK, ein Test-Modus-Wahl-Signal TMS, eine Test-Daten-Eingabe TDI, eine Test-Daten-Ausgabe TDO und ein Masse-Referenz-Signal GND. Ferner kann die Leitung gemäß dem JTAG-Standard dazu genutzt werden, optional ebenso ein Test-Rücksetzungs-Signal TRST zu übertragen. Der Prüfling DUT und die Testeinrichtung werden derart nahe beieinander angeordnet, dass sie mit einem Kabel verbunden werden können, das die wenigstens fünf Leiter aufweist und eine synchrone Leitung bildet, woraufhin das Testen der Vorrichtung gestartet werden kann.
Ein Problem der obigen Anordnung ist das Testen von derartigen Vorrichtungen, bezüglich derer es schwer oder unmöglich ist, eine Testeinrichtung mit einer festen Verbindung anzuordnen. Dies ist beispielsweise in der Raumfahrtechnik von Bedeutung, wo es besonders wichtig ist, dass Platinen leicht getestet und Fehler analysiert werden können. Fehler, die beispielsweise in einem in die Erdumlaufbahn geschossenen Nachrichtensatelliten auftreten, müssen so schnell wie möglich analysiert werden. Die Satelliten und weitere mit der Raumfahrtechnik verbundene Vorrichtungen werden üblicherweise so einfach und leicht wie möglich gehalten, weshalb eine feste Installation der Testeinrichtung an den Vorrichtungen nicht erwünscht ist. Folglich besteht ein Bedarf daran, die Platinen mit der Testeinrichtung unter Verwendung einer Fernsteuerung zu testen, und zwar ohne eine feste Verbindung mit dem Prüfling.
Ein hierbei auftretendes Problem ist dann die synchrone Leitung, die in Übereinstimmung mit dem JTAG-Standard zwischen dem JTAG-Controller der Testeinrichtung und den Testzugangsanschlüssen TAP des Prüflings DUT festgelegt ist. Sind die Testeinrichtung und der Prüfling DUT weit voneinander entfernt angeordnet, kann Information zwischen diesen zwei üblicherweise einzig unter Verwendung einer asynchronen und oftmals drahtlosen Verbindung übertragen werden. Folglich ist die Verwendung der Testeinrichtung gemäß dem JTAG-Standard zum Testen von Platinen unter Verwendung einer Fernsteuerung nicht möglich.
KURZE BESCHREIBUNG DER ERFINDUNG
Es ist eine Aufgabe der Erfindung, ein System und eine Vorrichtung vorzusehen, mit denen die obigen Probleme gelöst werden können. Die Aufgaben der Erfindung werden mit dem System und der Vorrichtung gelöst, die durch das in den unabhängigen Ansprüchen Offenbarte gekennzeichnet sind.
Die bevorzugten Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen offenbart.
Die Erfindung basiert darauf, eine feste synchrone Leitung, welche das Testen gemäß dem JTAG-Standard einschränkt, zu vermeiden, indem sowohl in einer Testeinrichtung als auch einem Prüfling DUT ein Transceiver eingesetzt wird. Die Transceiver ordnen die von einem Testzugangsanschluss TAP kommenden, über einen asynchronen Übertragungsweg zu übertragenden Signale derart an, dass die empfangenen Signale wiederum in einer von dem Testzugangsanschluss TAP geforderten Weise synchronisiert werden können.
Das erfindungsgemäße System weist signifikante Vorteile auf. Die Anordnung der Erfindung ermöglicht es, JTAG-Testen ebenso in einem ferngesteuerten Betriebsmodus ohne synchrone Datenübertragungsverbindung zwischen der Testeinrichtung und dem Prüfling durchzuführen. Vorhandene JTAG-Controller gemäß dem Standard IEEE 1149.1 und deren Software können zum Testen verwendet werden. Ein weiterer Vorteil der Erfindung besteht darin, dass der Aufbau der eine asynchrone Verbindung ermöglichenden Transceiver derart realisiert werden kann, dass er einfach und wirtschaftlich ist, und dass die Möglichkeiten, gemäß JTAG zu testen, folglich wesentlich verbessert werden können. Ein noch weiterer Vorteil einer bevorzugten Ausführungsform der Erfindung besteht darin, dass eine interne Verzögerungsanordnung in den Transceivern eingesetzt werden kann, um die Testeinrichtung auf verschiedene asynchrone Verbindungen anzuwenden, die verschiedene Verzögerungen aufweisen können, wobei hierbei ebenso unter Verwendung von Verbindungen getestet werden kann, die in Bezug auf ein Taktsignal langsam sind.
KURZE BESCHREIBUNG DER ZEICHNUNG
Die vorliegende Erfindung wird nachstehend unter Bezugnahme auf die beiliegende Zeichnung näher erläutert, in der
1 eine Anordnung zum JTAG-Testen gemäß dem Stand der Technik zeigt,
2 eine Anordnung der Erfindung zur Verwendung eines asynchronen Übertragungsweges beim JTAG-Testen zeigt,
3 den Aufbau eines Uplink-Transceivers gemäß einer bevorzugten Ausführungsform der Erfindung zeigt,
4 gemäß einer bevorzugten Ausführungsform der Erfindung das Sampling eines Testsignals in Synchronisation mit einem Taktsignal zeigt,
5 den Aufbau eines Downlink-Transceivers gemäß einer bevorzugten Ausführungsform der Erfindung zeigt,
6 das Prinzip einer virtuellen Boundary-Scan-Zell-Kette zeigt, und
7 die Implementierung der virtuellen Boundary-Scan-Zell-Kette gemäß einer bevorzugten Ausführungsform zeigt.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
1 zeigt eine Anordnung gemäß dem Stand der Technik zum Testen eines Prüflings DUT unter Verwendung einer einen JTAG-Controller aufweisenden Testeinrichtung. Sowohl der JTAG-Controller C als auch der Prüfling DUT weisen einen Testzugangsanschluss TAP gemäß der JTAG-Bestimmung auf, über den der JTAG-Controller und der Prüfling DUT unter Verwendung eines eine synchrone Verbindung bietenden Kabels Cb verbunden sind. Das Kabel Cb ermöglicht es, wenigstens drei Signale, ein Test-Takt-Signal TCK, ein Test-Modus-Wahl-Signal TMS und eine Test-Daten-Eingabe TDI, von dem JTAG-Controller zu dem Prüfling DUT zu übertragen. Ferner wird eine Test-Daten-Ausgabe TDO von dem Prüfling DUT zu dem JTAG-Controller und von dort aus weiter zur Analyse zu der Testsoftware der Testeinrichtung übertragen. Zusätzlich zu diesen sollte die Leitung ebenso einen Masse-Referenz-Leiter GND aufweisen, wobei es möglich ist, die Leitung zu verwenden, um ebenso ein Test-Rücksetzungs-Signal TRST zu übertragen. Zusätzlich zu einem Testen kann die Anordnung gemäß dem JTAG-Stan dard ebenso zur Analyse von Fehlern bzw. Defekten oder zum Programmieren einer äußeren Vorrichtung verwendet werden.
Sowohl der JTAG-Controller als auch der Prüfling weisen Boundary-Scan-Zellen BSC auf, die üblicherweise aus Schieberegistern gebildet sind, wobei die BSCs in Übereinstimmung mit der Steuerung eines Befehlsregisters IR verkettet werden. Ein Boundary-Scan-Register, das Testdaten zwischen verschiedenen BSC-Zellen überträgt, steuert den Arbeitsvorgang der Boundary-Scan-Zellen BSC. Ein TAP-Controller, der eine Zustandsmaschine mit 16 verschiedenen Operationszuständen ist, steuert das Boundary-Scan-Register. Die Zustände des TAP-Controllers werden wiederum unter Verwendung eines ankommenden Test-Takt-Signals TCK und eines Test-Modus-Wahl-Signals TMS gesteuert. Zusätzlich weist der JTAG-Controller ein Bypassregister BPR und mögliche weitere Datenregister auf. Mittels des Bypassregisters BPR kann die Test-Daten-Eingabe TDI, wenn es erforderlich ist, unverzüglich durch den Prüfling DUT übertragen werden, indem das Boundary-Scan-Register passiert wird. Die Test-Daten-Eingabe (TDI)-Sequenz, die durch die Boundary-Scan-Zellen BSC verschoben wurde, wird mit der Test-Daten-Ausgabe TDO synchronisiert. werden verschiedene zu testende Schaltungen gleichzeitig getestet, sollten die Schaltungen ebenso JTAG-Controller aufweisen, um die Datenübertragung zwischen den Schaltungen synchronisieren zu können. Die Testeinrichtung weist üblicherweise eine äußere Steuervorrichtung wie beispielsweise einen PC auf, durch den der JTAG-Controller üblicherweise gesteuert werden kann. Das Verhalten des JTAG-Controllers und der Boundary-Scan-Funktion des DUT können durch die Verwendung einer Boundary-Scan-Beschreibungssprache BSDL beschrieben werden. Diese Information kann verwendet werden, um verschiedene Testsituationen zu beschreiben und zu bestimmen. Eine BSDL-Beschreibung für jede zu testende Schaltung und deren Komponenten wird ebenso in dem Speicher eines Computers gespeichert.
Eine feste synchrone Leitung, welche das Testen gemäß dem JTAG-Standard einschränkt, kann in Übereinstimmung mit der Erfindung derart vermieden werden, dass sowohl die Testeinrichtung als auch der Prüfling DUT Transceiver einsetzen, welche die von dem Testzugangsanschluss TAP kommenden, über den asynchronen Übertragungsweg zu übertragenden Signale derart anordnen, dass die empfangenen Signale wiederum in der von dem TAP geforderten Weise synchronisiert werden können.
Dies ist in 2 veranschaulicht. Die Transceiver TR1 und TR2, welche die zu einem asynchronen Übertragungsweg ATP zu übertragenden Signale anordnen und die empfangenen Signale in einer TAP-bestimmungsgemäßen Weise synchronisieren, sind an der Seite des Übertragungswegs von den Testzugangsanschlüssen TAP des Prüflings DUT und der den JTAG-Controller C aufweisenden Testeinrichtung TS verbunden. Der mit dem JTAG-Controller in der Testeinrichtung verbundene Uplink-Transceiver TR1 sendet ein Test-Modus-Wahl-Signal TMS und eine Test-Daten-Eingabe TDI auf den Übertragungsweg und synchronisiert die von dem Prüfling DUT ankommende Test-Daten-Ausgabe TDO, um gemäß der Anforderung des Testzugangsanschlusses TAP mit der Test-Daten-Eingabe TDI synchronisiert zu sein. Das Test-Takt-Signal TCK wird vorzugsweise nicht über einen asynchronen Weg übertragen, sondern stattdessen von dem Downlink-Transceiver TR2 erzeugt, welcher das Test-Modus-Wahl-Signal TMS und die Test-Daten-Eingabe TDI empfängt und auf diesen basierend gemäß nachstehender Beschreibung das Test-Takt-Signal TCK erzeugt. Der Transceiver TR2 synchronisiert ebenso die Test-Daten-Ausgabe TDO und ordnet diese derart an, dass sie über den asynchronen Über tragungsweg ATP zu dem Transceiver TR1 gesendet werden kann.
Der asynchrone Übertragungsweg kann als solcher drahtlos oder verdrahtet sein. Wesentlich ist dabei, die über den Übertragungsweg zu übertragenen Signale gemäß der TAP-Bestimmung bzw. -Definition anzuordnen, so dass der zu verwendende Übertragungsweg für sowohl den JTAG-Controller als auch den Prüfling DUT transparent ist. Das auf dem Übertragungsweg zu verwendende Datenübertragungsprotokoll ist in Bezug auf die Implementierung der Erfindung auch nicht wesentlich, da ein Anordnen der bei einem JTAG-Testen zu verwendenden Signale entsprechend einem beliebigen, bekannten Datenübertragungsprotokoll für den Fachmann offensichtlich ist.
Nachstehend wird unter Bezugnahme auf 3 eine mögliche Implementierung eines Uplink-Transceivers 300 gemäß der Erfindung beschrieben. Ein Test-Takt-Signal TCK, ein Test-Modus-Wahl-Signal TMS und eine Test-Daten-Eingabe TDI, die an eine Packeinheit 302 gesendet werden, werden dem Transceiver 300 von dem Testzugangsanschluss TAP des JTAG-Controllers zugeführt. Die Packeinheit 302 hat die Aufgabe, das Test-Modus-Wahl-Signal TMS und die Test-Daten-Eingabe TDI in Synchronisation mit dem Test-Takt-Signal TCK in Pakete zu packen, die ferner, wenn es erforderlich ist, in einem Codierer 304 entsprechend eines höheren, auf dem Übertragungsweg zu verwendenden Datenübertragungsprotokolls (ATP Protokoll) angeordnet werden können. Die zu sendenden Daten werden ferner an einen Sender 306 gegeben, welcher die Daten auf den Übertragungsweg gibt.
Entsprechend wird das von dem Übertragungsweg kommende Test-Daten-Signal in einem Empfänger 308 empfangen, und anschließend werden die empfangenen Signal in einem Dekodierer 310 dekodiert, wobei die eigentliche Test-Daten-Ausgabe TDO von dem auf dem Übertragungsweg verwendeten höheren Datenübertragungsprotokoll unterschieden werden kann. Folglich wird immer ein Übertragungsweg-spezifischer Transceiver als der eigentliche Transceiverteil (306, 308) verwendet. Der Transceiver ist von der physikalischen Implementierung des Übertragungswegs und überlicherweise ebenso von der Protokollimplementierung des Übertragungsweges abhängig, und als grundsätzliche Implementierung der Erfindung kann der Transceiver unter Verwendung eines universellen synchronen/asynchronen Empfängers/Senders USART beschrieben werden. Die Funkfrequenz-Teile des Transceiverteils müssen beispielsweise in Verbindung mit einer drahtlosen Datenübertragung in Übereinstimmung mit dem zu verwendenden Datenübertragungsprotokoll angeordnet werden. Ferner kann vorzugsweise ein zusätzliches Kommunikationsprotokoll, das es ermöglicht, die herkömmliche Datensignalübertragung zwischen dem Sender und dem Empfänger zum JTAG-Testen und wieder zurück zu wechseln, in dem zu verwendenden Übertragungsprotokoll implementiert werden, wodurch die Datenübertragung vorzugsweise immer auf einen der beiden Zwecke beschränkt ist.
Die Test-Daten-Ausgabe TDO wird in eine Verzögerungsschaltung 312 eingegeben, welche die Test-Daten-Ausgabe TDO mit einer derart erforderlichen synchronen Verzögerung versieht, dass das in den Testzugangsanschluss TAP einzugebene Test-Daten-Ausgabe (TDO)-Signal mit der Test-Daten-Eingabe TDI in Übereinstimmung mit der Zugriffsan-Schlussbestimmung synchronisiert ist. Die Verzögerungsschaltung 312 wird unter Verwendung des Test-Takt-Signals TCK und einer Boundary-Scan-Zustandsmaschine 314 gesteuert. Die Boundary-Scan-Zustandsmaschine 314, deren Verhalten ebenso durch die Boundary-Scan-Beschreibungssprache BSDL beschrieben werden kann, ist vorzugsweise we nigstens teilweise mit dem JTAG-Controller kompatibel, was es ermöglicht, die Zustandsmaschine mit dem JTAG-Controller als Teil der zu steuernden Boundary-Scan-Zell (BSC)-Kette zu verbinden. Die Dauer der anzuwendenden Verzögerung hängt von der zu testenden Schaltung und von der auf dem Übertragungsweg aufgetretenen Verzögerung ab. Was die Boundary-Scan-Beschreibungssprache BSDL betrifft, so sollten sowohl die Verzögerungsschaltung 312 als auch die Zustandsmaschine 314 logisch einen Teil des Prüflings DUT bilden, obgleich sie in dem mit dem JTAG-Controller verbundenen Uplink-Transceiver lokalisiert ist (durch eine gestrichelte Linie angezeigt). Dies liegt daran, dass die in der Test-Daten-Ausgabe TDO gebildete Verzögerung beim herkömmlichen Testen gemäß dem JTAG-Standard unter Verwendung der Boundary-Scan-Zell (BSC)-Kette des Prüflings DUT erzeugt wird, wobei der TAP-Controller die Bildung der Verzögerung steuert.
Der Aufbau des Uplink-Transceivers kann folglich leicht implementiert werden, und zwar entweder als Transceiver, der in eine bereits vorhandene Testeinrichtung integriert ist, oder als eine separate Vorrichtung, die zwischen dem JTAG-Controller der Testeinrichtung und dem Übertragungsweg verbunden ist. Was die Implementierung des Uplink-Transceivers betrifft, so sind Größe, Kosten oder Komplexität des Aufbaus im Allgemeinen ein nicht so wesentliches Kriterium wie bei dem Downlink-Transceiver.
In Übereinstimmung mit einer bevorzugten Ausführungsform wird das Test-Takt-Signal nicht an den Prüfling DUT gesendet, sondern stattdessen auf der Grundlage des Test-Modus-Wahl-Signals TMS und der Test-Daten-Eingabe TDI erzeugt, die in dem Downlink-Transceiver empfangen werden. Das Signal wird auf einem asynchronen Übertragungsweg generell verzögert, weshalb das exakte Timing zwischen dem JTAG-Controller und dem erzeugten Taktsignal normaler weise verloren geht, wobei die bitspezifische Synchronisation des zu übertragenden TMS- und TDI-Signals in Bezug auf das Taktsignals jedoch erhalten bleibt.
Dies wird in dem in der 4 gezeigten Diagramm veranschaulicht, in dem das Sampling des Test-Modus-Wahl-Signals TMS und der Test-Daten-Eingabe TDI in Synchronisation mit dem Test-Takt-Signal TCK dargestellt wird. Das TMS- und das TDI-Signal müssen derart gepackt werden, dass sich die Sample während der Übertragung in Bezug auf die Zeit nicht verschieben. Das Sampling erfolgt in Übereinstimmung mit 4 immer an der ansteigenden Flanke des Taktsignals, wodurch eine Taktsignalsequenz durch einer Zwei-Bit-Darstellung (400 bis 406), welche die Werte des TMS- und des TDI-Signals an der ansteigenden Flanke des Taktsignals aufweist, dargestellt wird. Diese Zwei-Bit-Felder können ferner, beispielsweise bezüglich einer Sequenz mit vier Taktsignalen, zu Bytes (408) mit acht Bit verbunden werden, wobei die Daten problemlos angeordnet werden können, um beispielsweise in Übereinstimmung mit der RS-232-Bestimmung über einen universellen synchronen/asynchronen Empfänger/Sender USART übertragen zu werden.
5 zeigt eine mögliche Implementierung eines Downlink-Transceivers 500 gemäß der Erfindung. Der Downlink-Transceivers 500 hat die Aufgabe, das TMS- und das TDI-Signal aus den empfangenen TMS-TDI-Paketen zu generieren, um ein internes Taktsignal in Synchronisation mit dem empfangenen TMS- und TDI-Signal zu generieren, und die von der Ausgang der Boundary-Scan-Zell-Kette des Prüflings erhaltene Test-Daten-Ausgabe TDO auf den Übertragungsweg zu geben. Die von dem Übertragungsweg kommenden TMS-TDI-Pakete werden von einem Empfänger 502 empfangen, und anschließend werden die empfangenen Signale in einem Dekodierer 504 dekodiert, und anschließend können die aus dem Test-Modus-Wahl-Signal TMS und der Test-Daten-Eingabe TDI gebildeten Pakete von dem höheren, auf dem Übertragungsweg verwendeten Datenübertragungsprotokoll (ATP Protokoll) unterschieden werden. Die TMS-TDI-Pakete werden zum Synchronisieren eines lokalen Oszillators 506 verwendet, der dazu verwendet wird, ein internes Test-Takt-Signal TCK zu erzeugen. Der lokale Oszillator wird im Wesentlichen zu der dem Taktsignal des JTAG-Controllers entsprechenden Frequenz synchronisiert, indem sichergestellt wird, dass eine Taktsignalsequenz für ein TMS-TDI-Paket erzeugt wird. In einer Entpackeinheit 508 werden das TMS- und das TDI-Signal voneinander unterschieden und an den Testzugangsanschluss TAP des Prüflings DUT ausgegeben, und zwar in Synchronisation mit der fallenden Flanke des von dem lokalen Oszillator zugeführten Test-Takt-Signals TCK. Die Zustandsmaschinen des Prüflings DUT hingegen werden über die steigende Flanke des Test-Takt-Signals TCK gesteuert.
Die Test-Daten-Ausgabe TDO des Testzugangsanschlusses TAP des Prüflings DUT wird über eine Taktsignalsynchronisation 510 an einen Codierer 512 gegeben, der, wenn es erforderlich ist, das TDO-Signal ferner entsprechend einem höheren, auf dem Übertragungsweg verwendeten Datenübertragungsprotokoll anordnet. Die codierten Daten werden an einen Sender 514 gegeben, der die Daten auf den Übertragungsweg gibt.
Folglich kann der Aufbau des Downlink-Transceivers wünschenwerterweise recht einfach gehalten werden. In Abhängigkeit des Aufbaus des Prüflings DUT kann der Downlink-Transceiver unter Verwendung diskreter Komponenten implementiert werden, oder er kann derart programmiert werden, dass er als Teil eines frei programmierbaren Verknüpfungsfeldes FPGA oder einer programmierbaren Logikvorrichtung PLD arbeitet, und zwar beispielsweise unter Verwendung einer VHSIC-Hardwarebeschreibungssprache VHDL. Auf diese Weise kann der Transceiver als kompakte (kleine) Vorrichtung implementiert bzw. realisiert werden, die kostengünstig herzustellen ist und weitere Funktionen des Prüflings nicht störend beeinflusst.
Eine der Basisideen der Erfindung ist es, bereits vorhandene JTAG-Controller gemäß dem Standard IEEE 1149.1 und der damit verbundenen Software verwenden zu können. Insbesondere, wenn höhere Taktsignalfrequenzen verwendet werden, verursachen die auf dem Übertragungsweg aufgetretenen Verzögerungen, dass der Uplink-Transceiver, der die von dem Testzugangsanschluss TAP geforderte Synchronisation erzielt, die Bildung einer Verzögerung bezüglich der empfangenen Test-Daten-Ausgabe TDO aufweisen muss, bevor das Testsignal an den Testzugangsanschluss gegeben wird. Ist die Übertragungswegverzögerung in einer Richtung kürzer als die Hälfte der verwendeten Taktsignalfrequenz, könnte das empfangene Testsignal TDO dann bezüglich des Testzugangsanschlusses TAP synchronisiert werden, ohne dass irgendwelche speziellen Anordnungen benötigen werden. Derartig kurze Verzögerungen werden in der Praxis allerdings nicht erreicht, insbesondere nicht bei höheren Taktfrequenzen.
Folglich ist es erforderlich, den Uplink-Transceiver vorzusehen, um eine Verzögerung mit geeigneter Dauer für das empfangene Testsignal TDO zu erzeugen, bevor das TDO-Signal an den JTAG-Controller ausgegeben wird. Dies kann in Übereinstimmung mit einer bevorzugten Ausführungsform der Erfindung derart unter Verwendung einer virtuellen Boundary-Scan-Zell-Kette implementiert werden, dass eine zusätzliche "virtuelle" Boundary-Scan-Zell-Kette, die in dem Uplink-Transceiver implementiert ist, mit der Boundary-Scan-Zell-Kette des Prüflings DUT verbunden wird. Wenn eine derartige "virtuelle" Boundary-Scan-Zell-Kette der BSDL-Beschreibung des den JTAG-Controller aufweisenden Prüflings DUT hinzugefügt wird, scheint die gesamte Boundary-Scan-Zell-Kette, was den JTAG-Controller betrifft, länger als sie in Wirklichkeit ist, und die Übertragung des gegenwärtigen TDO-Signals wird derart verzögert, dass die Übertragungswegverzögerung kompensiert werden kann.
Die in der 6 gezeigte Anordnung veranschaulicht das Prinzip der virtuellen Boundary-Scan-Zell-Kette. Die Boundary-Scan-Zell-Kette des Prüflings DUT weist zwei JTAG-kompatible Schaltung U1 und U2 auf, die beide einen JTAG-Controller C aufweisen und deren Boundary-Scan-Register 27 Boundary-Scan-Zellen BSC aufweisen. Wenn eine Test-Daten-Eingabe (TDI)-Sequenz von der Testeinrichtung TS durch die Schaltungen übertragen wird, benötigt der JTAG-Controller der Testeinrichtung eine korrekte Antwort von dem TDO-Signal auf jede Taktsignalsequenz, nachdem die Test-Daten-Eingabe (TDI)-Sequenz durch alle 54 Zellen übertragen worden ist (54 Taktsequenzen). Ist die Taktsignalsequenz kürzer als die gesamte Verzögerung (Uplink + Downlink), ist die Synchronisation des TDO-Signals bezüglich des TDI-Signals verloren, und es ist nicht möglich, das JTAG-Testen weiter durchzuführen.
Wird eine neue "virtuelle" Schaltung, welche n Boundary-Scan-Zellen aufweist, der BSDL-Beschreibung des Prüflings DUT an das Ende der Scan-Kette gefügt, wird die Übertragung des TDO-Signals zu dem Testzugangsanschluss TAP in einem solchen Umfang verzögert, dass die Verzögerungen des Übertragungsweges kompensiert werden können und das TDO-Signal in Synchronisation mit dem TDI-Signal zu dem Testzugangsanschluss TAP übertragen werden kann. Genauer gesagt, das TDO-Signal wird zu dem Uplink-Transceiver übertragen, wenn die 54 Taktsequenzen verstrichen sind, da der JTAG-Controller jedoch annimmt, dass die Boundary-Scan-Zell-Kette 54+n Zellen aufweist, wird das TDO-Signal nicht zu dem Testzugangsanschluss TAP übertragen, bis 54+n Taktsequenzen verstrichen sind.
Die Anzahl der Boundary-Scan-Zellen in der virtuellen Schaltung, d.h., der Wert der Variable n, kann vorzugsweise getrennt von jeder Testsituation bestimmt werden, wobei die Verzögerungen, die berücksichtigt werden müssen, wenn der Wert der Variable n bestimmt wird, Verzögerungen, die beim Codieren und Dekodieren entsprechend einer Forderung der höheren Datenübertragungsprotokolle erzeugt werden, Übertragungswegverzögerungen und eine TAP-Schnittstellen-Synchronisations-Verzögerung des TDO-Signals beinhalten. Ferner können Situationen während des Testens auftreten, bei denen Testdaten ebenso in dem Prüfling gepuffert werden müssen, was ebenso als Verzögerung berücksichtigt werden sollte. Wird der Wert der Variablen n bestimmt, kann ebenso die Änderung der auf dem asynchronen Übertragungsweg entstandenen Verzögerungen berücksichtigt werden, wobei der Wert der Variablen n vorzugsweise höher gesetzt werden kann, als ein Wert, den die gesamten vorstehend erwähnten Verzögerungen benötigen.
In der Praxis kann die durch die virtuelle Schaltung vorgesehene Verzögerung beispielsweise unter Verwendung einer in der 7 gezeigten Lösung implementiert werden. Hierbei ist die eine virtuelle Schaltung mit n Boundary-Scan-Zellen aufweisende Verzögerungsschaltung 700 in der Praxis ein Zähler 702, dessen Wert in Synchronisation mit dem Taktsignal des JTAG-Controllers in der Testeinrichtung erhöht wird. Die von dem Prüfling kommende Test-Daten-Ausgabe TDO wird in einem Puffer 704 gepuffert, der durch eine interne Zustandsmaschine 706 gesteuert wird. Die Zustandsmaschine 706 erhält die Menge ankommender Daten von dem Zähler 708 und überwacht den Wert des Zählers 702. Erreicht der Wert den bestimmten Wert n, steuert die Zustandsmaschine 706 den Puffer, um die gepufferten TDO-Daten an den Testzugangsanschluss TAP auszugeben. Um den Wert n der Testeinrichtung unter Verwendung der BSDL-Sprache festlegen zu können, muss die Verzögerungsschaltung 700 eine wenigstens teilweise dem Standard IEEE 1149.1 entsprechende Zustandsmaschine 710 aufweisen, die ferner die interne Zustandsmaschine 706 steuert und den Wert n dazu festlegt.
Alternativ kann die Bildung der Verzögerung implementiert werden, um die BSDL-Software der Testeinrichtung zum Programmieren zusätzlicher Operationen zu den vorhandenen Schaltungen und deren Komponenten zu verwenden, die tatsächlich Null-Operationen sind, bei denen Daten während einer Taktsequenz, mit Ausnahme einer Übertragung dieser zu der nachfolgenden Zelle, nicht verarbeitet werden. Folglich sieht die Definition von n Null-Operationen zu der Boundary-Scan-Zell-Kette eine Situation vor, bei welcher der JTAG-Controller annimmt, dass die Boundary-Scan-Zell-Kette länger als tatsächlich ist, und folglich können die Verzögerungen in dem System kompensiert werden und die von dem Testzugangsanschluss TAP geforderte Synchronisation sichergestellt werden. Folglich ist die Methode, die verwendet wird, um das TDO-Signal zur Synchronisierung zu verzögern, nicht relevant. Relevant ist, dass der JTAG-Controller dazu gebracht wird, dass er annimmt, dass die Boundary-Scan-Zell-Kette länger als tatsächlich ist.
Die Erfindung ist vorstehend in Verbindung mit einer drahtlosen Datenübertragung offenbart worden. Die Erfindung ist jedoch nicht einzig auf eine drahtlose asynchrone Datenübertragung beschränkt, sondern kann unter Verwendung einer beliebigen asynchronen Datenübertragungsverbindung, wie beispielsweise einer Zweifachkabel verbindung, implementiert werden. Folglich kann die Erfindung beispielsweise angewandt werden, um einen Internetrouter unter Verwendung einer Fernsteuerung über eine herkömmliche IP-basierte Verbindung zu testen.
Es wird Fachleuten ersichtlich sein, dass die grundlegende Idee der Erfindung mit voranschreitender Technologie auf verschiedene Weisen realisiert werden kann. Die Erfindung und deren bevorzugte Ausführungsformen sind folglich nicht auf die obigen Beispiele beschränkt, sondern können auf verschiedene Weisen realisiert werden, ohne den Umfang der Erfindung zu verlassen, wie er in den beigefügten Ansprüchen dargelegt ist.

Claims

JTAG-Testsystem, das eine JTAG-Testeinrichtung (TS) und einen JTAG-kompatiblen Prüfling (DUT) aufweist, die angeordnet sind, um untereinander eine Verbindung zur synchronen Datenübertragung zum Übertragen von Testdaten über einen Übertragungsweg (Cb) zu bilden, der zwischen vorbestimmten Schnittstellen (TAP) angeordnet ist, dadurch gekennzeichnet, dass – der Übertragungsweg zwischen den Schnittstellen (TAP) eine asynchrone Verbindung (ATP) ist, und – die Testeinrichtung (TS) und der Prüfling (DUT) einen auf der Seite des Übertragungswegs (ATP) angeordneten Transceiver (TR1, TR2) aufweisen, wobei der Transceiver (TR1, TR2) konfiguriert ist, um die von der Schnittstelle (TAP) zu sendenden Testdaten in einer für einen asynchronen Übertragungsweg geeigneten Weise anzuordnen, und um dementsprechend die von dem asynchronen Übertragungsweg ankommenden, zu empfangenden Testdaten in einer von der Schnittstelle (TAP) geforderten synchronen Weise anzuordnen.
System nach Anspruch 1, dadurch gekennzeichnet, dass der Transceiver (TR1, 300) in der Testeinrichtung (TS) angeordnet ist, um ein Test-Modus-Wahl-Signal (TMS) und eine Test-Daten-Eingabe (TDI) zu dem Übertragungsweg zu senden, und um die von dem Prüfling (DUT) empfangene Test-Daten-Ausgabe (TDO) in Synchronisation mit der Test-Daten-Eingabe (TDI) zu synchronisieren, wie von der Schnittstelle (TAP) gefordert.
System nach Anspruch 2, dadurch gekennzeichnet, dass der Transceiver (TR1, 300) in der Testeinrichtung (TS) eine Datenpackeinheit (302) aufweist, die angeordnet ist, um ein Test-Modus-Wahl-Signal (TMS) und eine Test-Daten-Eingabe (TDI) in Synchronisation mit einem Test-Takt-Signal (TCK) in zu sendende Pakete zu packen.
System nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass das Test-Modus-Wahl-Signal (TMS) und die Test-Daten-Eingabe (TDI) angeordnet sind, um derart gepackt zu werden, dass eine Taktsignalsequenz durch eine Zwei-Bit-Darstellung dargestellt wird, welche die werte des Test-Modus-Wahl-Signals (TMS) und der Test-Daten-Eingabe (TDI) an der ansteigenden Flanke des Taktsignals aufweist.
System nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass der Transceiver (TR1, 300) in der Testeinrichtung (TS) angeordnet ist, um ein Test-Takt-Signal (TCK) auf der Grundlage des empfangenen Test-Modus-Wahl-Signals (TMS) und der empfangenen Test-Daten-Eingabe (TDI) zu erzeugen.
System nach Anspruch 5, dadurch gekennzeichnet, dass der Transceiver (TR2, 500) in dem Prüfling (DUT) einem lokalen Oszillator (506) aufweist, der angeordnet ist, um auf der Grundlage des empfangenen Test-Modus-Wahl-Signals (TMS) und der empfangenen Test-Daten-Eingabe (TDI) synchronisiert zu werden, und durch den das zu erzeugende Test-Takt-Signal (TCK) vorgesehen wird.
System nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Transceiver (TR1, 300) in der Testeinrichtung (TS) einen Empfänger (308) zum Empfangen der von dem Prüfling (DUT) gesendeten Test-Daten-Ausgabe (TDO) und einen Decodierer (310) zum Unterscheiden der empfangenen Test-Daten-Ausgabe (TDO) von dem auf dem Übertragungsweg verwendeten Datenübertragungsprotokoll aufweist.
System nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Transceiver (TR2, 500) in dem Prüfling (DUT) einen Empfänger (502) zum Empfangen des von der Testeinrichtung gesendeten Test-Modus-Wahl-Signals (TMS) und der von der Testeinrichtung gesendeten Test-Daten-Eingabe (TDI) und einen Decodierer (504) zum Unterscheiden des empfangenen Test-Modus-Wahl-Signals (TMS) und der empfangenen Test-Daten-Eingabe (TDI) von dem auf dem Übertragungsweg verwendeten Datenübertragungsprotokoll aufweist.
System nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Transceiver (TR1, 300) in der Testeinrichtung (TS) eine Verzögerungseinrichtung (312, 314) zum Verzögern der von dem Prüfling (DUT) empfangenen Test-Daten-Ausgabe (TDO) aufweist, um die Schnittstellensynchronisation zu erzielen.
System nach Anspruch 9, dadurch gekennzeichnet, dass die Verzögerung vorgesehen wird, um auf der Grundlage von wenigstens einem der nachstehenden Parameter eingestellt zu werden: Übertragungswegverzögerung und/oder einer Änderung von dieser, Test-Daten-Codierungs-/Decodierungsverzögerung, Test-Daten-Ausgabe(TDO) Synchronisationsverzögerung, durch den Prüfling verursachte Verzögerung, Pufferverzögerung des Testens.
System nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die Verzögerungseinrichtung einen Puffer (704) zum Puffern der von dem Prüfling empfangenen Test-Daten-Ausgabe (TDO) und einen mit einem Test- Takt-Signal (TCK) synchronisierten Zähler (702) aufweist, wobei der Zähler (702) mit einem auf die Verzögerung ansprechenden Schwellenwert versehen ist, und wenn der Schwellenwert überschritten wird, ist der Puffer (704) vorgesehen, um die gepufferte Test-Daten-Ausgabe (TDO) zu der Schnittstelle auszugeben.
System nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die Verzögerungseinrichtung eine Softwareeinrichtung (706) aufweist, um derart die benötigte Verzögerung zu der Beschreibung des Prüflings (DUT) in der Testeinrichtung (TS) zu programmieren, dass die Testeinrichtung (TS) annimmt, dass das Testen des Prüflings (DUT) länger dauert, als die tatsächliche Konfiguration des Prüflings benötigt.
System nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein zusätzliches Kommunikationsprotokoll in dem System zwischen der Testeinrichtung und dem Prüfling vorgesehen ist, wobei das Kommunikationsprotokoll es ermöglicht, die Datenübertragung zwischen der Testeinrichtung und dem Prüfling zum JTAG-Testen und umgekehrt zu wechseln.
Transceiver (TR1, 300) für eine JTAG-Testeinrichtung, wobei der Transceiver angeordnet ist, um auf dem Übertragungsweg zwischen der JTAG-Testeinrichtung (TS) und einem Prüfling (DUT) adaptiert zu werden, dadurch gekennzeichnet, dass – der Transceiver (TR1, 300) angeordnet ist, um die von der Schnittstelle (TAP) gemäß der JTAG-Defintion zu sendenden Testdaten in einer für einen asynchronen Übertragungsweg geeigneten Weise anzuordnen, und um dementsprechend die von dem asynchronen Übertragungsweg zu empfangenden Testdaten in einer von der Schnittstelle (TAP) geforderten synchronen weise anzuordnen.
Transceiver nach Anspruch 14, dadurch gekennzeichnet, dass der Transceiver (TR1, 300) angeordnet ist, um ein Test-Modus-Wahl-Signal (TMS) und eine Test-Daten-Eingabe (TDI) zu dem Übertragungsweg zu senden, und um die von dem Prüfling (DUT) empfangene Test-Daten-Ausgabe (TDO) in Synchronisation mit einem Test-Takt-Signal (TCK) zu synchronisieren, wie von der Schnittstelle (TAP) gefordert.
Transceiver nach Anspruch 15, dadurch gekennzeichnet, dass der Transceiver (TR1, 300) eine Datenpackeinheit (302) aufweist, die angeordnet ist, um ein Test-Modus-Wahl-Signal (TMS) und eine Test-Daten-Eingabe (TDI) in Synchronisation mit dem Test-Takt-Signal (TCK) in zu sendende Pakete zu packen.
Transceiver nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass das Test-Modus-Wahl-Signal (TMS) und die Test-Daten-Eingabe (TDI) angeordnet sind, um derart gepackt zu werden, dass eine Taktsignalsequenz durch eine Zwei-Bit-Darstellung dargestellt wird, welche die Werte des Test-Modus-Wahl-Signals (TMS) und der Test-Daten-Eingabe (TDI) an der ansteigenden Flanke des Taktsignals aufweist.
Transceiver nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass der Transceiver eine Verzögerungseinrichtung (312, 314) zum Verzögern der von dem Prüfling (DUT) empfangenen Test-Daten-Ausgabe (TDO) aufweist, um die Schnittstellensynchronisation zu erzielen.
Transceiver nach Anspruch 18, dadurch gekennzeichnet, dass die Verzögerung vorgesehen wird, um auf der Grundlage von wenigstens einem der nachstehenden Parameter eingestellt zu werden: Übertragungswegverzögerung und/oder einer Änderung von dieser, Test-Daten-Codierungs-/Decodierungsverzögerung, Test-Daten-Ausgabe- (TDO) Synchronisationsverzögerung, durch den Prüfling verursachte Verzögerung, Pufferverzögerung des Testens.
Transceiver nach Anspruch 18 oder 19, dadurch gekennzeichnet, dass die Verzögerungseinrichtung einen Puffer (704) zum Puffern der von dem Prüfling empfangenen Test-Daten-Ausgabe (TDO) und einen mit einem Test-Takt-Signal (TCK) synchronisierten Zähler (702) aufweist, wobei der Zähler (702) mit einem auf die Verzögerung ansprechenden Schwellenwert versehen ist, und wenn der Schwellenwert überschritten wird, ist der Puffer (704) vorgesehen, um die gepufferte Test-Daten-Ausgabe (TDO) zu der Schnittstelle auszugeben.