ES2239069T3 - Disposicion para verificacion jtag. - Google Patents
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Abstract
Un sistema de verificación JTAG que comprende un equipo de prueba JTAG (TS) y un dispositivo en fase de prueba (DUT) compatible con el JTAG dispuesto para formar una conexión para transmisión de datos síncrona entre ellos para transferir datos de prueba a través de un recorrido de transmisión (Cb) colocado entre interfaces predeterminadas (TAP), caracterizado porque dicho recorrido de transmisión entre las interfaces (TAP) es una conexión asíncrona (ATP), y porque dicho equipo de prueba (TS) y dicho dispositivo en fase de prueba (DUT) comprenden un transceptor (TR1, TR2) dispuesto en el lado del recorrido de transmisión (ATP), estando configurado el transceptor (TR1, TR2) para disponer los datos de prueba que han de enviarse desde dicha interfaz (TAP) en un modo apropiado para un recorrido de transmisión asíncrona y en consecuencia para disponer los datos de prueba que llegan del recorrido de transmisión asíncrona para que sean recibidos en un modo síncrono requerido por dicha interfaz (TAP).
Description
Disposición para verificación JTAG.
La invención se refiere a verificación JTAG y,
más particularmente, a ampliar el área donde puede aplicarse
verificación JTAG.
Una norma IEEE 1149.1 usada generalmente, también
conocida como JTAG (Grupo de acción de pruebas conjuntas) según el
consorcio que preparó la norma, ha sido creada para verificar
diferentes placas de circuitos impresos y componentes conectados a
las mismas así como circuitos integrados. El JTAG es un
procedimiento de exploración de límites, en el que se introduce una
señal de entrada en una clavija límite de la placa de circuito
impreso y se mide una señal de salida desde otra clavija límite. La
idea básica del JTAG es transferir secuencias de datos
predeterminados en serie a través de componentes de circuitos
integrados en una placa de circuito impreso o en una parte de la
misma y muestrear los datos de salida. Como la topología y las
funciones lógicas de los componentes de la placa de circuito impreso
que ha de verificarse se conocen por anticipado, también puede
determinarse una salida supuesta. Puede usarse equipo de prueba para
comparar los datos de salida de un dispositivo en fase de prueba
(DUT) con la salida supuesta y si se corresponden entre sí el
dispositivo en fase de prueba DUT funciona correctamente. Si, a su
vez, los datos de salida no se corresponden con la salida supuesta,
el circuito que ha de verificarse puede estar abierto, puede estar
conectada al mismo una señal exterior o un componente del circuito
puede ser defectuoso. En tal caso, el defecto puede determinarse
normalmente ejecutando diferentes secuencias de datos de prueba a
través del dispositivo en fase de prueba y analizando la salida
obtenida usando software incluido en el equipo de prueba.
La norma JTAG determina, tanto para el equipo de
prueba que comprende un controlador JTAG como para el dispositivo en
fase de prueba DUT, una interfaz de puerto de acceso de prueba TAP
idéntica, con una línea síncrona fija entre ellos que comprende al
menos cinco conductores para cinco señales obligatorias: una señal
de reloj de prueba TCK, una señal selectora de modo de prueba TMS,
entrada de datos de prueba TDI, salida de datos de prueba TDO, y una
señal de referencia de tierra GND. Además, según la norma JTAG, la
línea puede usarse para conducir opcionalmente también una señal de
puesta a cero de prueba TRST. El dispositivo en fase de prueba DUT y
el equipo de prueba están colocados uno cerca de otro para que
puedan conectarse entre sí con un cable que comprende dichos al
menos cinco conductores y formar una línea síncrona, y después de
esto puede iniciarse la verificación del dispositivo.
Un problema con la disposición anterior es la
verificación de tales dispositivos para los que es difícil o
imposible disponer el equipo de prueba con una conexión fija. Esto
se pone de relieve, por ejemplo, en tecnología espacial, donde la
posibilidad de verificar fácilmente placas de circuitos impresos y
de analizar defectos es particularmente importante. Por ejemplo, los
defectos que aparecen en un satélite de comunicaciones puesto en
órbita deben analizarse tan rápido como sea posible. Los satélites y
otros dispositivos asociados con tecnología espacial se mantienen
normalmente tan sencillos y ligeros como sea posible, en cuyo caso
no se desea una disposición fija del equipo de prueba para los
dispositivos. En consecuencia, surge una necesidad de verificar las
placas de circuitos impresos con el equipo de prueba usando control
remoto, sin una conexión fija al dispositivo en fase de prueba.
Lo que se convierte en un problema es entonces la
línea síncrona determinada según la norma JTAG entre el controlador
JTAG del equipo de prueba y los puntos de acceso para prueba TAP del
dispositivo en fase de prueba DUT. Si el equipo de prueba y el
dispositivo en fase de prueba DUT están situados lejos uno de otro,
la información entre estos dos sólo puede transferirse normalmente
usando una conexión asíncrona y a menudo inalámbrica. De este modo,
es imposible el uso del equipo de prueba según la norma JTAG para
verificar placas de circuitos impresos usando control remoto.
Un objeto de la invención es proveer un sistema y
un aparato para solucionar los problemas anteriores. Los objetos de
la invención se logran con el sistema y aparato que están
caracterizados por lo que se describe en las reivindicaciones
independientes.
Las realizaciones preferidas de la invención se
describen en las reivindicaciones dependientes.
La invención está basada en el hecho de que puede
evitarse una línea síncrona fija que restringe la verificación
basada en la norma JTAG empleando transceptores tanto en el equipo
de prueba como en un dispositivo en fase de prueba DUT. Los
transceptores disponen las señales que llegan de un puerto de acceso
de prueba TAP que han de ser transferidas a través de un recorrido
de transmisión asíncrona de manera que las señales recibidas pueden
sincronizarse de nuevo en el modo requerido por el puerto de acceso
de prueba TAP.
El sistema según la invención provee ventajas
significativas. La disposición de la invención permite llevar a cabo
verificación JTAG también en modo de funcionamiento remoto sin una
conexión para transmisión de datos síncrona entre el equipo de
prueba y el dispositivo en fase de prueba. En la verificación pueden
usarse controladores JTAG y software de los mismos existentes de la
norma IEEE1149.1. Una ventaja más de la invención es que la
estructura de los transceptores que permite una conexión asíncrona
puede diseñarse para que sea sencilla y económica, y las
posibilidades de emplear verificación JTAG pueden aumentarse por
tanto considerablemente. Aún una ventaja más de una realización
preferida de la invención es que puede usarse una disposición
interna de retardo en los transceptores para emplear la disposición
de prueba en diferentes conexiones asíncronas, que pueden tener
diferentes retardos, en cuyo caso también puede llevarse a cabo la
verificación usando conexiones que son lentas en relación con una
señal de reloj.
En la siguiente descripción se describirá la
invención con mayor detalle en relación con los dibujos adjuntos, en
los que:
La Figura 1 muestra una disposición de la
técnica anterior para realizar verificación JTAG,
la Figura 2 muestra una disposición de la
invención para usar un recorrido de transmisión asíncrona en
verificación JTAG,
la Figura 3 muestra la estructura de un
transceptor de enlace ascendente según una realización preferida de
la invención,
la Figura 4 muestra el muestreo de una señal de
prueba según una realización preferida de la invención en
sincronización con una señal de reloj,
la Figura 5 muestra la estructura de un
transceptor de enlace descendente según una realización preferida de
la invención,
la Figura 6 muestra el principio de una cadena
de celdas de exploración de límites virtual, y
la Figura 7 muestra la puesta en práctica de la
cadena de celdas de exploración de límites virtual según una
realización preferida.
La Figura 1 muestra una disposición de la técnica
anterior para verificar un dispositivo en fase de prueba DUT usando
equipo de prueba que comprende un controlador JTAG. Tanto el
controlador JTAG C como el dispositivo en fase de prueba DUT
comprenden un puerto de acceso de prueba TAP según la definición
JTAG, a través del que se conectan el controlador JTAG y el
dispositivo en fase de prueba DUT usando un cable Cb que ofrece una
conexión síncrona. El cable Cb permite transferir desde el
controlador JTAG al dispositivo en fase de prueba DUT al menos tres
señales, una señal de reloj de prueba TCK, una señal selectora de
modo de prueba TMS y entrada de datos de prueba TDI. Además, desde
el dispositivo en fase de prueba DUT se transfiere la salida de
datos de prueba TDO al controlador JTAG y desde allí además al
software de prueba del equipo de prueba para análisis. Además de
esto, la línea también debe incluir un conductor de referencia de
tierra GND y la línea puede usarse opcionalmente para transferir
también una señal de puesta a cero de prueba TRST. Además de para
verificación, la disposición según la norma JTAG también puede
usarse para analizar defectos o para programar un aparato
exterior.
Tanto el controlador JTAG como el dispositivo en
fase de prueba comprenden celdas de exploración de límites BSC
formadas normalmente a partir de registros de desplazamiento,
estando encadenadas las BSC según el control de un registro de
instrucciones IR. Un registro de exploración de límites que
transfiere datos de prueba entre varias celdas BSC controla el
funcionamiento de las celdas de exploración de límites BSC. Un
controlador TAP, que es una máquina de estado que comprende 16
estados de funcionamiento diferentes, controla el registro de
exploración de límites. Los estados del controlador TAP se controlan
a su vez usando una señal de reloj de prueba TCK entrante y una
señal selectora de modo de prueba TMS. Además, el controlador JTAG
comprende un registro de derivación BRP y posiblemente otros
registros de datos. Por medio del registro de derivación BRP la
entrada de datos de prueba TDI puede transferirse rápidamente, si es
necesario, a través del dispositivo en fase de prueba DUT pasando
por el registro de exploración de límites. La secuencia de entrada
de datos de prueba TDI, que estaba desplazada a través de las celdas
de exploración de límites BSC, está sincronizada con la salida de
datos de prueba TDO. Si se verifican al mismo tiempo varios
circuitos que han de verificarse, los circuitos también deben
comprender controladores JTAG para poder sincronizar la
transferencia de datos entre los circuitos. El equipo de prueba
comprende normalmente un dispositivo de control exterior, como un
ordenador personal PC, mediante el que puede controlarse normalmente
el controlador JTAG. El comportamiento del controlador JTAG y la
función de exploración de límites del DUT pueden describirse usando
lenguaje de descripción de exploración de límites BSDL. Esta
información puede usarse para describir y definir diferentes
situaciones de verificación. En la memoria de un ordenador también
se almacena una descripción BSDL para cada circuito que ha de
verificarse y para los componentes del mismo.
Según la invención, puede evitarse una línea
síncrona fija que restringe la verificación según la norma JTAG, de
tal manera que tanto el equipo de prueba como el dispositivo en fase
de prueba DUT emplean transceptores, que disponen las señales que
llegan desde el puerto de acceso de prueba TAP para ser transferidas
a través del recorrido de transmisión asíncrona para que las señales
recibidas puedan sincronizarse de nuevo en el modo que el TAP
requiere.
Esto se ilustra en la Figura 2. Los transceptores
TR1 y TR2, que disponen las señales que han de transmitirse a un
recorrido de transmisión asíncrona ATP y sincronizan las señales
recibidas en un modo según la definición TAP, están conectados al
lado del recorrido de transmisión de los puntos de acceso para
prueba TAP del dispositivo en fase de prueba DUT y el equipo de
prueba TS que comprende el controlador JTAG C. El transceptor de
enlace ascendente TR1 conectado al controlador JTAG en el equipo de
prueba envía señal de selección de modo de prueba TMS y entrada de
datos de prueba TDI al recorrido de transmisión y sincroniza la
salida de datos de prueba TDO recibida desde el dispositivo en fase
de prueba DUT para que esté en sincronización con la entrada de
datos de prueba TDI como se requiera por el puerto de acceso de
prueba TAP. La señal de reloj de prueba TCK no se transfiere
preferentemente a través de un recorrido asíncrono, en cambio la
señal de reloj de prueba TCK es generada por el transceptor de
enlace descendente TR2, que recibe la señal selectora de modo de
prueba TMS y la entrada de datos de prueba TDI y genera sobre esa
base la señal de reloj de prueba TCK como se describe más adelante.
El transceptor TR2 también sincroniza la salida de datos de prueba
TDO y dispone esta para que sea enviada a través del recorrido de
transmisión asíncrona ATP al transceptor TR1.
Dicho recorrido de transmisión asíncrona puede
ser como tal inalámbrico o cableado. Lo que es esencial es disponer
las señales transferidas sobre el recorrido de transmisión en el
modo según la definición TAP para que el recorrido de transmisión
que ha de usarse sea transparente tanto para el controlador JTAG
como para el dispositivo en fase de prueba DUT. El protocolo de
transmisión de datos que ha de usarse sobre el recorrido de
transmisión tampoco es significativo en lo que se refiere a la
puesta en práctica de la invención, ya que disponiendo las señales
que han de usarse en verificación JTAG para cualquier protocolo de
transmisión de datos conocido es obvio para los expertos en la
materia.
En la descripción siguiente se describe una
posible puesta en práctica de un transceptor de enlace ascendente
300 según la invención por medio de la Figura 3. Una señal de reloj
de prueba TCK, una señal selectora de modo de prueba TMS y una
entrada de datos de prueba TDI, que se mandan a una unidad de
empaquetado 302, son suministradas al transceptor 300 desde el
puerto de acceso de prueba TAP del controlador JTAG. El objeto de la
unidad de empaquetado 302 es empaquetar la señal selectora de modo
de prueba TMS y la entrada de datos de prueba TDI en sincronización
con la señal de reloj de prueba TCK en paquetes que pueden, si es
necesario, ser dispuestos además para un protocolo de transmisión de
datos superior (protocolo ATP) en un codificador 304 que ha de
usarse sobre el recorrido de transmisión. Los datos que han de
enviarse se introducen además en un transmisor 306 que manda los
datos al recorrido de transmisión.
En consecuencia, la señal de datos de prueba que
llega desde el recorrido de transmisión se recibe en un receptor
308, y después de esto la señal recibida es decodificada en un
decodificador 310, en cuyo caso la salida de datos de prueba real
TDO puede distinguirse del protocolo de transmisión de datos
superior usado sobre el recorrido de transmisión. De este modo,
siempre se usa un transceptor específico del recorrido de
transmisión como la parte del transceptor real (306, 308). Dicho
transceptor es dependiente de la puesta en práctica física del
recorrido de transmisión, normalmente también de la puesta en
práctica de protocolo del recorrido de transmisión, y como puesta en
práctica de principio de la invención el transceptor puede
describirse usando un transmisor receptor síncrono/asíncrono
universal USART. Por ejemplo, en relación con transmisión
inalámbrica de datos, las partes de la frecuencia de radio de la
parte del transceptor deben disponerse según el protocolo de
transmisión de datos que ha de usarse. Además, un protocolo de
comunicación adicional que permite cambiar la transmisión de datos
convencional entre el transmisor y el receptor a verificación JTAG y
viceversa puede ponerse en práctica preferentemente en el protocolo
de transmisión que ha de usarse, por lo cual la transmisión de datos
está preferentemente siempre restringida a cualquier
propósito.
propósito.
La salida de datos de prueba TDO se introduce en
un circuito de retardo 312, que provee a la salida de datos de
prueba TDO de un retardo síncrono requerido de manera que la señal
de salida de datos de prueba TDO que ha de introducirse en el puerto
de acceso de prueba TAP se sincroniza con la entrada de datos de
prueba TDI según la definición del punto de acceso. El circuito de
retardo 312 se controla usando la señal de reloj de prueba TCK y una
máquina de estado de exploración de límites 314. La máquina de
estado de exploración de límites 314, cuyo comportamiento también
puede definirse mediante lenguaje de descripción de exploración de
límites BSDL, es preferentemente al menos parcialmente compatible
con el controlador JTAG, que permite que la máquina de estado sea
conectada al controlador JTAG como parte de la cadena de celdas de
exploración de límites BSC que ha de ser controlada. La duración del
retardo que ha de usarse depende del circuito que ha de verificarse
y del retardo que se produce sobre el recorrido de transmisión. En
cuanto al lenguaje de descripción de exploración de límites BSDL,
tanto el circuito de retardo 312 como la máquina de estado 314 deben
formar lógicamente una parte del dispositivo en fase de prueba DUT,
aun cuando esté situado en el transceptor de enlace ascendente
conectado al controlador JTAG (representado con una línea de rayas).
Esto es debido al hecho de que en la verificación convencional según
la norma JTAG el retardo formado en la salida de datos de prueba TDO
se crea usando la cadena de celdas de exploración de límites BSC del
dispositivo en fase de prueba DUT, en cuyo caso el controlador TAP
controla la creación del retardo.
La estructura del transceptor de enlace
ascendente puede así ponerse en práctica fácilmente, ya sea como
transceptor integrado a un equipo de prueba ya existente o como
dispositivo separado que se conecta entre el controlador JTAG del
equipo de prueba y el recorrido de transmisión. En cuanto a la
puesta en práctica del transceptor de enlace ascendente, el tamaño,
costes o la complejidad de la estructura no son generalmente
criterios tan incondicionales como en el transceptor de enlace
descendente.
Según una realización preferida, la señal de
reloj de prueba no se envía al dispositivo en fase de prueba DUT, en
cambio la señal de reloj se genera sobre la base de la señal
selectora de modo de prueba TMS y la entrada de datos de prueba TDI
recibidas en el transceptor de enlace descendente. La señal siempre
está retrasada en un recorrido de transmisión asíncrona, y la
sincronización exacta entre el controlador JTAG y la señal de reloj
generada se pierde por lo tanto naturalmente, pero la sincronización
específica de bits de las señales TMS y TDI que han de transferirse
se mantiene en relación con la señal de reloj.
Esto se describe en el diagrama mostrado en la
Figura 4, donde el muestreo de la señal selectora de modo de prueba
TMS y la entrada de datos de prueba TDI se describe en
sincronización con la señal de reloj de prueba TCK. Las señales TMS
y TDI deben empaquetarse de tal manera que las muestras permanezcan
sin dividir durante la transferencia con relación al tiempo. Según
la Figura 4, el muestreo siempre se produce en el borde ascendente
de la señal de reloj, por lo cual la secuencia de una señal de reloj
se describe por medio de una presentación de dos bits (400 a 406)
que comprende los valores de las señales TMS y TDI en el borde
ascendente de la señal de reloj. Estos campos de dos bits pueden
además conectarse, por ejemplo respecto a una secuencia de cuatro
señales de reloj, a bytes de ocho bits (408), en cuyo caso los datos
pueden disponerse fácilmente para que sean transferidos, por ejemplo
según la definición RS-232, a través de un
receptor-transmisor síncrono/asíncrono universal
USART.
En la Figura 5 se describe una posible puesta en
práctica de un transceptor de enlace descendente 500 según la
invención. El objeto del transceptor de enlace descendente 500 es
generar las señales TMS y TDI a partir de los paquetes
TMS-TDI recibidos, para generar una señal de reloj
interna en sincronización con las señales TMS y TDI recibidas y para
mandar la salida de datos de prueba TDO obtenida desde la salida de
la cadena de celdas de exploración de límites del dispositivo en
fase de prueba hasta el recorrido de transmisión. Los paquetes
TMS-TDI que llegan del recorrido de transmisión son
recibidos en un receptor 502, y después de esto las señales
recibidas son decodificadas en un decodificador 504, y luego los
paquetes formados de la señal selectora de modo de prueba TMS y la
entrada de datos de prueba TDI pueden distinguirse del protocolo de
transmisión de datos superior (protocolo ATP) usado sobre el
recorrido de transmisión. Los paquetes TMS-TDI se
usan para sincronizar un oscilador local 506, que se usa para
generar una señal de reloj de prueba TCK interna. El oscilador local
se sincroniza sustancialmente a la misma frecuencia con la señal de
reloj del controlador JTAG asegurando que se crea una secuencia de
señal de reloj para un paquete TMS-TDI. En una
unidad de desempaquetado 508 las señales TMS y TDI se distinguen
unas de otras y se envían al puerto de acceso de prueba TAP del
dispositivo en fase de prueba DUT en sincronización con el borde
descendente de la señal de reloj de prueba TCK suministrada por el
oscilador local. Las máquinas de estado del dispositivo en fase de
prueba DUT son a su vez controladas en el borde ascendente de la
señal de reloj de prueba TCK.
La salida de datos de prueba TDO del puerto de
acceso de prueba TAP del dispositivo en fase de prueba DUT se aplica
a través de una sincronización de señal de reloj 510 a un
codificador 512, que si es necesario dispone además la señal TDO
para un protocolo de transmisión de datos superior usado sobre el
recorrido de transmisión. Los datos codificados se aplican a un
transmisor 514 que manda los datos al recorrido de transmisión.
De este modo, la estructura del transceptor de
enlace descendente puede mantenerse preferentemente bastante
sencilla. Dependiendo de la estructura del dispositivo en fase de
prueba DUT, el transceptor de enlace descendente puede ponerse en
práctica usando componentes discretos o puede programarse para que
funcione como parte de una matriz de puertas programable de campo
FPGA o un dispositivo lógico programable PLD, por ejemplo usando
lenguaje de descripción de hardware VHSIC, VHDL. De esta manera, el
transceptor puede ponerse en práctica como dispositivo de pequeño
tamaño que es económico de fabricar y que no interfiere con las
otras funciones del dispositivo en fase de prueba.
Una de las ideas básicas de la invención es que
pueda usar controladores JTAG ya existentes según la norma IEEE
1149.1 y el software de los mismos. Especialmente cuando se usan
frecuencias de señal de reloj más altas, los retardos ocurridos en
el recorrido de transmisión causan el hecho de que para lograr la
sincronización requerida por el puerto de acceso de prueba TAP, el
transceptor de enlace ascendente debe estar provisto de la formación
de un retardo respecto a la salida de datos de prueba TDO recibida
antes de introducir la señal de prueba en el puerto de acceso de
prueba TAP. Si el retardo del recorrido de transmisión en una
dirección es más corto que la mitad de la secuencia de señal de
reloj empleada, entonces la señal de prueba TDO recibida podría
sincronizarse al puerto de acceso de prueba TAP sin requerir ninguna
disposición particular. Tales retardos cortos no se logran en la
práctica ni especialmente a frecuencias de reloj más altas.
Por lo tanto es esencial que el transceptor de
enlace ascendente esté dispuesto para formar un retardo de una
duración apropiada para la señal de prueba TDO recibida antes de que
la señal TDO sea introducida en el controlador JTAG. Esto puede
ponerse en práctica según una realización preferida de la invención
usando una cadena de celdas de exploración de límites virtual de tal
manera que una cadena de celdas de exploración de límites
"virtual" adicional, que se pone en práctica en el transceptor
de enlace ascendente, está conectada a la cadena de celdas de
exploración de límites del dispositivo en fase de prueba DUT. Cuando
tal cadena de celdas de exploración de límites "virtual" se
añade a la descripción BSDL del dispositivo en fase de prueba DUT
que comprende el controlador JTAG, toda la cadena de celdas de
exploración de límites parece más larga en cuanto al controlador
JTAG de lo que es en realidad, y la transferencia de la señal TDO
real se retrasa hasta tal punto que puede compensarse el retardo del
recorrido de transmisión.
El principio de la cadena de celdas de
exploración de límites virtual se ilustra por medio de la
disposición mostrada en la Figura 6. La cadena de celdas de
exploración de límites del dispositivo en fase de prueba DUT
comprende dos circuitos compatibles JTAG U1 y U2, que comprenden
ambos un controlador JTAG C y el registro de exploración de límites
del mismo comprende 27 celdas de exploración de límites BSC. Cuando
la secuencia de entrada de datos de prueba TDI se mueve desde el
equipo de prueba TS a través de dichos circuitos, el controlador
JTAG del equipo de prueba requiere una respuesta correcta de la
señal TDO en cada secuencia de señal de reloj después de que se
transfiere la secuencia de entrada de datos de prueba TDI a través
de todas las 54 celdas (54 secuencias de reloj). Si la secuencia de
señal de reloj es más corta que el retardo total (enlace ascendente
+ enlace descendente) se pierde la sincronización de la señal TDO a
la señal TDI y ya no se puede llevar a cabo la verificación
JTAG.
Cuando se añade un nuevo circuito "virtual"
que comprende n celdas de exploración de límites a la descripción
BSDL del dispositivo en fase de prueba DUT en el extremo de la
cadena de exploración, la transferencia de la señal TDO al puerto de
acceso de prueba TAP se retrasa hasta tal punto que los retardos del
recorrido de transmisión pueden compensarse y la señal TDO puede
transferirse al puerto de acceso de prueba TAP en sincronización con
la señal TDI. En otras palabras, la señal TDO se transfiere al
transceptor de enlace ascendente cuando han transcurrido dichas 54
secuencias de reloj, pero como el controlador JTAG asume que la
cadena de celdas de exploración de límites comprende 54+n celdas, la
señal TDO no se transfiere al puerto de acceso de prueba TAP hasta
que han transcurrido 54+n secuencias de reloj.
El número de celdas de exploración de límites en
el circuito virtual, es decir, el valor de la variable n, puede
determinarse preferentemente por separado para cada situación de
prueba, en cuyo caso los retardos que deben considerarse al
determinar el valor de la variable n incluyen retardos creados en la
codificación y decodificación requeridas por los protocolos de
transmisión de datos superiores, retardos del recorrido de
transmisión y retardos de sincronización de interfaz TAP de la señal
TDO. Además, tales situaciones pueden producirse durante la
verificación, donde los datos de prueba deben almacenarse en la
memoria intermedia también en el dispositivo en fase de prueba, lo
que también debe tenerse en cuenta como retardo. Al determinar el
valor de la variable n, la variación de los retardos creados sobre
el recorrido de transmisión asíncrona también pueden tenerse en
cuenta, en cuyo caso el valor de la variable n puede fijarse
preferentemente más alto que lo que requiere la suma de los retardos
mencionados previamente.
En la práctica, el retardo provisto por el
circuito virtual puede ponerse en práctica, por ejemplo, usando una
solución mostrada en la Figura 7. En tal caso, el circuito de
retardo 700 que incluye un circuito virtual que comprende n celdas
de exploración de límites es en la práctica un contador 702, cuyo
valor se incrementa en sincronización con la señal de reloj del
controlador JTAG en el equipo de prueba. La salida de datos de
prueba TDO que llega del dispositivo en fase de prueba se pone en
una memoria intermedia 704, que es controlada por una máquina de
estado interna 706. La máquina de estado 706 obtiene la cantidad de
datos entrantes del contador 708 y observa el valor del contador
702. Cuando el valor obtiene el valor determinado n, la máquina de
estado 706 controla que la memoria intermedia libere los datos TDO
almacenados en memoria intermedia al puerto de acceso de prueba TAP.
Para poder fijar el valor n del equipo de prueba usando lenguaje
BSDL, el circuito de retardo 700 también debe comprender una máquina
de estado 710 al menos en parte según la norma IEEE1149.1 que además
controla la máquina de estado interna 706 y fija el valor n a la
misma.
Alternativamente, la generación del retardo puede
ponerse en práctica para usar el software BSDL del equipo de prueba
para programar operaciones adicionales en los circuitos existentes y
los componentes del mismo, que en realidad son operaciones nulas, en
las que los datos no se procesan durante una secuencia de reloj
excepto transfiriéndolos a la siguiente celda. Por consiguiente, la
definición de n operaciones nulas de la cadena de celdas de
exploración de límites provee una situación en la que el controlador
JTAG asume que la cadena de celdas de exploración de límites es más
larga que lo que realmente es, y de este modo pueden compensarse los
retardos en el sistema y puede asegurarse la sincronización
requerida por el puerto de acceso de prueba TAP. Por lo tanto, no es
relevante la manera usada para crear un retardo de la señal TDO para
sincronización. Lo que es relevante es que se hace que el
controlador JTAG asuma que la cadena de celdas de exploración de
límites es más larga que lo que es en realidad.
Anteriormente se ha descrito la invención en
relación con transmisión inalámbrica de datos. Sin embargo, la
invención no está restringida sólo a transmisión de datos asíncrona
inalámbrica, sino que puede ponerse en práctica usando cualquier
conexión para transmisión de datos asíncrona, como una conexión por
cable de dos conductores aislados. De este modo, la invención puede
aplicarse, por ejemplo, para verificar un encaminador de Internet
usando control remoto a través de una conexión convencional basada
en IP.
Es obvio para los expertos en la materia que, a
medida que la tecnología progrese, la idea básica de la invención
puede ponerse en práctica de varias maneras. La invención y las
realizaciones preferidas de la misma no están restringidas por lo
tanto a los ejemplos anteriores, sino que pueden variar dentro del
alcance de las reivindicaciones.
Claims (20)
1. Un sistema de verificación JTAG que comprende
un equipo de prueba JTAG (TS) y un dispositivo en fase de prueba
(DUT) compatible con el JTAG dispuesto para formar una conexión para
transmisión de datos síncrona entre ellos para transferir datos de
prueba a través de un recorrido de transmisión (Cb) colocado entre
interfaces predeterminadas (TAP), caracterizado porque
- dicho recorrido de transmisión entre las interfaces (TAP) es una conexión asíncrona (ATP), y porque
- dicho equipo de prueba (TS) y dicho dispositivo en fase de prueba (DUT) comprenden un transceptor (TR1, TR2) dispuesto en el lado del recorrido de transmisión (ATP), estando configurado el transceptor (TR1, TR2) para disponer los datos de prueba que han de enviarse desde dicha interfaz (TAP) en un modo apropiado para un recorrido de transmisión asíncrona y en consecuencia para disponer los datos de prueba que llegan del recorrido de transmisión asíncrona para que sean recibidos en un modo síncrono requerido por dicha interfaz (TAP).
2. Un sistema según la reivindicación 1,
caracterizado porque
- el transceptor (TR1, 300) en dicho equipo de prueba (TS) está dispuesto para enviar la señal selectora de modo de prueba (TMS) y la entrada de datos de prueba (TDI) al recorrido de transmisión y para sincronizar la salida de datos de prueba (TDO) recibida del dispositivo en fase de prueba (DUT) en sincronización con la entrada de datos de prueba (TDI) requerida por dicha interfaz (TAP).
3. Un sistema según la reivindicación 2,
caracterizado porque
- el transceptor (TR1, 300) en dicho equipo de prueba (TS) comprende una unidad de empaquetado (302) dispuesta para empaquetar la señal selectora de modo de prueba (TMS) y la entrada de datos de prueba (TDI) en sincronización con una señal de reloj de prueba (TCK) en paquetes que han de enviarse.
4. Un sistema según la reivindicación 2 ó 3,
caracterizado porque
- la señal selectora de modo de prueba (TMS) y la entrada de datos de prueba (TDI) están dispuestas para ser empaquetadas de tal manera que la secuencia de una señal de reloj está ilustrada por una presentación de dos bits que comprende los valores de la señal selectora de modo de prueba (TMS) y la entrada de datos de prueba (TDI) en el borde ascendente de la señal de reloj.
5. Un sistema según una cualquiera de las
reivindicaciones 2 a 4, caracterizado porque
- el transceptor (TR1, 300) en dicho equipo de prueba (TS) está dispuesto para generar una señal de reloj de prueba (TCK) sobre la base de la señal selectora de modo de prueba (TMS) recibida y la entrada de datos de prueba (TDI).
6. Un sistema según la reivindicación 5,
caracterizado porque
- el transceptor (TR2, 500) en dicho dispositivo en fase de prueba (DUT) comprende un oscilador local (506), dispuesto para que sea sincronizado sobre la base de la señal selectora de modo de prueba (TMS) recibida y la entrada de datos de prueba (TDI) y por medio de lo cual la señal de reloj de prueba (TCK) está dispuesta para ser generada.
7. Un sistema según una cualquiera de las
reivindicaciones precedentes, caracterizado porque
- el transceptor (TR1, 300) en dicho equipo de prueba (TS) comprende un receptor (308) para recibir la salida de datos de prueba (TDO) enviada desde el dispositivo en fase de prueba (DUT) y un decodificador (310) para distinguir la salida de datos de prueba (TDO) recibida del protocolo de transmisión de datos usado sobre el recorrido de transmisión.
8. Un sistema según una cualquiera de las
reivindicaciones precedentes, caracterizado porque
- el transceptor (TR2, 500) en dicho dispositivo en fase de prueba (DUT) comprende un receptor (502) para recibir la señal selectora de modo de prueba (TMS) y la entrada de datos de prueba (TDI) enviadas desde el equipo de prueba y un decodificador (504) para distinguir la señal selectora de modo de prueba (TMS) y la entrada de datos de prueba (TDI) recibidas del protocolo de transmisión de datos usado sobre el recorrido de transmisión.
9. Un sistema según una cualquiera de las
reivindicaciones precedentes, caracterizado porque
- el transceptor (TR1, 300) en dicho equipo de prueba (TS) comprende medios de creación de retardo (312, 314) para crear retardo de la salida de datos de prueba (TDO) recibidos desde el dispositivo en fase de prueba (DUT) para lograr dicha sincronización de interfaz.
10. Un sistema según la reivindicación 9,
caracterizado porque
- dicho retardo está dispuesto para ajustarse sobre la base de al menos uno de los siguientes parámetros: retardo de recorrido de transmisión y/o una variación del mismo, retardo de codificación/decodificación de datos de prueba, retardo de sincronización de salida de datos de prueba (TDO), retardo causado por el dispositivo en fase de prueba, retardo de almacenamiento en memoria intermedia de la verificación.
11. Un sistema según la reivindicación 9 ó 10,
caracterizado porque
- los medios de creación de retardo comprenden una memoria intermedia (704) para almacenar en memoria intermedia la salida de datos de prueba (TDO) recibida desde el dispositivo en fase de prueba y un contador (702) sincronizado con una señal de reloj de prueba (TCK), estando provisto el contador (702) de un valor umbral sensible a dicho retardo, y cuando se supera el valor umbral la memoria intermedia (704) está dispuesta para liberar la salida de datos de prueba (TDO) almacenada en memoria intermedia a dicha interfaz.
12. Un sistema según la reivindicación 9 ó 10,
caracterizado porque
- los medios de creación de retardo comprenden medios de software (706) para programar el retardo requerido para la descripción del dispositivo en fase de prueba (DUT) en el equipo de prueba (TS) de tal manera que el equipo de prueba (TS) asume que la verificación del dispositivo en fase de prueba (DUT) dura más que lo que requiere la configuración real del dispositivo en fase de prueba.
13. Un sistema según una cualquiera de las
reivindicaciones precedentes, caracterizado porque
- en el sistema está dispuesto un protocolo de comunicación adicional entre dicho equipo de prueba y dicho dispositivo en fase de prueba, permitiendo el protocolo de comunicación cambiar la señalización de datos entre dicho equipo de prueba y dicho dispositivo en fase de prueba a verificación JTAG y viceversa.
14. Un transceptor (TR1, 300) para un equipo de
prueba JTAG, estando dispuesto dicho transceptor para ser adaptado
en el recorrido de transmisión entre el equipo de prueba JTAG (TS) y
un dispositivo en fase de prueba (DUT), caracterizado
porque
- el transceptor (TR1, 300) está dispuesto para disponer los datos de prueba que han de enviarse desde la interfaz (TAP) según la definición JTAG en un modo apropiado para un recorrido de transmisión asíncrona y, en consecuencia, para disponer los datos de prueba que han de recibirse desde el recorrido de transmisión asíncrona en un modo sincronizado requerido por dicha interfaz (TAP).
15. Un transceptor según la reivindicación 14,
caracterizado porque
- el transceptor (TR1, 300) está dispuesto para enviar señal selectora de modo de prueba (TMS) y entrada de datos de prueba (TDI) al recorrido de transmisión y para sincronizar la salida de datos de prueba (TDO) recibida desde el dispositivo en fase de prueba (DUT) en sincronización con una señal de reloj de prueba (TCK) requerida por dicha interfaz (TAP).
16. Un transceptor según la reivindicación 15,
caracterizado porque
- el transceptor (TR1, 300) comprende una unidad de empaquetado (302) dispuesta para empaquetar la señal selectora de modo de prueba (TMS) y la entrada de datos de prueba (TDI) en sincronización con la señal de reloj de prueba (TCK) que ha de enviarse a los paquetes.
17. Un transceptor según la reivindicación 15 ó
16, caracterizado porque
- la señal selectora de modo de prueba (TMS) y la entrada de datos de prueba (TDI) están dispuestas para que sean empaquetadas de tal manera que la secuencia de una señal de reloj está ilustrada por una presentación de dos bits que comprende los valores de la señal selectora de modo de prueba (TMS) y la entrada de datos de prueba (TDI) en el borde ascendente de la señal de reloj.
18. Un transceptor según una cualquiera de las
reivindicaciones 14 a 17, caracterizado porque
- el transceptor comprende medios de creación de retardo (312, 314) para crear retardo en la salida de datos de prueba (TDO) recibida desde el dispositivo en fase de prueba (DUT) para lograr dicha sincronización de interfaz.
\newpage
19. Un transceptor según la reivindicación 18,
caracterizado porque
- dicho retardo está dispuesto para ajustarse sobre la base de al menos uno de los siguientes parámetros: retardo de recorrido de transmisión y/o una variación del mismo, retardo de codificación/decodificación de datos de prueba, retardo de sincronización de salida de datos de prueba (TDO), retardo causado por el dispositivo en fase de prueba, retardo de almacenamiento en memoria intermedia de la verificación.
20. Un transceptor según la reivindicación 18 ó
19, caracterizado porque
- los medios de creación de retardo comprenden una memoria intermedia (704) para almacenar en memoria intermedia la salida de datos de prueba (TDO) recibida desde el dispositivo en fase de prueba y un contador (702) sincronizado con una señal de reloj de prueba (TCK), estando provisto el contador (702) de un valor umbral sensible a dicho retardo, y cuando se supera el valor umbral la memoria intermedia (704) está dispuesta para liberar la salida de datos de prueba (TDO) almacenada en memoria intermedia a dicha interfaz.
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