DE60109807T2

DE60109807T2 - Verfahren zur lokalisierung von defekten in einer teststruktur

Info

Publication number: DE60109807T2
Application number: DE60109807T
Authority: DE
Inventors: L. Martin VOOGEL; Ly Leon NGUYEN; Narasimhan Vasudevan
Original assignee: Xilinx Inc
Current assignee: Xilinx Inc
Priority date: 2000-11-08
Filing date: 2001-10-16
Publication date: 2006-02-16
Anticipated expiration: 2021-10-17
Also published as: EP1334370A2; US6509739B1; JP4359431B2; DE60109807D1; CA2425609A1; JP2004513526A; EP1334370B1; WO2002039131A2; WO2002039131A3; CA2425609C; TW531650B

Description

Hintergrund der Erfindung
Gebiet der Erfindung
Die Erfindung betrifft die Fehlersuche in hoch entwickelten Technologien zur Waferbearbeitung und betrifft insbesondere die Lokalisierung von Defekten auf Wafern und die Quantifizierung ihres Ausmaßes.
Beschreibung der verwandten Technologie
Während des Herstellungsprozesses wird ein Wafer einer Reihe von Dotierungs-, Beschichtungs- und Strukturierungsschritten unterworfen. Jeder dieser Schritte muss genaue physikalische Erfordernisse erfüllen. Alle Schritte weisen jedoch eine gewisse Abweichung von der perfekten Kalibrierung auf, was zu einer gewissen Abweichung auf der Oberfläche des Wafers führt.
Um diese Abweichungen zu minimieren, werden zahlreiche Prüfungen und Tests durchgeführt, um unerwünschte Defekte zu erfassen. Einmal erfasst, werden diese Defekte in einem Prozess, der Versagensanalyse genannt wird, analysiert. Während der Versagensanalyse können wertvolle Informationen mit Bezug auf Schwierigkeiten mit den Herstellungsstoffen, den Prozessrezepturen, der umgebenden Luft, dem Personal, den Prozessmaschinen und den Prozessstoffen gewonnen werden. Die Erfassung von Defekten eines integrierten Schaltkreises ist daher entscheidend für eine hohe Ausbeute und die Prozesssteuerung.
Wenn ein neuer Herstellungsprozess entwickelt wird, kann mit Vorteil eine Prüfstruktur speziell zum Prüfen des neuen Herstellungsprozesses hergestellt werden. Alternativ kann ein Wafer, der in erster Linie gewünschte integrierte Schaltungs-Bauelemente enthält, auch zwischen den gewünschten Bauelementen verteilte Prüfstrukturen enthalten.
1 illustriert zwei übliche Prüfstrukturen 100: eine Gabel 101 und eine Schlangenlinie 102. Um Defekte mit Hilfe einer dieser Strukturen zu identifizieren, würde ein Benutzer ein Eingangssignal an einem Ende der Struktur anlegen und ermitteln, ob ein passendes Ausgangssignal am anderen Ende erzeugt wird. Diese Prüfstrukturen können auf Prüfchips angeordnet sein, oder auf tatsächlichen Produktionschips um die Herstellungsprozesse zu prüfen.
Die Prüfstrukturen 100 erlauben es, auf „Unterbrechungen" und auf „Kurzschlüsse" zu prüfen. Eine Unterbrechung ist ein Versagen in der Verbindungsfähigkeit oder ein übermäßig hoher Widerstand zwischen zwei vermeintlich verbundenen Punkten. Die Schlangenlinie 102 wird typischerweise verwendet, um Unterbrechungen zu erfassen. Ein Kurzschluss ist ein Versagen, bei dem eine Verbindungsfähigkeit zwischen vermeintlich nicht verbundenen Punkten existiert. Eine Unterbrechung kann in einem Metalldraht (Leitung), einer Polysilizium-Leitung, einer Diffusionsleitung, einem Kontakt oder einem Durchgang vorliegen. Ein Kurzschluss kann in den Formen Metall zu Metall, Polysilizium zu Polysilizium, Diffusionsbereich zu Diffusionsbereich oder Kontakt zu Polysilizium vorliegen. Die Gabel 101 wird typischerweise verwendet, um Kurzschlüsse zu erfassen.
Die oben genannten Prüfstrukturen, d.h., die Gabel 101 und die Schlangenlinie 102 weisen klare Nachteile auf. Zum Beispiel ist das Lokalisieren und Analysieren von Versagern mit jeder der Strukturen schwierig und zeitaufwendig. Insbesondere gibt die Erfassung eines Unterbrechungs- oder eines Kurzschluss-Zustands dem Benutzer keinerlei Auskunft, wo genau auf der Gabel oder der Schlangenlinie der Defekt lokalisiert ist.
Die Bestimmung der Position des Defekts erfordert eine Begutachtung der Struktur durch den Benutzer. In der gegenwärtigen Technologie ist die visuelle Begutachtung ein wesentliches Verfahren bei der Bestimmung von Chipversagen. Eine visuelle Begutachtung ist ein mühsamer Vorgang, der beträchtlichen Zeitaufwand und einen erfahrenen Produktingenieur erfordert. Um die Dinge zu komplizieren, führen darüber hinaus nicht alle visuellen Defekte zu elektrischen Versagern. Daher muss der Benutzer, um die visuellen Defekte eingehender zu analysieren, typischerweise sowohl Untersuchungen mit optischer Mikroskopie als auch mit Rasterelektronenmikroskopie (REM) durchführen. Weiter sind viele Defekte in einer ersten Begutachtung nicht sichtbar, wodurch die Lokalisierung der Defekte mit einem REM außerordentlich schwierig, wenn nicht unmöglich gemacht wird.
Das US Patent Nr. 5,083,083 und das europäische Patent Nr. 0288804B offenbaren Verfahren zum Identifizieren von Defekten in integrierten Schaltkreisen. Diese Verfahren quantifizieren nicht das Ausmaß der Defekte, auch wenn sie lokalisiert sind. Das US Patent Nr. 5,506,509 beschreibt einen Schaltkreis und ein Verfahren zum Messen des Squib-Widerstands.
Es ist von Bedeutung, dass die gegenwärtige Technologie, selbst wenn Defekte lokalisiert sind, keine Mittel bereitstellt, um das Ausmaß des Defekts zu quantifizieren. Beide, sowohl die Position als auch das Ausmaß eines Defekts liefern dem Benutzer wertvolle Information für die Versagensanalyse und können sogar die Natur des Defekts angeben, ohne dass eine Versagensanalyse durchgeführt wird. Wegen ihrer Kosten und Komplexität versuchen die Benutzer die Anwendung der Versagensanalyse zu minimieren. Wie dem Fachmann bekannt ist, ist ein besonders großer Defekt wahrscheinlich eher das Ergebnis einer Partikelverunreinigung als eines unvollständigen Ätzens. Jedoch ist die Identifizierung von andern Arten von Defekten weniger eindeutig. Daher müssen viele Arten von Defekten selbst nach der Lokalisierung noch einer Versagensanalyse unterworfen werden.
Es besteht daher ein Bedürfnis nach einem kostengünstigen Verfahren und einer Prüfstruktur, um Defekte auf einem Wafer lokalisieren und ihr Ausmaß quantifizieren zu können.
Zusammenfassung der Erfindung
Nach der vorliegenden Erfindung stellt eine Prüfstruktur, die zur Prüfung eines Herstellungsprozesses eingesetzt wird, Defektinformation rasch und exakt bereit. Die Prüfstruktur ist so ausgebildet, dass sie Strukturen, die in einer kommerziellen Vorrichtung vorliegen werden, nachahmt. Die Prüfstrukturen enthalten eine erste Mehrzahl von Leitungen, die in einer ersten parallelen Orientierung vorgesehen sind, eine erste Dekodiereinrichtung, die mit der ersten Mehrzahl von Leitungen gekoppelt ist, um eine der ersten Mehrzahl von Leitungen auszuwählen, und einen ersten Leseverstärker, der mit dem Ausgang der ersten Dekodiereinrichtung gekoppelt ist. Um eine Unterbrechung zu analysieren, wird eine Leitung in der Prüfstruktur mit einem Leseverstärker gekoppelt. Die Leitung wird mit einem großen Eingangssignal versorgt. Um den Widerstand der Unterbrechung zu bestimmen, wird der Leseverstärker dann mit einer Mehrzahl von Bezugsspannungen versorgt.
In der vorliegenden Erfindung wird ein mathematisches Modell des Widerstands der Leitung erzeugt, das auf der Bezugsspannung, mit der der Leseverstärker versorgt wird, basiert. In einer Ausgestaltung wird das mathematische Modell unter Verwendung eines Simulationsprogramms, wie HSPICE erzeugt. Unter Verwendung dieses mathematischen Modells kann die Prüfstruktur der vorliegenden Erfindung schnell Defektniveaus bis hinab zu einigen Defekten pro Million getesteter Positionen bei minimalen Kosten erfassen.
Die Prüfstruktur kann auch die Position des Defekts oder der Defekte auf der Leitung bestimmen. Um dies zu erreichen, enthält die Prüfstruktur weiter eine Mehrzahl von Transistoren, wobei jeder Transistor eine Source-Elektrode, eine Drain-Elektrode und eine Gate-Elektrode aufweist, wobei die Source-Elektrode und die Drain-Elektrode mit der ausgewählten Leitung bzw. einer benachbarten, nicht ausgewählten Leitung verbunden sind, und die Gate-Elektrode mit Auswahlschaltungen verbunden ist. Unter Verwendung der Auswahlschaltungen werden die Transistoren selektiv an- bzw. ausgeschaltet, wodurch vorbestimmte Pfade durch die Prüfstruktur erzeugt werden. Die mit den verschiedenen Pfaden verbundenen Widerstandswerte werden dann verglichen, um die Position der Unterbrechung(en) zu bestimmen. Auf diese Weise kann die Position der Unterbrechung(en) auf einige Mikrometer genau bestimmt werden.
Wenn die Unterbrechungen im Wesentlichen über die gesamte geprüfte Leitung verteilt sind, so kann die Versagensanalyse immer noch mühsam, zeitraubend und manchmal nicht schlüssig sein. Wenn jedoch ein Segment der geprüften Leitung einen signifikant höheren Widerstand als die anderen Segmente hat, dann kann die Versagensanalyse schnell durchgeführt werden, und sie kann sehr viel sicherere Schlussfolgerungen ergeben. Die vorliegende Erfindung fördert daher eine bessere Versagensanalyse.
Gemäß der vorliegenden Erfindung enthält die Prüfstruktur weiter eine zweite Mehrzahl von Leitungen, die in einer zweiten parallelen Orientierung vorgesehen sind, eine zweite Dekodiereinrichtung, die mit der zweiten Mehrzahl von Leitungen gekoppelt ist, um eine der zweiten Mehrzahl von Leitungen auszuwählen, und einen zweiten Leseverstärker, der mit dem Ausgang der zweiten Dekodiereinrichtung gekoppelt ist. In einer Ausgestaltung steht die zweite parallele Orientierung senkrecht auf der ersten parallelen Orientierung. Die erste Mehrzahl von Leitungen ist in einer Lage ausgebildet und die zweite Mehrzahl von Leitungen ist ein einer anderen Lage des integrierten Schaltkreises ausgebildet. Auf diese Weise kann für jede Prozesslage eine getrennte Rückmeldung vorgesehen sein.
Um einen Kurzschluss zu bestimmen, wird in der Prüfstruktur eine Mehrzahl von Prüfstreifen parallel zu jeder der ersten Mehrzahl von Leitungen gebildet. Jeder Prüfstreifen ist mit einer der zweiten Mehrzahl von Leitungen gekoppelt. Indem die geprüfte Leitung in der ersten Mehrzahl von Leitungen mit einem hohen Signal versorgt wird, und das Ausgangssignal der entsprechenden Leitung von der zweiten Mehrzahl von Leitungen beobachtet wird, identifiziert die vorliegende Erfindung rasch und exakt einen Kurzschluss zwischen der geprüften Leitung und dem zugehörigen Prüfstreifen.
Kurze Beschreibung der Zeichnungen
1 illustriert gängige, auf integrierten Schaltkreisen angeordnete Ausbeute-Strukturen, die zum Prüfen eines Herstellungsprozesses eingesetzt werden.
2A illustriert eine vereinfachte Prüfstruktur zum Lokalisieren von Unterbrechungen in einem integrierten Schaltkreis, dem die erfindungsgemäße Prüfstruktur zugefügt werden kann.
2B illustriert beispielhafte Erfassungsschaltungen, die in der vorliegenden Erfindung eingesetzt werden können.
2C illustriert einen Leseverstärker, der in den Erfassungsschaltungen der 2B eingesetzt werden kann.
3 zeigt ein Diagramm, das ein mathematisches Modell des Widerstands der geprüften Leitung darstellt, basierend auf der Bezugsspannung, mit der der Leseverstärker versorgt wird.
4 illustriert eine Mehrzahl von Positionstransistoren, die in der Struktur der 2A enthalten sind, die die Identifizierung der Position der Unterbrechung (d.h., eines Elements mit hohem Widerstand) auf der geprüften Leitung unterstützen.
5A–5E illustrieren die verschiedenen Signalpfade des Prüfsignals während eines Prüfverfahrens der vorliegenden Erfindung.
6A–6E illustrieren die verschiedenen Signalpfade des Prüfsignals während eines anderen Ausführungsbeispiels des Prüfverfahrens der vorliegenden Erfindung.
7 zeigt ein Flussdiagramm des Prüfverfahrens der vorliegenden Erfindung.
8 illustriert eine Prüfstruktur zum Lokalisieren von Kurzschlüssen in einem integrierten Schaltkreis.
9 illustriert ein Layout einer Prüfstruktur der vorliegenden Erfindung.
10A–10C illustrieren Wafer, die eine Mehrzahl von integrierten Schaltkreisen und verschiedene Prüfstrukturen gemäß der vorliegenden Erfindung enthalten.
Ausführliche Beschreibung der Zeichnungen
Ein integrierter Schaltkreis ist aus mehreren Lagen gebildet, die Halbleiter-Lagen, leitende Lagen und isolierende Lagen umfassen. Gemäß der vorliegenden Erfindung werden Prüfleitungen von den Halbleiter-Lagen und den leitenden Lagen gebildet, um die Identifizierung von Defekten, d.h., von Unterbrechungen und Kurzschlüssen, in dem integrierten Schaltkreis zu erleichtern. Der Begriff „Lage" bezieht sich daher nachfolgend auf eine Halbleiterlage oder eine leitende Lage.
Eine tatsächliche Prüfstruktur nach der vorliegenden Erfindung würde typischerweise Leitungen enthalten, die sowohl in jeder der Metall- (leitenden) Lagen gebildet sind, als auch in einer Lage, die Halbleitermaterialien umfasst. Eine tatsächliche Prüfstruktur würde daher mehrere Lagen enthalten, die alle entsprechend der relativen Positionen in dem integrierten Schaltkreis übereinander geschichtet sind. Beispielsweise könnte, unter der Annahme, dass der integrierte Schaltkreis fünf Metallschichten aufweist, Lage Eins n- und p-Typ Diffusionsgebiete, Polysilizium und zugeordnete Kontakte (n-Diffusion, p-Diffusion und Polysilizium) enthalten. Lage Zwei könnte Metall 1 enthalten und mit Metall 1 gebildete Durchgänge. Lage Drei könnte Metall 2 enthalten und mit Metall 2 gebildete Durchgänge. Lage Vier könnte Metall 3 enthalten und mit Metall 3 gebildete Durchgänge. Lage Fünf könnte Metall 4 enthalten und mit Metall 4 gebildete Durchgänge. Schließlich könnte Lage Sechs Metall 5 enthalten und mit Metall 5 gebildete Durchgänge. In der vorliegenden Erfindung enthält jede Lage entweder horizontale oder vertikale Leitungen, die aus dem in dieser Lage vorhandenen Material gebildet sind. Angrenzende Lagen haben unterschiedliche Leitungsorientierungen.
2A ist eine vereinfachte schematische Darstellung einer Prüfstruktur 200, die auf einem Chip angeordnet ist, um das Vorhandensein von Unterbrechungen zu bestimmen. Die Prüfstruktur 200 enthält eine Mehrzahl von horizontalen Leitungen 208A–208D, die aus einer Lage in dem integrierten Schaltkreis gebildet sind, und eine Mehrzahl von vertikalen Leitungen 201A–201D, die aus einer angrenzenden Lage in dem integrierten Schaltkreis gebildet sind. Eine tatsächliche Prüfstruktur würde daher mehrere Prüfstrukturen 200 enthalten, die entsprechend der relativen Lagen in dem integrierten Schaltkreis geschichtet sind.
Es sei bemerkt, dass, obwohl nur vier Leitungen in jeder Orientierung, d.h., horizontal oder vertikal, gezeigt sind, jede Anzahl an Leitungen (typischerweise hunderte oder sogar tausende von Leitungen) vorgesehen sein kann um die Layoutbedingungen auf dem integrierten Schaltkreis zuverlässig zu replizieren. Die vier horizontalen oder vertikalen Leitungen sind daher nur zum Zweck der Illustration gezeigt und sollen die vorliegende Erfindung nicht beschränken.
Um jegliche Unterbrechungen in den Leitungen der Prüfstruktur 200 zu erfassen, muss jede horizontale und vertikale Leitung geprüft werden. Die Schaltung 200 kann eingesetzt werden, um jede solche Leitung für die Prüfung zu isolieren. Speziell wird eine vertikale Dekodiereinrichtung 202 mit einem Dekoder- Eingangsabschnitt 202(1) und einem Dekoder-Ausgangsabschnitt 202(2) benutzt, um die geeigneten Dekodertransistoren anzuschalten um eine vertikale Leitung 201 zu isolieren. (Es sei bemerkt, dass die Schaltung zum An- und Abschalten von bestimmten Dekodertransistoren im Stand der Technik wohlbekannt ist und daher hier nicht im Detail beschrieben ist.) In ähnlicher Art und Weise wird eine horizontale Dekodiereinrichtung 205 mit einem Dekoder-Eingangsabschnitt 205(1) und einem Dekoder-Ausgangsabschnitt 205(2) benutzt, um die geeigneten Dekodertransistoren anzuschalten um eine horizontale Prüfleitung 208 zu isolieren.
Beispielsweise werden, um auf eine Unterbrechung in einer vertikalen Leitung 201C zu prüfen, die Dekodertransistoren 203C und 204C (Teil des Dekoder-Eingangsabschnitts 202(1) bzw. des Dekoder-Ausgangsabschnitts 202(2)) angeschaltet, indem eine geeignet hohe Spannung an ihren Gate-Elektroden angelegt wird. Die Dekodertransistoren 203A, 203B und 203D werden ebenso wie die Dekodertransistoren 204A, 204B und 204D abgeschaltet, indem eine geeignet niedrige Gate-Spannung an ihren Elektroden angelegt wird. Auf diese Weise wird die vertikale Leitung 201C von anderen vertikalen Leitungen in der Prüfstruktur 200 isoliert.
Dann wird dem Schaltkreis 200 ein hohes Eingangsprüfsignal in_ver bereitgestellt. Wenn ein Ausgangsprüfsignal out_ver ebenfalls hoch ist, so weist die vertikale Leitung 201C keine Unterbrechungen (d.h., Elemente mit hohem Widerstand) auf und wird als „durchleitend" gekennzeichnet. Wenn, auf der anderen Seite, das Ausgangsprüfsignal out_ver niedrig ist, dann weist die vertikale Leitung 201C eine Unterbrechung auf und wird als „versagend" gekennzeichnet.
Ein ähnlicher Arbeitsablauf kann durchgeführt werden, um auf Unterbrechungen in einer horizontalen Leitung 208 zu prüfen. Beispielsweise werden, um auf eine Unterbrechung in einer vertikalen Leitung 208B zu prüfen die Dekodertransistoren 206B und 207B (Teil des Dekoder-Eingangsabschnitts 205(1) bzw. des Dekoder-Ausgangsabschnitts 205(2)) angeschaltet, indem eine geeignet hohe Spannung an ihren Gate-Elektroden angelegt wird. Die Dekodertransistoren 206A, 206C und 206D werden ebenso wie die Transistoren 207A, 207C und 207D abgeschaltet, indem eine geeignet niedrige Spannung an ihren Gate-Elektroden angelegt wird. Auf diese Weise wird die horizontale Leitung 208B von anderen horizontalen Leitungen in der Prüfstruktur 200 isoliert. Dann wird der Prüfstruktur 200 ein hohes Eingangsprüfsignal in_hor bereitgestellt. Wenn ein Ausgangsprüfsignal out_hor ebenfalls hoch ist, so weist die horizontale Leitung 208B keine Unterbrechungen (d.h., Elemente mit hohem Widerstand) auf und wird als „durchleitend" gekennzeichnet. Wenn, auf der anderen Seite, das Ausgangsprüfsignal out_hor niedrig ist, dann weist die horizontale Leitung 208B eine Unterbrechung auf und wird als „versagend" gekennzeichnet.
Es sei bemerkt, dass für jede Leitung ein Paar an Dekodertransistoren bereitgestellt ist. Eine tatsächliche Prüfstruktur würde daher hunderte oder sogar tausende von Paaren von Dekodertransistoren enthalten, wobei jedes Paar einer Leitung in der Prüfstruktur zugeordnet wäre.
Die Verwendung der Prüfstruktur 200 anstelle der Ausbeute-Strukturen 100 vermindert den Zeitbedarf zur Lokalisierung von Unterbrechungen erheblich. Zum Beispiel kann die Prüfstruktur 200 in Sekunden eine Unterbrechung lokalisieren, die einen Benutzer, der eine visuelle Begutachtung einer Ausbeute-Struktur durchführt, zur Lokalisierung Stunden kosten könnte. Darüber hinaus erfasst die Prüfstruktur 200 eine Unterbrechung ohne die nötige Fertigkeit eines erfahrenen Produktingenieurs oder die Unkosten für ein REM, wodurch die Kosten von menschlichen und von Ausrüstungsressourcen reduziert werden.
Gemäß der vorliegenden Erfindung vergleicht ein Leseverstärker, um eine Unterbrechung zu erfassen, ein Ausgangssignal (d.h., ein Signal out_ver oder out_hor, das durch eine geprüfte Leitung übertragen wurde) mit einer Bezugsspannung vref. Die Spannung vref steuert die Empfindlichkeit des Leseverstärkers. Wenn das Eingangssignal größer ist als die Spannung vref, so ist keine Unterbrechung vorhanden und der Leseverstärker gibt als Signal eine logische Eins aus (als Kennzeichen für durchleitend). Wenn, im Gegensatz, das Eingangssignal kleiner als die Spannung vref ist, dann muss mindestens eine Unterbrechung vorhanden sein und der Leseverstärker gibt als Signal eine logische Null aus (als Kennzeichen für versagend).
Wenn eine Anzahl von Unterbrechungen auf dem integrierten Schaltkreis identifiziert ist und der Benutzer eine Versagensanalyse für diese Unterbrechungen durchführen möchte, dann wäre die Kenntnis der Größe der Widerstände, die mit den Unterbrechungen verbunden sind, außerordentlich hilfreich. Insbesondere hat die Anmelderin festgestellt, dass die Größe der Widerstände zum großen Teil von dem betroffenen Prozessproblem abhängt. Die Kenntnis der Größe der Widerstände kann daher wertvolle Hinweise zur Identifizierung und Korrektur des Prozessproblems liefern. Dies gilt insbesondere für „unreife" Prozesse, in denen Prozesssteuerungen nicht voll entwickelt sind. Daher wird, sogar für einen wohlbekannten Prozess, wie etwa dem CMOS Prozess, ein Verkleinerungsschritt der diesen Prozess nutzenden Technologie seine eigene Prozesssteuerung erfordern.
2B illustriert eine beispielhafte Erfassungsschaltung 210, die in der vorliegenden Erfindung eingesetzt werden kann. Zwei vertikale Dekodertransistoren 203N und 204N haben ihre Gate-Elektroden mit der Spannung Vdd verbunden und sind daher angeschaltet. Auf diese Weise ist eine vertikale Leitung 201N zur Prüfung ausgewählt. Die Erfassungsschaltung 210 enthält einen Leseverstärker 219, der ein Eingangssignal „in" erhält, das gepuffert und durch eine vertikale Leitung 201N, dargestellt durch einen Widerstand, geführt worden ist, und der, basierend auf der Bezugsspannung vref ein Ausgangssignal „out" erzeugt.
Ein erläuternder Leseverstärker 219 ist in 2C gezeigt. In der Ausgestaltung der 2C enthält der Leseverstärker 219 zwei PMOS Transistoren 230 und 231, deren Gate-Elektroden gekoppelt sind, deren Source-Elektroden mit einer gemeinsamen Spannungsquelle Vdd verbunden sind und deren Drain-Elektroden mit den jeweiligen Drain-Elektroden von zwei NMOS Transistoren 232 und 233 verbunden sind. Diese NMOS Transistoren haben ihre Gate-Elektroden mit dem Eingangssignal „in" beziehungsweise der Bezugsspannung vref verbunden, und ihre Source-Elektroden mit der Drain-Elektrode eines NMOS Transistors 234. Der Transistor 234 hat weiter eine Gate-Elektrode, die mit der Drain-Elektrode eines PMOS Transistors 231 verbunden ist. Die Drain-Elektrode des PMOS Transistors 230 ist über drei in Serie geschaltete Inverter 235, 236 und 237 mit dem Ausgangssignal „out" verbunden. In dieser Konfiguration arbeitet der Leseverstärker 219 als Stromspiegel.
Die unten stehende Tabelle 1 stellt die Größen der Transistoren zusammen, die die Elemente der Ausgestaltung des in 2C gezeigten Leseverstärkers 219 umfassen.
Tabelle 1
Es sei bemerkt, dass, auch wenn in 2C ein spezifisches Ausführungsbeispiel eines Leseverstärkers gezeigt wird, der Leseverstärker 219 jede Art von Leseverstärker sein kann, und er nicht auf den Stromspiegel-Leseverstärker beschränkt ist, der hier im Detail beschrieben ist. Zum Beispiel enthält die vorliegende Erfindung in einem anderen Ausführungsbeispiel einen kreuzgekoppelten Leseverstärker.
In noch einem anderen Ausführungsbeispiel ist der Leseverstärker 219 durch einen Inverter ersetzt (wodurch die Notwendigkeit für eine Bezugsspannung entfällt). Wie dem Fachmann bekannt ist, hat ein Inverter, wie ein Leseverstärker, einen Auslösepunkt. Auch wenn das Ausmaß des Defekts unter Verwendung eines einzigen Inverters nicht bestimmt werden kann (wie mit Bezug auf 3 weiter unten erläutert), kann die Position des Defekts mit einer der Prüfstrukturen der vorliegenden Erfindung erfasst werden. Um das Ausmaß des Defekts zu bestimmen, könnten mehrere Inverter mit verschiedenen Auslösepunkten mit den Prüfstrukturen bereitgestellt werden. In diesem Ausführungsbeispiel sind die Inverter selektiv mit der geprüften Leitung verbunden. Auf diese Weise kann das relative Ausmaß des Defekts bestimmt werden. Und in noch einer anderen Ausgestaltung wird, anstatt die Spannung zu messen, der Strom gemessen, um den Widerstand zu ermitteln.
Nochmals mit Bezug auf 2B enthält ein Treiber 211 zwei Inverter 212A und 212B, die in Reihe verbunden sind, um eine vertikale Leitung 201N mit einem Signal test_in anzusteuern. Der Treiber 211 stellt die oben erwähnte Pufferfunktion bereit. Der Transistor 213 stellt das Mittel dar, um einen Pfad von dem Treiber 211 zu dem vertikalen Dekodertransistor 203N zu liefern. Der Transistor 213 könnte daher einen oder mehrere Transistoren (oder sogar andere Bauelemente) enthalten. Der Transistor 217 stellt das Mittel dar, um einen Pfad von dem vertikalen Dekodertransistor 204N zu dem Leseverstärker 219 zu liefern. Daher könnte der Transistor 217 wie der Transistor 213 einen oder mehrere Transistoren (oder sogar andere Bauelemente) enthalten. Der Transistor 218, dessen Gate-Elektrode mit Vdd verbunden ist, verschafft dem Eingang des Leseverstärkers 219 einen schwachen Pull-down. Daher erhält der Leseverstärker 219 eine logische Null, wenn nicht ein hohes Signal test_in bereitgestellt wird. Das Übertragungsgatter 220 stellt sicher, dass das „out" Signal des Leseverstärkers 219 der entsprechenden Schaltung (nicht gezeigt) als das Signal test_out übermittelt wird.
Die unten stehende Tabelle 2 stellt die Breiten und Längen der verschiedenen Transistoren zusammen, die die Elemente der Erfassungsschaltung 210 umfassen.
Tabelle 2
Wie zuvor erwähnt, steuert die Bezugsspannung vref die Empfindlichkeit des Leseverstärkers 219. Mit anderen Worten würden für verschiedene Werte der Spannung vref verschiedene Leitungswiderstände dazu führen, dass die vertikale Leitung 201N als unterbrochen gekennzeichnet wird.
Wenn der Widerstand der vertikalen Leitung 201N unterhalb von 10,000 Ohm liegt, dann würden die meisten Benutzer die vertikale Leitung 201N als nicht unterbrochen kennzeichnen (d.h., die Leitung „leitet durch"). Auf der anderen Seite, wenn der Widerstand der vertikalen Leitung 201N statt dessen 1 MOhm beträgt, dann würden die meisten Benutzer die vertikale Leitung 201N als unterbrochen kennzeichnen (d.h., die Leitung „versagt"). In gegenwärtigen Prüfträgern, wie etwa SRAM Chips, wird jedoch der tatsächliche Widerstand der geprüften Leitung nicht gemessen.
Gemäß der vorliegenden Erfindung wird ein Simulationsprogramm eingesetzt, um ein mathematisches Modell des Leseverstärkers und der geprüften Leitung zu erzeugen. Insbesondere trägt das mathematische Modell die Bezugsspannung vref für einen bestimmten Leseverstärker gegen den Widerstand der geprüften Leitung auf. In einem Ausführungsbeispiel läuft ein Simulationsprogramm HSPICE, lizensiert von Meta Software aus Cambridge, Massachusetts, auf einer Sun Workstation um das mathematische Modell zu liefern. HSPICE simuliert Schaltungen von fast jeder Größe (beispielsweise 250.000 Gate-Elektroden Simulationen auf Transistorlevel) und läuft sehr schnell. Die Ergebnisse von HSPICE können mit Hilfe eines graphischen Analyseprogramms, wie etwa ViewTrace, lizensiert von Innoveda aus Marlboro, Massachusetts, untersucht werden.
Andere Simulationsprogramme, wie etwa SPICE (Simulation Programm with Intergrated Circuit Emphasis) können ebenfalls benutzt werden um das mathematische Modell zu erzeugen. SPICE ist ein weit verbreitetes Simulationsprogramm für Schaltungen, das als Public Domain Software an der University of California entwickelt wurde. Es sei bemerkt, dass, auch wenn die Modelle der Bauelemente und die Simulationsalgorithmen in SPICE mit denen von HSPICE vergleichbar sind, die Benutzerschnittstelle in SPICE weniger ausgefeilt ist (d.h., die graphische Ausgabe ist für Zeilendrucker gedacht).
3 zeigt einen logarithmischen Graphen 300, der mit HSPICE erzeugt wurde, um den Leseverstärker 219 (2C) und die Leitung 201N zu simulieren. Der Graph 300 trägt die Bezugsspannung (Vref) auf der x-Achse und den Widerstand (Ropen) auf der y-Achse auf. Die Kurve 301 gibt den Widerstand an, bei dem der Leseverstärker 219 seinen Ausgang von einem logischen Zustand in einen anderen wechselt. Wenn dem Leseverstärker 219 zum Beispiel eine Bezugsspannung von 0,7 Volt bereitgestellt wird, dann wechselt der Leseverstärker 219 sein Ausgangssignal von einem logischen Zustand in einen anderen, wenn der Widerstand der Leitung 201N ungefähr gleich 300 kOhm ist (angegeben durch den Punkt 301A auf der Kurve 300). Wenn daher der tatsächliche Widerstand der Leitung 201N kleiner als 300 kOhm ist, dann ist bekannt, dass sich die Leitung 201N in der „durchleitenden" (nicht unterbrochenen) Region 302 befindet; wohingegen, wenn der tatsächliche Widerstand der Leitung 201N größer als 300 kOhm ist, dann ist bekannt, dass sich die Leitung 201N in der „versagenden" (unterbrochenen) Region 303 befindet.
Gemäß der vorliegenden Erfindung wird der tatsächliche Widerstand der geprüften Leitung gemessen, indem die Bezugsspannung vref gemessen wird. Auf diese Weise ist der Widerstand bekannt, wenn der logische Übergang erfolgt. In einem Ausführungsbeispiel werden dem Leseverstärker 219 sukzessive niedrigere Bezugsspannungen geliefert. Es versteht sich, dass, sobald ein logischer Übergang erfolgt, kleinere Änderungen in Vref geliefert werden können, um den Widerstand der geprüften Leitung genauer zu bestimmen.
In einem Ausführungsbeispiel der Erfindung wird eine sorgfältige Messung der Prüfstruktur 200 (2A) unter Verwendung von Graph 300 (3) vorgenommen um den tatsächlichen Widerstand der Leitung 201 zu bestimmen. Typischerweise wird eine Leitung 201 zunächst unter Verwendung einer hohen Bezugsspannung Vref (2B) geprüft, wie etwa 1,2 V. Wenn der Leseverstärker 219 das Signal einer logischen Null ausgibt (d.h., das Eingangssignal ist kleiner als Vref), dann muss der Widerstand der Unterbrechung nach Graph 300 größer als 150 kOhm sein. Bei einer Zielsuche bezüglich des Widerstands wird die Bezugsspannung Vref halbiert (1,2/2 = 0,6) und die Leitung 201 wird dann mit der neuen Bezugsspannung von 0,6 V geprüft. Wenn der Leseverstärker 219 das Signal einer logischen Eins ausgibt (d.h., das Eingangssignal ist größer als Vref), dann muss der Widerstand der Unterbrechung zwischen 150 kOhm und 400 kOhm liegen. Um die Zielsuche bezüglich des Widerstands fortzusetzen, wird daher der Unterschied zwischen den beiden letzten Bezugsspannungen (1,2 – 0,6 = 0,6) halbiert (0,6/2 = 0,3), diese Differenz wird zu der letzten Bezugsspannung addiert (0,6 + 0,3 = 0,9), und die Leitung 201 wird dann mit dieser neue Bezugsspannung geprüft. Die Zielsuche bezüglich des Widerstands wird fortgesetzt, bis der der Wert von Vref, der dazu führt, dass der Leseverstärker 219 den Zustand ändert, (Kippspannung) bestimmt ist. Unter Verwendung von Graph 300 quantifiziert dieser Wert den tatsächlichen Widerstand der Leitung 201.
Andere Suchverfahren, wie etwa eine lineare Suche, sind für die vorliegende Erfindung ebenso anwendbar. Bei einer linearen Suche wird eine Deltaänderung in Vref, wie etwa 0,1 V gewählt, dann wird die Leitung 201 bei sukzessive kleineren Spannungen geprüft, bis die Kippspannung bestimmt ist. Es sei bemerkt, dass dieses Verfahren zu einem längeren Zeitverbrauch bis zur Konvergenz führen kann, wenn nicht eine relativ genaue erste Bezugsspannung gewählt wird.
Nachdem der Benutzer die Größe des Widerstands der geprüften Leitung kennt, kann der Benutzer optimale Kandidaten für eine Spannungskontrastprüfung (Vcontrast) auswählen. Vcontrast ist eine bekannte Technik, die beispielsweise bei REM angewandt wird, um die Position einer Unterbrechung in der geprüften Leitung genau festzustellen.
Während FIB (Focussed Ion Beam) können alle nicht geerdeten Metallstücke durch den fokussierten Ionenstrahl geladen werden (oder entsprechend können, während REM, alle nicht geerdeten Metallstücke durch den Elektronenstrahl geladen werden). Als Folge werden diese Stücke dunkel und sind auf dem erzeugten Röntgenbild nicht sichtbar. Jedoch werden alle mit Erde verbundenen (d.h., mit einem Entladungspfad zur Erde versehenen) Metallstücke nicht geladen und werden daher helle Merkmale auf dem Röntgenbild darstellen. Wenn daher eine Unterbrechung in einem Leiter existiert, dann werden die Teile auf beiden Seiten der Unterbrechung in dem Röntgenbild hell erscheinen.
In Vcontrast wird unter Verwendung des fokussierten Ionenstrahls ein zusätzlicher Schnitt an beliebiger Stelle im Leiter gemacht. An diesem Punkt folgt der Benutzer lediglich dem dunklen Segment zu der Kante des ersten hellen Merkmals. An dieser Kante existiert die Unterbrechung. Es versteht sich, dass der Widerstand umso geringer ist, je heller das Segment ist. Natürlich ist auch das Umgekehrte richtig, d.h., je dunkler das Segment ist, umso höher ist der Widerstand.
Leider ist es schwierig, Leiter mit keinen Unterbrechungen und Leiter mit Unterbrechungen, die einen niedrigen Widerstand haben (und daher eine gewisse Entladung zur Erde haben), zu unterscheiden. Daher erkennen die Fachleute auf diesem Gebiet an, dass Vcontrast funktioniert, wenn der Widerstand des Leiters größer als 1 MOhm ist. Wenn jedoch der Widerstand des Leiters kleiner als 1 MOhm ist, dann wird Vcontrast nicht funktionieren. Daher besteht ein Bedürfnis nach einem Lokalisierungsverfahren, das auch für relativ kleine Widerstände wirksam ist und vorzugsweise nach einem Verfahren, das vor der Versagensanalyse durchgeführt wird, und die Kosten der Nutzung eines REMs minimiert.
4 illustriert eine beispielhafte Mehrzahl von Positionstransistoren 401A–401E, die eine Schaltung zur Lokalisierung von Unterbrechungen gemäß der Erfindung bereitstellen. Es sei bemerkt, dass, auch wenn nur fünf Positionstransistoren 401 in 4 gezeigt sind, tatsächliche Verwirklichungen typischerweise hunderte von Positionstransistoren 401 enthalten. Bei jedem Positionstransistor 401 ist dessen Drain-Elektrode mit der geprüften Leitung (beispielsweise der vertikalen Leitung 201C) verbunden und ist dessen Source-Elektrode mit der angrenzenden Leitung (beispielsweise der vertikalen Leitung 201D) verbunden. Ein einem Ausführungsbeispiel werden die Positionstransistoren 401 von Dekodiereinrichtungen 202 gesteuert. In andere Ausführungsbeispielen werden die Positionstransistoren 401 von separaten Auswahlschaltungen gesteuert. Es sei bemerkt, dass jede Lage typischerweise ihre eigene Gruppe von Positionstransistoren hat.
Auch wenn nur die vertikalen Leitungen 201C und 201D als mit den Positionstransistoren 401 verbunden gezeigt sind, können andere vertikale Leitungen und auch horizontale Leitungen (nicht gezeigt) in ähnlicher Weise mit zusätzlichen Positionstransistoren verbunden sein. Es sei bemerkt, dass die Gate-Elektroden der Dekodertransistoren 203C und 204C mit der Spannung Vdd verbunden sind (was diese Transistoren anschaltet) und dass die Gate-Elektroden der Dekodertransistoren 203D und 204D mit Erde verbunden bleiben (was diese Transistoren abschaltet), wodurch sichergestellt wird, dass jegliche identifizierte Unterbrechung einem Segment der geprüften Leitung zugeordnet ist, d.h., der vertikalen Leitung 201C.
5A–5E illustrieren vorbestimmte Prüfmuster um das Segment der geprüften Leitung zu identifizieren, das ein hochresistives Element (nachfolgend Widerstand R) enthält. In 5A sind die Gate-Elektroden von allen Positionstransistoren 401 mit Erde verbunden, wodurch diese Transistoren abgeschaltet werden. Daher durchfließt ein hohes Signal, das an einem Knoten 1 an dem oberen Ende der vertikalen Leitung 201C bereitgestellt wird, die Mehrzahl der Positionstransistoren 401 in einem Pfad 501, d.h., nur entlang der vertikale Leitung 201C. Der Pfad 501 enthält einen Widerstand R und daher gibt der Leseverstärker (nicht gezeigt), der mit einem Knoten O am unteren Ende der Leitung 201C verbunden ist, eine logische Null aus.
In 5B sind die Gate-Elektroden der Positionstransistoren 401D–401E mit Vcc verbunden, wodurch diese Transistoren angeschaltet werden. Die Positionstransistoren 401A–401C haben ihre Gate-Elektroden immer noch mit Erde verbunden. Die vertikale Leitung 201D ist nicht geerdet. Daher durchfließt ein hohes Signal, das an einem Knoten 1 bereitgestellt wird, die Mehrzahl der Positionstransistoren 401 über einen zusätzlichen Pfad 502A ebenso wie über den ursprünglichen Pfad 501. In der vorliegenden Erfindung kann jedes Segment der Leitung 201C, definiert durch die Transistoren 401, individuell analysiert werden.
Im Speziellen werden zwei Transistoren 401 selektiv angeschaltet, wodurch ein zusätzlicher Pfad 502 für das Eingangssignal geschaffen wird. Die Widerstände der beiden Pfade werden verglichen. Wenn die Widerstände verschieden sind, so ist eine Unterbrechung identifiziert. Mit anderen Worten, wenn ein Segment der Leitung 201C, das den Widerstand R enthält, mit Hilfe der Transistoren 401 umgangen wird, dann wird dieser Pfad 502 der Pfad mit dem geringsten Widerstand.
Entsprechend ist der Widerstand dieses Pfads kleiner als der des ursprünglichen Pfads 501. Es sei bemerkt, dass die angrenzende vertikale Leitung 201D zuvor geprüft werden muss, um sicherzustellen, dass sich in dieser Leitung keine hochresistiven Elemente befinden. Auf diese Weise kann jede Änderung im Widerstand, die von dem Leseverstärker erfasst wird, dem Abwählen (aus Auswählen) eines bestimmten Segments der vertikale Leitung 201C mit einem Widerstand R zugeschrieben werden. Der Widerstand R liegt auch im zusätzlichen Pfad 502A und daher ist das Ausgangssignal am Knoten O eine logische Null. Weil die Widerstände der Pfade 501 und 502A im Wesentlichen gleich sind, lokalisiert der zusätzliche Pfad 502A nicht den Widerstand R.
In 5C sind die Gate-Elektroden der Positionstransistoren 401C und 401E mit Vcc verbunden, wodurch diese Transistoren angeschaltet werden. Die Gate-Elektroden der Positionstransistoren 401A, 401B und 401D sind mit Erde verbunden, wodurch diese Transistoren abgeschaltet werden. Die vertikale Leitung 201D ist nicht geerdet. Daher durchfließt ein hohes Signal, das an einem Knoten 1 bereitgestellt wird, die Mehrzahl der Positionstransistoren 401 über einen zusätzlichen Pfad 502B (und den ursprünglichen Pfad 501). Der Widerstand R liegt auch im zusätzlichen Pfad 502B und daher ist das Ausgangssignal am Knoten O eine logische Null. Weil die Widerstände der Pfade 501 und 502B im Wesentlichen gleich sind, lokalisiert der zusätzliche Pfad 502B nicht den Widerstand R.
In 5D sind die Gate-Elektroden der Positionstransistoren 401B und 401E mit Vcc verbunden, wodurch diese Transistoren angeschaltet werden. Die Gate-Elektroden der Positionstransistoren 401A, 401C und 401D sind mit Erde verbunden. Die vertikale Leitung 201D ist nicht geerdet. Daher durchfließt ein hohes Signal, das an einem Knoten 1 bereitgestellt wird, die Mehrzahl der Positionstransistoren 401 über einen zusätzlichen Pfad 502C (und den ursprünglichen Pfad 501). Der Widerstand R liegt auch im zusätzlichen Pfad 502C und daher ist das Ausgangssignal am Knoten O eine logische Null. Weil die Widerstände der Pfade 501 und 502C im Wesentlichen gleich sind, lokalisiert der zusätzliche Pfad 502C nicht den Widerstand R.
In 5E sind die Gate-Elektroden der Positionstransistoren 401A und 401E mit Vcc verbunden, wodurch diese Transistoren angeschaltet werden. Die Gate-Elektroden der Positionstransistoren 401B–401D sind mit Erde verbunden, wodurch diese Transistoren abgeschaltet werden. Die vertikale Leitung 201D ist nicht geerdet. In dieser Konfiguration durchfließt ein hohes Signal, das an einem Knoten 1 bereitgestellt wird, die Mehrzahl der Positionstransistoren 401 über einen zusätzlichen Pfad 502D (und den ursprünglichen Pfad 501). Der Widerstand R liegt nicht im zusätzlichen Pfad 502D und daher ist das Ausgangssignal am Knoten O eine logische Eins (da das Eingangsignal den Pfad des geringsten Widerstands durch den zusätzlichen Pfad 502D nimmt). Weil die Widerstände der Pfade 501 und 502D verschieden sind, lokalisiert der zusätzliche Pfad 502D tatsächlich den Widerstand R. Insbesondere identifiziert die vorliegende Erfindung das Segment der Leitung 201C zwischen den Transistoren 401A und 401B als dasjenige, das den Widerstand R enthält.
Die vorliegende Erfindung stellt daher eine effizientes und zuverlässiges Mittel bereit, um die Position der Unterbrechung einer geprüften Leitung zu bestimmen. Auf diese Weise kann während der Versagensanalyse die Zeit, die zuvor lediglich für die Lokalisierung des Defekts aufgewandt wurde, praktisch eliminiert werden, was dem Benutzer erlaubt, sich auf die kritischen Vorgänge, wie etwa die Defektanalyse zu konzentrieren. Es sei bemerkt, dass gewöhnliche Vcontrast eingesetzt werden kann, wenn die genaue Position der Unterbrechung innerhalb eines Segments erforderlich ist.
Darüber hinaus kann zusätzlich zur Bestimmung der genauen Position der Unterbrechung auch der Widerstand von jedem Segment der geprüften Leitung 201C bestimmt werden. Insbesondere wird der Widerstand, der mit dem Segment zwischen den Positionstransistoren 401D und 401E verbunden ist, dadurch bestimmt, dass der Widerstand, der für den Pfad 502A parallel geschaltet zum Pfad 501 (5B) gemessen wurde, von dem Widerstand subtrahiert wird, der für den Pfad 501 (5A) gemessen wurde. In ähnlicher Weise wird der Widerstand, der mit dem Segment zwischen den Positionstransistoren 401C und 401D verbunden ist, dadurch bestimmt, dass der Widerstand, der für den Pfad 502B parallel geschaltet zum Pfad 501 (5C) gemessen wurde, von dem Widerstand subtrahiert wird, der für den Pfad 502A parallel geschaltet zum Pfad 501 (5B) gemessen wurde. Es sei bemerkt, dass typischerweise der Widerstand jedes Segments, mit Ausnahme des Segments, das den Widerstand R enthält, verglichen mit dem Widerstand R de minimus (vernachlässigbar klein) ist.
6A–6E illustrieren alternative, vorbestimmte Prüfmuster um den Widerstand jedes Segments der geprüften Leitung zu identifizieren und zu messen. In 6A sind die Gate-Elektroden von allen Positionstransistoren 401 mit Erde verbunden, wodurch diese Transistoren abgeschaltet werden. Daher durchfließt ein hohes Signal, das an einem Knoten 1 an dem oberen Ende der vertikale Leitung 201C bereitgestellt wird, die Mehrzahl der Positionstransistoren 401 in einem Pfad 601, d.h., nur entlang der vertikalen Leitung 201C. Der Pfad 601 enthält einen Widerstand R und daher gibt der Leseverstärker (nicht gezeigt), der mit einem Knoten O am unteren Ende der Leitung 201C verbunden ist, eine logische Null aus.
In 6B sind die Gate-Elektroden der Positionstransistoren 401D–401E mit Vcc verbunden, wodurch diese Transistoren angeschaltet werden. Die Positionstransistoren 401A–401C haben ihre Gate-Elektroden immer noch mit Erde verbunden. Die vertikale Leitung 201D ist nicht geerdet. Daher durchfließt ein hohes Signal, das an einem Knoten 1 bereitgestellt wird, die Mehrzahl der Positionstransistoren 401 über einen zusätzlichen Pfad 602A ebenso wie über den ursprünglichen Pfad 601. Die Widerstände der beiden Pfade werden verglichen. Wenn die Widerstände verschieden sind, so ist eine Unterbrechung identifiziert. Mit anderen Worten, wenn ein Segment der Leitung 201C, das den Widerstand R enthält, mit Hilfe der Transistoren 401 umgangen wird, dann wird dieser Pfad 602 der Pfad mit dem geringsten Widerstand.
Entsprechend ist der Widerstand dieses Pfads kleiner als der des ursprünglichen Pfads 601. Es sei bemerkt, dass die angrenzende vertikale Leitung 201D zuvor geprüft werden muss, um sicherzustellen, dass sich in dieser Leitung keine hochresistiven Elemente befinden. Auf diese Weise kann jede Änderung im Widerstand, die von dem Leseverstärker erfasst wird, dem Abwählen (aus Auswählen) eines bestimmten Segments der vertikale Leitung 201C mit einem Widerstand R zugeschrieben werden. Der Widerstand R liegt auch im zusätzlichen Pfad 602A und daher ist das Ausgangssignal am Knoten O eine logische Null. Weil die Widerstände der Pfade 601 und 602A im Wesentlichen gleich sind, lokalisiert der zusätzliche Pfad 602A nicht den Widerstand R.
In 6C sind die Gate-Elektroden der Positionstransistoren 401C–401D mit Vcc verbunden, wodurch diese Transistoren angeschaltet werden. Die Gate-Elektroden der Positionstransistoren 401A, 401B und 401E sind mit Erde verbunden. Die vertikale Leitung 201D ist nicht geerdet. Daher durchfließt ein hohes Signal, das an einem Knoten 1 bereitgestellt wird, die Mehrzahl der Positionstransistoren 401 über einen zusätzlichen Pfad 602B (und den ursprünglichen Pfad 601). Der Widerstand R liegt auch im zusätzlichen Pfad 602B und daher ist das Ausgangssignal am Knoten O eine logische Null. Weil die Widerstände der Pfade 601 und 602B im Wesentlichen gleich sind, lokalisiert der zusätzliche Pfad 602B nicht den Widerstand R.
In 6D sind die Gate-Elektroden der Positionstransistoren 401B–401C mit Vcc verbunden, wodurch diese Transistoren angeschaltet werden. Die Gate-Elektroden der Positionstransistoren 401A, 401D und 401E sind mit Erde verbunden, wodurch diese Transistoren abgeschaltet werden. Die vertikale Leitung 201D ist nicht geerdet. Daher durchfließt ein hohes Signal, das an einem Knoten 1 bereitgestellt wird, die Mehrzahl der Positionstransistoren 401 über einen zusätzlichen Pfad 602C (und den ursprünglichen Pfad 601). Der Widerstand R liegt auch im zusätzlichen Pfad 602C und daher ist das Ausgangssignal am Knoten O eine logische Null. Weil die Widerstände der Pfade 601 und 602C im Wesentlichen gleich sind, lokalisiert der zusätzliche Pfad 602C nicht den Widerstand R.
In 6E sind die Gate-Elektroden der Positionstransistoren 401A–401B mit Vcc verbunden, wodurch diese Transistoren angeschaltet werden. Die Gate-Elektroden der Positionstransistoren 401C, 401D und 401E sind mit Erde verbunden, wodurch diese Transistoren abgeschaltet werden. Die vertikale Leitung 201D ist nicht geerdet. Daher durchfließt ein hohes Signal, das an einem Knoten 1 bereitgestellt wird, die Mehrzahl der Positionstransistoren 401 über einen zusätzlichen Pfad 602D (und den ursprünglichen Pfad 601). Der Widerstand R liegt nicht im zusätzlichen Pfad 602D und daher ist das Ausgangssignal am Knoten O eine logische Eins (da das Eingangsignal den Pfad des geringsten Widerstands durch den zusätzlichen Pfad 602D nimmt). Weil die Widerstände der Pfade 601 und 602D verschieden sind, lokalisiert der zusätzliche Pfad 502D den Widerstand R. Insbesondere identifiziert die vorliegende Erfindung das Segment der Leitung 201C zwischen den Transistoren 401A und 401B als dasjenige, das den Widerstand R enthält.
Es sei bemerkt, dass die parallelen Leitungen in der Prüfstruktur 200 nicht auf ähnliche Prozessmerkmale beschränkt sind. Zum Beispiel kann die Leitung 201D eine Metall 1 Leitung sein, während die Leitung 201C eine Reihe von Metall 1 Durchgängen sein kann. Darüber hinaus werden in einem andern Ausführungsbeispiel der Erfindung parallele, nicht angrenzende Leitungen in der Prüfstruktur benutzt. In noch einem anderen Ausführungsbeispiel werden diese nicht angrenzende Leitungen in verschiedenen Lagen bereitgestellt. Die Flexibilität kann in Situationen von Vorteil sein, in denen eine Sorte von Prozessmerkmalen signifikant mehr Defekte ausweist als eine andere Sorte von Prozessmerkmalen. In dieser Situation kann eine Leitung mit Prozessmerkmalen ohne wesentliche Defekte als Standard verwendet werden, mit dem die anderen Leitungen verglichen werden. In den 5A–5E und 6A–6E ist die Leitung 201D der Standard (d.h., die Leitung ohne Defekte), mit der die Leitung 201C verglichen wird.
7 zeigt ein Flussdiagramm 700, das ein Ausführungsbeispiel des Verfahrens der vorliegenden Erfindung zusammenfasst. In einem Schritt 701 wird ein mathematisches Modell des Leseverstärkers und des Widerstands der Leitung erzeugt. In einem Schritt 702 wird die Bezugsspannung vref geändert (d.h., erhöht oder verringert). Wenn ein logischer Übergang in dem Leseverstärker nicht erfolgt, was in einem Schritt 703 bestimmt wird, dann geht das Verfahren zurück zu Schritt 702, in dem die Bezugsspannung Vref erneut geändert wird. Wenn, auf der anderen Seite, ein logischer Übergang erfolgt, dann wird in einem Schritt 704 der Widerstand der Leitung auf Grundlage des erzeugten mathematischen Modells bestimmt. Falls gewünscht, kann in einem Schritt 705 die Position einer Unterbrechung (oder mehrerer Unterbrechungen) in einer Leitung und der Widerstand jedes Segments der Leitung mit Hilfe einer Lokalisierungsschaltung ermittelt werden. Es sei bemerkt, dass der Schritt 705 nicht angewendet wird, wenn der Benutzer Kurzschlüsse (und nicht Unterbrechungen) zu erfassen wünscht, wie nachfolgend im Detail beschrieben.
Die Prüfstruktur der vorliegenden Erfindung arbeitet genauso gut, wenn Kurzschlüsse erfasst werden sollen. 8 illustriert eine Prüfstruktur 800, die der Prüfstruktur 200 (2A) weitgehend ähnlich ist, und die weiter eine Mehrzahl von Streifen 801 enthält. In einer bevorzugten Ausführungsform weist jeder Abschnitt der Prüfleitung ein Paar von Prüfstreifen auf, die in paralleler Orientierung auf beiden Seiten der geprüften Leitung vorgesehen sind. Zum Beispiel definieren in 8 vier Paare von Teststreifen 801A–801D ganz allgemein vier Abschnitte der vertikalen Leitung 201C (der geprüften Leitung). Die Prüfstreifen 801 sind aus derselben Lage gebildet wie die vertikalen Leitungen 201. Jeder Prüfstreifen 801 ist (mittels eines Durchgangs oder eines Kontakts) mit einer Leitung verbunden, die senkrecht zu der geprüften Leitung in der Prüfstruktur 800 steht, d.h., einer horizontalen Leitung 208. Wie zuvor beschrieben, sind die horizontalen Leitungen 208 aus einer anderen Lage als die vertikalen Leitungen 201 gebildet. Um Kurzschlüsse zu erfassen, wird die Vorrichtung daher mit Verbindungen zwischen mehreren Lagen des integrierten Schaltkreises gebildet.
In diesem Ausführungsbeispiel sind die Prüfstreifen 801A mit der horizontalen Leitung 208A verbunden, die Prüfstreifen 801B sind mit der horizontalen Leitung 208B verbunden, die Prüfstreifen 801C sind mit der horizontalen Leitung 208C verbunden, und die Prüfstreifen 801D sind mit der horizontale Leitung 208D verbunden. Der Klarheit halber sind andere Prüfstreifen, die anderen Leitungen (sowohl vertikal als auch horizontal) zugeordnet sind, nicht gezeigt. Die Länge eines Prüfstreifens 801 kann von der Länge der geprüften Leitung abhängen. Zum Beispiel weisen die Prüfstreifen 801 in einem konservativen Ausführungsbeispiel im Wesentlichen die Länge der geprüften Leitung auf, wenn sie Ende an Ende miteinander verbunden werden.
In der in 8 gezeigten Konfiguration wird, um einen Kurzschluss S zu erfassen, der zwischen einer vertikale Leitung 201C und einem angrenzenden Prüfstreifen 801 besteht, zunächst an die vertikale Leitung 201C über die Anschlüsse in_ver und out_ver ein Signal einer logischen Eins angelegt. Dann wird der Reihe nach jede horizontale Leitung 208 ausgewählt (d.h., die entsprechenden Dekodertransistoren 206 und 207 werden an- bzw. abgeschaltet). Die ausgewählte horizontale Leitung 208 ist über Anschlüsse in_hor und out_hor mit zwei Leseverstärkern (in 8 nicht gezeigt) verbunden. Daher wird, wenn ein Kurzschluss besteht, das Signal einer logischen Eins der vertikalen Leitung 201C auch an dem Prüfstreifen mit dem Kurzschluss anliegen, wie auch an der horizontalen Leitung 208, die mit diesem Prüfstreifen verbunden ist. Die Leseverstärker werden daher ein Signal einer logischen Eins ausgeben, wenn die dem Kurzschluss zugeordnete horizontale Leitung 208 ausgewählt wird.
Es sei bemerkt, dass in einem anderen Ausführungsbeispiel der Erfindung das Signal einer logischen Eins nur an einem Anschluss, wie etwa dem Anschluss in_ver, angelegt werden kann. Jedoch stellt das Anlegen des Signals einer logischen Eins an beide Anschlüsse in_ver und out_ver sicher, dass ein Kurzschluss erfasst werden kann, auch wenn die untersuchte vertikale Leitung 201 eine einzelne Unterbrechung aufweist. Genauso ist in einem anderen Ausführungsbeispiel nur ein Leseverstärker mit der ausgewählten horizontalen Leitung 208 verbunden. Jedoch erlaubt das Vorsehen eines Leseverstärkers an beiden Anschlüssen in_hor und out_hor die Erfassung von Kurzschlüssen, auch wenn die ausgewählte Leitung 208 eine einzelne Unterbrechung aufweist.
Durch Identifizierung der horizontalen Prüfleitungen) 208, die das Signal einer logischen Eins trägt, kann der Benutzer die Position des Kurzschlusses oder der Kurzschlüsse auf der vertikale Prüfleitung 201C (d.h., des Abschnitts der Leitung) bestimmen. Es versteht sich, dass durch die Identifizierung der Position des Kurzschlusses auch die Lage identifiziert wird (in 8 die Lage, die der vertikalen Leitung 201C zugeordnet ist).
9 illustriert ein Layout 900, das eine Prüfstruktur 901 nach der vorliegenden Erfindung, vertikale Dekodiereinrichtungen 902(1) und 902(2) und horizontale Dekodiereinrichtungen 903(1) und 903(2) aufweist. Jeder Dekodiereinrichtung 902 ist ein Vordekoder 904 und eine Steuerlogik 905 zugeordnet. In ähnlicher Weise ist jeder Dekodiereinrichtung 903 ein Vordekoder 906 und eine Steuerlogik 907 zugeordnet. Die Steuerschaltung enthält den Leseverstärker, Durchgangsgatter, Treiber und zugehörige Transistoren (wie beispielsweise mit Bezug auf 2B beschrieben), um einen geeigneten Pfad zum Prüfen ausgewählter Leitungen in der Prüfstruktur 901 zu erzeugen. Die Dekodiereinrichtungen und Vordekoder sind übliche N-zu-1 Dekodierstrukturen, die dem Fachmann bekannt sind und daher hier nicht im Detail beschrieben sind.
In einem Ausführungsbeispiel ist die Prüfstruktur der vorliegenden Erfindung auf einem Wafer aus der Produktion zwischen zwei integrierten Schaltkreisen angeordnet und wird nach der Herstellung des Wafers abgetrennt. 10A illustriert einen beispielhaften Wafer 1000 mit einer Mehrzahl von integrierten Schaltkreisen (d.h. Chips) 1001, wobei eine oder mehrere Ritzlinien 1002 die Prüfstruktur nach der vorliegenden Erfindung enthalten.
Wenn der Benutzer festlegt, dass eine größere Fläche für die Prüfstrukturen erforderlich ist, um die Wahrscheinlichkeit des Erfassens von Defekten zu erhöhen, so kann das Produkt durch Chips mit größeren Prüfstrukturen ersetzt werden. 10B illustriert ein derartiges Ausführungsbeispiel, bei dem der Wafer 1010 eine Mehrzahl von integrierten Schaltkreisen 1001 (Produkt) und eine Mehrzahl von Prüfchips 1003 enthält, die für Prüfsysteme vorgesehen sind. In diesem Ausführungsbeispiel können die Prüfstrukturen nach den gewöhnlichen Designregeln für einen Chip aus der Produktion gebildet werden. Es sei bemerkt, dass die Anzahl der Chips 1003 und ihre Position zwischen den Wafern und zwischen den Waferlosen variieren kann. So kann zum Beispiel ein Prototypwafer mehr Prüfchips 1003 aufweisen als ein Wafer aus der Produktion.
In noch einem anderen Ausführungsbeispiel, das in 10C gezeigt ist, enthält jeder integrierte Schaltkreis 1004 einen Produktbereich 1007 (wie etwa eine programmierbare Logikschaltung), ein Prüfsystem 1005 nach der vorliegenden Erfindung und andere Prüfstrukturen 1006. In diesem Ausführungsbeispiel kann die Waferfabrik, falls gewünscht, selektiv die Strukturen 1005 und 1006 ausblenden, sobald die Ausbeute einen akzeptablen Pegel erreicht. Alternativ kann die Waferfabrik die Masken für die Wafer 1020 durch Masken mit integrierten Schaltkreisen ersetzen, die nur das Produkt enthalten.
Die vorliegende Erfindung weist gegenüber dem Stand der Technik bedeutende Vorteile auf. Insbesondere können Defektniveaus bis herab zu einigen Teilen pro Million schnell und mit minimalen Kosten erfasst werden. Darüber hinaus kann die Position dieser Defekte auf einige Mikrometer genau bestimmt werden. Aufgrund der bereitgestellten einzigartigen Prüfstruktur kann eine separate Rückmeldung für jede Prozesslage bereitgestellt werden. Schließlich können die Widerstände in einem Bericht an den Benutzer geordnet werden (in einer Ausgestaltung vom höchsten zum niedrigsten), wodurch sichergestellt wird, dass Schwierigkeiten schnell analysiert und korrigiert werden können.
Als weiterer Vorteil erlaubt die vorliegende Erfindung erlaubt dem Benutzer die Versagensanalyse besser zu nutzen. Wenn zum Beispiel die Widerstände im Wesentlichen über die gesamte geprüfte Leitung verteilt sind, dann wird die Versagensanalyse mühselig, zeitraubend und im Allgemeinen nicht schlüssig sein. Wenn jedoch ein Segment der geprüften Leitung einen wesentlich höheren Widerstand aufweist als die anderen Segmente, dann kann die Versagensanalyse schnell durchgeführt werden und viel bessere Schlussfolgerungen erbringen. Die vorliegende Erfindung unterstützt daher eine bessere Versagensanalyse.
Die konkreten Ausführungsbeispiele der vorliegenden Erfindung sind lediglich zum Zweck der Beschreibung und der Illustration dargestellt. Diese Ausführungsbeispiele sollen nicht erschöpfend sein oder die Erfindung in irgendeiner Weise beschränken. Der Fachmann wird Abwandlungen und Varianten der vorliegenden Erfindung erkennen. Zum Beispiel ist mit Bezug auf 2B vorgesehen, dass anstatt dass der Transistor 218 mit Erde verbunden ist (wodurch ein schwacher Pull-down erzeugt wird), der Transistor 218 mit einer positiven Spannungsquelle Vcc verbunden ist (wodurch ein schwacher Pull-up erzeugt wird).
In diesem Ausführungsbeispiel wird ein niedriges Signal test_in bereitgestellt. Als ein weiteres Beispiel und mit Bezug auf 4 können angrenzende Leitungen in der Prüfstruktur sogar aus verschiedenen Lagen in dem integrierten Schaltkreis gebildet sein. Die vorliegende Erfindung ist daher nur durch die anhängenden Ansprüche definiert.

Claims

Prüfsystem (210) zum Identifizieren von Defekten in einem integrierten Schaltkreis, wobei das Prüfsystem umfasst: einen Leseverstärker (219); eine erste Leitung (201C); eine zweite Leitung (201D); eine Dekodiereinrichtung (202), die mit dem Verstärker (219), der ersten Leitung (201C) und der zweiten Leitung (201D) verbunden ist; und eine Mehrzahl von Transistoren (401A–401E), wobei jeder Transistor eine Source-Elektrode, eine Drain-Elektrode und eine Gate-Elektrode aufweist, wobei die Source-Elektrode und die Drain-Elektrode mit der ersten Leitung (201C) bzw. der zweiten Leitung (201D) sind, und die Gate-Elektrode mit Auswahlschaltungen verbunden ist.
Prüfsystem nach Anspruch 1, weiter enthaltend: eine Mehrzahl von Paaren von Prüfstreifen (801A–801D), die in paralleler Orientierung auf beiden Seiten der ersten Leitung (201C) vorgesehen sind; und eine dritte Leitung (208A–208D), die in senkrechter Orientierung zu der ersten Leitung (201C) und der zweiten Leitung (201D) angeordnet ist, wobei zumindest ein Prüfstreifen (801A–801D) mit der dritten Leitung (208A–208D) verbunden ist.
Prüfsystem nach Anspruch 1, bei dem das Prüfsystem auf einem Wafer aus der Produktion bereitgestellt wird.
Prüfsystem nach Anspruch 1, bei dem das Prüfsystem auf einem Prüfchip bereitgestellt wird.
Prüfsystem nach Anspruch 1, bei dem die Auswahlschaltungen einen Teil der Dekodiereinrichtung bilden.