JP2004513526A

JP2004513526A - テスト構造内で欠陥を標定および抵抗を測定するための方法

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Publication number: JP2004513526A
Application number: JP2002541402A
Authority: JP
Inventors: ブーゲル，マーティン・エル; グエン，レオン・リー; ブァスデーブァン，ナラシンハン
Original assignee: Xilinx Inc
Current assignee: Xilinx Inc
Priority date: 2000-11-08
Filing date: 2001-10-16
Publication date: 2004-04-30
Anticipated expiration: 2021-10-16
Also published as: EP1334370A2; US6509739B1; JP4359431B2; DE60109807T2; DE60109807D1; CA2425609A1; EP1334370B1; WO2002039131A2; WO2002039131A3; CA2425609C; TW531650B

Abstract

テスト構造が欠陥についての情報をすばやく正確に提供する。このテスト構造は、平行の配向で設けられた複数の線と、複数の線に結合され、複数の線のうち１本を選択するためのデコーダと、選択された線に結合されたセンスアンプとを含む。開放を分析するためには、テスト構造内の或る線がセンスアンプに結合される。ハイの入力信号がこの線に与えられる。次に、開放の抵抗を求めるために複数の基準電圧がセンスアンプに与えられる。センスアンプに与えられた基準電圧に基づいて、線の抵抗についての数学的モデルが生成される。この数学的モデルを用いて、テスト構造は、最小限の費用で数ＰＰＭレベルの欠陥を素早く検出および評価することができる。

Description

【０００１】
【発明の背景】
発明の分野
この発明は、進展したウェハ処理技術において欠陥を探し出すことに関し、特定的には、ウェハ上の欠陥の大きさを定量化し、これを標定することに関する。
【０００２】
関連技術の説明
ウェハ製造プロセスの際には、ウェハに対していくつかの不純物添加、層形成およびパターニングの工程が行なわれる。これら工程の各々は厳しい物理的要件を満たさなければならない。しかしすべての工程には完全な較正からいくらかのばらつきがあるため、結果としてウェハ表面上にいくらかのばらつきが生じる。
【０００３】
これらのばらつきを最小限にするために、望ましくない欠陥を検出するためのいくつかの検査および試験が行なわれる。これらの欠陥は検出後に故障分析と呼ばれるプロセスにおいて分析される。故障分析の際には、製造材料、プロセスレシピ、周囲雰囲気、作業員、プロセス装置、およびプロセス材料における問題について貴重な情報を発見することができる。したがって集積回路上の欠陥の検出は、高い歩留りおよびプロセス制御にとって極めて重要である。
【０００４】
新たな製造プロセスを開発する際には、特にこの新たな製造プロセスについて試験を行なうためのテスト構造を製造することが有利である。これに代えて、主として所望の集積回路素子を含むウェハが、所望の素子間に散在するテスト構造も含むこともある。
【０００５】
図１は２つの標準的なテスト構造１００、すなわちフォーク１０１および蛇行１０２を例示する。これらの構造のうち１つを用いて欠陥を識別するには、使用者は構造の一端に入力信号を与え、他端で適当な出力信号が生成されたかどうかを判断する。これらテスト構造は、テストチップ上に置かれて製造プロセスを試験し得るが、実際の製品チップ上に置かれることもある。
【０００６】
テスト構造１００は、「開放」および「短絡」についての試験に対処するものである。開放とは、接続されているはずの２点間にある接続の不良、または極めて高い抵抗である。蛇行１０２は典型的に開放を検出するために用いられる。短絡とは、接続されていないはずの点間に接続が存在する際の故障である。開放は、金属配線（線）、ポリシリコン線、拡散線、コンタクト、またはバイアの中にあり得る。短絡は、金属間、ポリシリコン間、拡散間、またはコンタクト・ポリシリコン間にあり得る。フォーク１０１は典型的に短絡を検出するために使用される。
【０００７】
上述のテスト構造、すなわちフォーク１０１および蛇行１０２には明らかな欠点がある。たとえば、いずれの構造を用いても、故障を標定および分析することは困難であり、時間もかかる。具体的には、開放状態または短絡状態を検出しても、この欠陥が正確にフォークまたは蛇行上のどこに位置するのかについて使用者は全くわからない。
【０００８】
欠陥の場所を判定するためには、使用者による構造の検査が必要である。現在の技術では、チップの故障を判定する方法としては目視検査が主流である。目視検査は面倒なプロセスであり、熟練した製品エンジニアがかなりの時間をかけて行なう必要がある。さらに厄介なことに、すべての視覚上の欠陥が結果として電気的不良を生じさせるわけではない。したがって、視覚上の欠陥をより厳密に分析するためには、使用者は典型的に光学的試験と走査電子顕微鏡（ＳＥＭ）による試験との両方を行なうことになる。さらに、最初の検査時には多くの欠陥が見えないため、ＳＥＭによる欠陥の標定は極めて困難であり、不可能ですらあり得る。
【０００９】
重要なことに、欠陥が標定されたとしても、現在の技術はこの欠陥の大きさを定量化するための方法を提供してはいない。欠陥の場所および大きさはともに、使用者が故障分析を行なうために貴重な情報を提供するだけでなく、故障分析の実行なしに欠陥の性質を示すことすらある。使用者は、その費用および複雑さから故障分析の使用を最小限にしようとする。当業者には公知であるように、極端に大きな欠陥はおそらく不十分なエッチングの結果ではなく、むしろ異物の汚染によるものである。しかしその他の種類の欠陥の同定は、明確さに欠ける。したがって標定後も、多くの種類の欠陥を故障分析にかけなければならない。
【００１０】
したがって、ウェハ上の欠陥の大きさを定量化し、さらにこれを標定するための経済的な方法およびテスト構造に対する必要性が生じる。
【００１１】
【発明の概要】
この発明に従うと、製造プロセスを試験するために使用されるテスト構造が欠陥情報を素早く正確にもたらす。テスト構造は、商用デバイスに存在するであろう構造を模倣して設計される。テスト構造は、第１の平行の配向に設けられる第１の複数の線と、第１の複数の線に結合され第１の複数の線のうち１本を選択するための第１のデコーダと、第１のデコーダの出力に結合された第１のセンスアンプとを含む。開放を分析するために、テスト構造内の線がセンスアンプに結合される。ハイの入力信号が線に与えられる。次に、開放の抵抗を判定するために、複数の基準電圧がセンスアンプに与えられる。
【００１２】
この発明では、センスアンプに与えられた基準電圧に基づいて、線の抵抗の数学的モデルが生成される。一実施例では、この数学的モデルはＨＳＰＩＣＥなどのシミュレーションプログラムを用いて生成される。この数学的モデルを用いることで、この発明のテスト構造は最小限の試験費用で、百万個の場所当り数個の欠陥程度の欠陥を素早く検出することができる。
【００１３】
テスト構造はさらに、線上の欠陥の場所を判定することができる。これを達成するために、テスト構造はさらに、各々がソース、ドレインおよびゲートを有する複数のトランジスタを含み、ソースおよびドレインはそれぞれ選択された線、および隣接する選択されていない線に接続され、ゲートは選択回路に結合される。選択回路を用いてトランジスタは選択的にオン／オフされ、こうしてテスト構造を通る予め定められた経路がもたらされる。次に、さまざまな経路に関連した抵抗を比較することによって開放の場所を判定する。この態様で、開放の場所は数マイクロメータ以内で判定され得る。
【００１４】
試験される線にわたって開放が実質的に散在していれば、故障分析はなお面倒で時間がかかり、しばしば決定的でないこともある。しかしながら、試験される線の１区分が他の区分よりも著しく高い抵抗を有する場合には、故障分析を素早く行なうことが可能であり、はるかに確実な結論が得られるだろう。この発明はこうして、より良好な故障分析を容易にする。
【００１５】
この発明に従うと、テスト構造はさらに、第２の平行の配向に設けられた第２の複数の線と、第２の複数の線に結合され、第２の複数の線のうち１本を選択するための第２のデコーダと、第２のデコーダの出力に結合された第２のセンスアンプとを含む。一実施例では、第２の平行の配向は第１の平行の配向と直交する。第１の複数の線は集積回路内の１つの層から形成され、第２の複数の線は別の層から形成される。この態様で、各々のプロセス層につき別個のフィードバックをもたらすことができる。
【００１６】
短絡を判定するためには、テスト構造内の第１の複数の線の各々に対して平行な複数のテストストリップが形成される。各テストストリップは第２の複数の線のうち１本に結合される。この発明では、第１の複数の線の中の試験される線にハイの信号を与え、第２の複数の線のうち適当な１本の出力信号を監視することによって、試験される線と、対応するテストストリップとの間の短絡を、素早くかつ正確に識別する。
【００１７】
［図面の詳細な説明］
半導体層、導電層および絶縁層を含む多数の層から集積回路が形成される。この発明に従うと、欠陥、すなわち開放および短絡の識別を容易にするためのテスト線が、半導体層および導電層から形成される。したがってここで「層」という用語は、半導体層または導電層のうち１つを指す。
【００１８】
この発明に従う実際のテスト構造は典型的に、各金属（導電）層と、半導体材料からなる層とに形成された線を含み得る。したがって実際のテスト構造は複数の層を含むことになり、これらすべてが集積回路内の相対的な場所に基づいて積み重ねられる。たとえば集積回路が５つの金属層を有すると仮定すると、１番目の層はｎ型およびｐ型の拡散領域、ポリシリコン、および関連のコンタクト（ｎ型拡散、ｐ型拡散およびポリシリコン）を含み得る。２番目の層は、金属１と、金属１で形成されたバイアとを含み得る。３番目の層は、金属２と、金属２で形成されたバイアとを含み得る。４番目の層は、金属３と、金属３で形成されたバイアとを含み得る。５番目の層は、金属４と、金属４で形成されたバイアとを含み得る。最後に６番目の層は、金属５と、金属５で形成されたバイアとを含み得る。この発明で各層は、この層に存在する材料から形成された水平方向または垂直方向のいずれかの線を含む。隣接する層は異なった線配向を有する。
【００１９】
図２Ａは、チップ上に位置して、開放の存在を判断するためのテスト構造２００の概略図である。テスト構造２００は、集積回路内の一層から形成された複数の水平方向の線２０８Ａ〜２０８Ｄと、集積回路内の隣接する層から形成された複数の垂直方向の線２０１Ａ〜２０１Ｄとを含む。したがって実際のテスト構造は、集積回路内の相関する層に従って積み重ねられた多数のテスト構造２００を含むことになる。
【００２０】
なお各配向、すなわち水平または垂直の配向につき４本ずつの線のみを示すが、集積回路上の設計状態を正確に再現するように任意の数の線（典型的には数百本あるいは数千本の線）を設けることができる。したがって４本の水平方向および垂直方向の線は例示の目的で示されているにすぎず、この発明を限定することを意図してはいない。
【００２１】
テスト構造２００の線にある開放を検出するためには、各々の水平方向および垂直方向の線を試験することになる。回路２００を用いることで、このような線の各々を分離して試験することができる。具体的には、入力デコーダ部２０２（１）および出力デコーダ部２０２（２）を有する垂直デコーダ２０２を用い、適当なデコーダトランジスタをオンにして垂直線２０１を分離する。（なお、特定のデコーダトランジスタをオンおよびオフにするための回路は当該技術で周知であるため、ここで詳細には説明しない。）同様に、入力デコーダ部２０５（１）および出力デコーダ部２０５（２）を有する水平デコーダ２０５を用い、適当なデコーダトランジスタをオンにして水平テスト線２０８を分離する。
【００２２】
たとえば垂直線２０１Ｃに開放があるかどうかを試験するには、デコーダトランジスタ２０３Ｃおよび２０４Ｃ（それぞれ入力デコーダ部２０２（１）および出力デコーダ部２０２（２）の一部）が、適当なハイの電圧をそのゲートに与えることによってオンにされる。デコーダトランジスタ２０３Ａ、２０３Ｂおよび２０３Ｄ、ならびにデコーダトランジスタ２０４Ａ、２０４Ｂおよび２０４Ｄが、適当なローの電圧をそのゲートに与えることによってオフにされる。この態様で、垂直線２０１Ｃはテスト構造２００内の他の垂直線から分離される。
【００２３】
次に、ハイの入力試験信号ｉｎ＿ｖｅｒが回路２００に供給される。出力試験信号ｏｕｔ＿ｖｅｒもまたハイであれば、垂直線２０１Ｃは開放（すなわち抵抗が高い要素）を有さず、「良」として評価される。逆に、出力試験信号ｏｕｔ＿ｖｅｒがローであれば、垂直線２０１Ｃは開放を有し、「不良」として評価される。
【００２４】
水平線２０８に開放があるかどうかを試験するためにも同様の手順を行なうことができる。たとえば水平線２０８Ｂに開放があるかどうかを試験するには、デコーダトランジスタ２０６Ｂおよび２０７Ｂ（入力デコーダ部２０５（１）および出力デコーダ部２０５（２）の一部）が、そのゲートに適当なハイの電圧を与えることによってオンにされる。デコーダトランジスタ２０６Ａ、２０６Ｃおよび２０６Ｄ、ならびにトランジスタ２０７Ａ、２０７Ｃおよび２０７Ｄは、そのゲートに適当なローの電圧を与えることによってオフにされる。この態様で、水平線２０８Ｂはテスト構造２００内の他の水平線から分離される。次に、ハイの入力試験信号ｉｎ＿ｈｏｒをテスト構造２００に供給する。出力試験信号ｏｕｔ＿ｈｏｒもまたハイであれば、水平線２０８Ｂは開放（すなわち抵抗が高い要素）を有さず、「良」として評価される。逆に出力試験信号ｏｕｔ＿ｈｏｒがローであれば、水平線２０８Ｂは開放を有し、「不良」として評価される。
【００２５】
なお、各々の線につき１組のデコーダトランジスタが設けられる。したがって実際のテスト構造は、数百組、あるいは数千組のデコーダトランジスタを含み、各々の組がテスト構造内の１本の線に対応することになる。
【００２６】
歩留り構造１００の代わりにテスト構造２００を用いれば、開放を標定するための時間が著しく減少する。たとえばテスト構造２００は開放を数秒で標定することができるが、もし使用者が歩留り構造の目視検査を行なえば開放の標定には数時間が必要であろう。さらにテスト構造２００は、必須の熟練製品エンジニアの技能や、またはＳＥＭの費用なしに開放を検出するので、人的資源および設備上の資源の費用が著しく減少する。
【００２７】
この発明に従い、開放を検出するには、センスアンプが基準電圧ｖｒｅｆと出力信号（すなわち試験される線を通じて伝達された信号ｏｕｔ＿ｖｅｒまたはｏｕｔ＿ｈｏｒ）とを比較する。電圧ｖｒｅｆはセンスアンプの感度を制御する。入力信号が電圧ｖｒｅｆよりも大きければ開放は存在せず、センスアンプは論理１の信号（良と評価される）を出力する。逆に入力信号が電圧ｖｒｅｆよりも小さければ、少なくとも１つの開放が存在するはずであり、センスアンプは論理０の信号（不良と評価される）を出力する。
【００２８】
集積回路上にいくつかの開放が識別され、使用者がこれら開放について故障分析を行ないたいと望む場合、この開放に関連した抵抗の大きさについての知見は極めて有益であろう。具体的に、抵抗の大きさは、関わっているプロセス問題に大部分依存することを出願人は突きとめた。したがって抵抗の大きさについての知見は、プロセス上の問題を識別および修正するための貴重な手がかりとなるであろう。このことは特に、プロセス制御の開発が十分でない「未熟（ｉｍｍａｔｕｒｅ）」なプロセスについて当てはまる。たとえば、ＣＭＯＳプロセスなど周知のプロセスについても、このプロセスを用いた技術の微細化はそれ自体のプロセス制御を必要とするであろう。
【００２９】
図２Ｂは、この発明で用いられ得る例示的な検出回路２１０を示す。２つの垂直デコーダトランジスタ２０３Ｎおよび２０４Ｎのゲートは電圧Ｖｄｄに結合され、こうしてこれらトランジスタはオンにされる。この態様で、垂直線２０１Ｎが試験されるように選択される。検出回路２１０はセンスアンプ２１９を含み、これは、バッファ処理されて抵抗器で表現される垂直線２０１Ｎを通過させられた入力信号“ｉｎ”を受取り、基準電圧ｖｒｅｆに基づいて出力信号“ｏｕｔ”を生成する。
【００３０】
図２Ｃでは例示のセンスアンプ２１９を示す。図２Ｃの実施例では、センスアンプ２１９は２つのＰＭＯＳトランジスタ２３０および２３１を含み、これらのゲート同士は結合され、ソースは共通の電圧源Ｖｄｄに結合され、ドレインはそれぞれ２つのＮＭＯＳトランジスタ２３２および２３３のドレインに結合される。これらＮＭＯＳトランジスタのゲートはそれぞれ入力信号“ｉｎ”および基準電圧ｖｒｅｆに結合され、そのソースはＮＭＯＳトランジスタ２３４のドレインに結合される。さらにトランジスタ２３４のゲートはＰＭＯＳトランジスタ２３１のドレインに結合される。ＰＭＯＳトランジスタ２３０のドレインは、直列結合された３つのインバータ２３５、２３６および２３７を介して出力信号“ｏｕｔ”に結合される。この構成でセンスアンプ２１９はカレントミラーとして機能する。
【００３１】
下に掲げる表１では、図２Ｃに示すセンスアンプ２１９の実施例の要素を構成するトランジスタのサイズを要約する。
【００３２】
【表１】

【００３３】
なお、センスアンプの特定の実施例を図２Ｃで与えるが、センスアンプ２１９は公知のどのセンスアンプであってもよく、ここで詳細に記載されるカレントミラーセンスアンプに限定されない。たとえば別の実施例では、この発明は交差結合センスアンプを含む。
【００３４】
さらに別の実施例では、センスアンプ２１９はインバータと置替えられる（これにより基準電圧の必要がなくなる）。当業者にとっては公知であるように、インバータはセンスアンプと同様にトリガ点を有する。（後に図３を参照して説明するように）単一のインバータを用いても欠陥の大きさは判定できないが、この発明のテスト構造のうち１つを用いれば欠陥の場所を発見できる。欠陥の大きさを判定するために、異なったトリガ点を有する多数のインバータがテスト構造とともに設けられ得る。この実施例では、インバータは試験される線と選択的に結合される。この態様で欠陥の相対的な大きさを判定することができる。さらに別の実施例では、電圧を測定する代わりに電流を測定して抵抗を求める。
【００３５】
図２Ｂを再び参照して、ドライバ２１１は２つのインバータ２１２Ａおよび２１２Ｂを含み、これらは直列に結合されて垂直線２０１Ｎへのｔｅｓｔ＿ｉｎ信号を駆動する。ドライバ２１１は上述のバッファ処理の機能を提供する。トランジスタ２１３は、ドライバ２１１から垂直デコーダトランジスタ２０３Ｎへの経路を提供するための手段を表わす。したがってトランジスタ２１３は１つ以上のトランジスタ（またはその他の素子）を含み得る。トランジスタ２１７は、垂直デコーダトランジスタ２０４Ｎからセンスアンプ２１９への経路を提供するための手段を表わす。したがってトランジスタ２１３と同様、トランジスタ２１７は１つ以上のトランジスタ（またはその他の素子）を含み得る。ゲートがＶｄｄに結合されたトランジスタ２１８は、弱いプルダウンをセンスアンプ２１９の入力に与える。したがってセンスアンプ２１９は、ハイであるｔｅｓｔ＿ｉｎ信号が与えられない限り論理０を受ける。伝送ゲート２２０は、センスアンプ２１９の出力信号がｔｅｓｔ＿ｏｕｔ信号として適当な回路（図示せず）に伝達されることを確実にする。
【００３６】
下に掲げる表２では、検出回路２１０の要素を構成するさまざまなトランジスタの幅および長さを要約する。
【００３７】
【表２】

【００３８】
既に述べたように、基準電圧ｖｒｅｆはセンスアンプ２１９の感度を制御する。換言すると、電圧ｖｒｅｆの異なった値に対して異なった線抵抗が、垂直線２０１Ｎを開放として評価されるようにする。
【００３９】
垂直線２０１Ｎの抵抗が１０，０００オームを下回れば、ほとんどの使用者は垂直線２０１Ｎを開放でない（すなわち線が「良」である）と評価するだろう。逆に垂直線２０１Ｎの抵抗が１Ｍオームであれば、ほとんどの使用者は垂直線２０１Ｎを開放（すなわち線が「不良」である）と評価するであろう。しかしＳＲＡＭチップなど現在の試験担体では、試験される線の実際の抵抗は測定されない。
【００４０】
この発明に従うと、シミュレーションプログラムを用いて、センスアンプおよび試験される線の数学的モデルを生成する。具体的に数学的モデルでは、試験される線の抵抗に対する特定のセンスアンプの基準電圧ｖｒｅｆが記入される。一実施例では、マサチューセッツ州ケンブリッジ（Ｃａｍｂｒｉｄｇｅ，Ｍａｓｓａｃｈｕｓｅｔｔｓ）のメタ・ソフトウェア（ＭｅｔａＳｏｆｔｗａｒｅ）によりライセンスされたシミュレーションプログラムＨＳＰＩＣＥがサン・ワークステーション上で実行され、数学的モデルを生成する。ＨＳＰＩＣＥはほとんどあらゆるサイズの回路をシミュレートし（たとえばトランジスタレベルで２５０，０００ゲートシミュレーション）、処理速度が極めて速い。ＨＳＰＩＣＥの結果はマサチューセッツ州マルボロ（Ｍａｒｌｂｏｒｏ，Ｍａｓｓａｃｈｕｓｅｔｔｓ）のイノビーダ（Ｉｎｎｏｖｅｄａ）によりライセンスされたビュー・トレース（ＶｉｅｗＴｒａｃｅ）などのグラフィック分析プログラムを用いて試験され得る。
【００４１】
数学的モデルを生成するためには他のシミュレーションプログラム、たとえばＳＰＩＣＥ（集積回路に重点を置いたシミュレーションプログラム）もまた用いられ得る。ＳＰＩＣＥは、カリフォルニア大学でパブリックドメインソフトウェアとして開発された回路シミュレーションプログラムであり、広く使用されている。なお、ＳＰＩＣＥのデバイスモデルおよびシミュレーションアルゴリズムはＨＳＰＩＣＥとほぼ同等であるが、ＳＰＩＣＥのユーザインターフェイスはそれほど洗練されてはいない（すなわちグラフィック出力はラインプリンタ用として意図されたものである）。
【００４２】
図３は、センスアンプ２１９（図２Ｃ）および線２０１ＮをシミュレートするようにＨＳＰＩＣＥで生成された対数グラフ３００を例示する。グラフ３００では、ｘ軸に基準電圧（Ｖｒｅｆ）を、ｙ軸に抵抗（Ｒｏｐｅｎ）を取る。曲線３０１は、センスアンプ２１９がその出力を一方の論理状態から他方の論理状態へ変化させる抵抗を示す。たとえばセンスアンプ２１９に０．７ボルトの基準電圧が与えられている場合、線２０１Ｎの抵抗がおよそ３００ｋオームに等しい（曲線３００上の点３０１Ａで示す）ときに、センスアンプ２１９はその出力信号を一方の論理状態から他方の論理状態へ変化させる。したがって線２０１Ｎの実際の抵抗が３００ｋオーム未満であれば、線２０１Ｎは「良」（開放でない）領域３０２にあるとわかる。逆に、線２０１Ｎの実際の抵抗が３００ｋオームを上回れば、線２０１Ｎは「不良」（開放）領域３０１にあるとわかる。
【００４３】
この発明に従うと、試験される線の実際の抵抗は、基準電圧ｖｒｅｆを変えることで測定される。この態様で論理遷移が起これば抵抗がわかる。一実施例では、連続的に低くなる基準電圧がセンスアンプ２１９に与えられる。明らかなことであるが、論理遷移が一旦起これば、試験される線の抵抗をより正確に求めるため、Ｖｒｅｆにもっと小さな変化を与えることができる。
【００４４】
この発明の一実施例では、線２０１の実際の抵抗を求めるために、グラフ３００（図３）を用いてテスト構造２００（図２Ａ）を注意深く測定する。典型的に、まず１．２Ｖなど高い基準電圧Ｖｒｅｆ（図２Ｂ）を用いて線２０１を試験する。センスアンプ２１９が論理０の信号を出力する（すなわち入力信号がＶｒｅｆを下回る）場合、グラフ３００によれば開放の抵抗は１５０ｋオームを上回ることになる。抵抗追跡探索で、基準電圧Ｖｒｅｆを半分にし（１．２／２＝０．６）、次に線２０１を０．６Ｖの新たな基準電圧で試験する。センスアンプ２１９が論理１の信号を出力する（すなわち入力信号がＶｒｅｆを上回る）場合、開放の抵抗は１５０ｋオームから４００ｋオームの間にあることになる。そして抵抗追跡探索を継続し、最後の２つの基準電圧間の差（１．２−０．６＝０．６）を半分にし（０．６／２＝０．３）、この差を最後の基準電圧に加え（０．６＋０．３＝０．９）、次に線２０１をこの新たな基準電圧で試験する。センスアンプ２１９に状態を切換えさせるＶｒｅｆの値（トリップ電圧）が求められるまで抵抗追跡探索を継続する。グラフ３００を用い、この値が線２０１の実際の抵抗を定量化する。
【００４５】
リニアサーチなどその他の探索方法がこの発明に対して同様に適用可能である。リニアサーチでは、０．１ＶなどのＶｒｅｆのデルタ変化が選ばれ、次に、トリップ電圧が求められるまで連続的に低くなる電圧で線２０１を試験する。なおこの方法では、最初に選ばれる基準電圧が比較的正確でないと、収束に至るまで長い時間がかかることがある。
【００４６】
試験される線の抵抗の大きさを使用者が知ると、使用者は電圧コントラスト試験（Ｖｃｏｎｔｒａｓｔ）に最適な候補を選ぶことができる。Ｖｃｏｎｔｒａｓｔは、試験される線での開放の場所を示すための、たとえばＳＥＭで用いられる公知の技術である。
【００４７】
ＦＩＢの間、フローティング状態の金属片はいずれも集束イオンビームで帯電させられ得る（または同様に、ＳＥＭの間、フローティング状態の金属片はいずれも電子ビームで帯電させられ得る）。この結果これらの片は暗くなり、生成されたＸ線上で見ることができない。しかし、接地に結合された金属片はいずれも帯電されず（すなわち接地への放電経路を有し）、Ｘ線上で明るい形状部となる。したがって、導体に開放が存在すれば、開放の両側にある部分はＸ線上で明るく現われることになる。
【００４８】
Ｖｃｏｎｔｒａｓｔでは、導体上の任意の場所に集束イオンビームを用いて追加の切込みが行なわれる。この時点で使用者は、第１の明るい形状部の端まで暗い区分を追いかけるだけである。開放が存在するのはこの端においてである。明らかなことであるが、区分が明るければ抵抗は低い。当然逆もまた当てはまり、すなわち区分が暗ければ抵抗は高い。残念ながら、開放がない導体と、抵抗が低い開放がある（したがって接地に対していくらかの放電を有する）導体とを区別することは困難である。したがって当業者には、導体の抵抗が１Ｍオームを上回れば、Ｖｃｏｎｔｒａｓｔは有効であることが認識される。しかし導体の抵抗が１Ｍオーム未満であれば、Ｖｃｏｎｔｒａｓｔが有効でないおそれがある。こうして、比較的低い抵抗に対しても有効な標定方法、好ましくは故障分析前に行なわれてＳＥＭの使用の費用を最小限にする方法に対する必要性が生じる。
【００４９】
図４は、この発明に従う開放標定回路を提供する、例示的な複数のロケーショントランジスタ４０１Ａ〜４０１Ｅを示す。なお図４では５個のみのロケーショントランジスタ４０１を示すが、実際の実現例は典型的に数百個のロケーショントランジスタ４０１を含む。各々のロケーショントランジスタ４０１のドレインは、試験される線（たとえば垂直線２０１Ｃ）に結合され、ソースは隣接する線（たとえば垂直線２０１Ｄ）に結合される。一実施例では、ロケーショントランジスタ４０１はデコーダ２０２により制御される。別の実施例では、ロケーショントランジスタ４０１は別個の選択回路により制御される。なお、各層は典型的にそれ自身のロケーショントランジスタの組を有する。
【００５０】
垂直線２０１Ｃおよび２０１Ｄのみをロケーショントランジスタ２０１に結合して示すが、他の垂直線および水平線（図示せず）もまた類似の態様で追加のロケーショントランジスタに結合され得る。なお、デコーダトランジスタ２０３Ｃおよび２０４Ｃのゲートは電圧Ｖｄｄに結合され（こうしてこれらトランジスタはオンにされ）、デコードトランジスタ２０３Ｄおよび２０４Ｄのゲートは接地に結合されたままであり（こうしてこれらトランジスタはオフにされ）、これにより、識別される開放はいずれも、試験される線すなわち垂直線２０１Ｃ上の或る区分と確実に関連付けられる。
【００５１】
図５Ａ〜５Ｅは、試験される線のうち、抵抗が高い要素（以下抵抗体Ｒ）を含む区分を識別するための、予め定められたテストパターンを例示する。図５Ａでは、すべてのロケーショントランジスタ４０１のゲートは接地に結合され、こうしてこれらトランジスタはオフにされる。したがって、垂直線２０１Ｃの上にあるノードＩに与えられるハイの信号は、経路５０１にある複数のロケーショントランジスタ４０１、すなわち垂直線２０１Ｃのみを通る。経路５０１は抵抗体Ｒを含み、したがって線２０１Ｃの下にあるノードＯに結合されたセンスアンプ（図示せず）は論理０を出力する。
【００５２】
図５Ｂでは、ロケーショントランジスタ４０１Ｄ，４０１ＥのゲートはＶｃｃに結合され、こうしてこれらトランジスタはオンにされる。ロケーショントランジスタ４０１Ａ〜４０１Ｃのゲートは接地に結合され続ける。垂直線２０１Ｄはフローティング状態にある。したがってノードＩに与えられるハイの信号は、代替経路５０２Ａにある複数のロケーショントランジスタ４０１を通り、さらに元の経路５０１もまた通過する。この発明では、トランジスタ４０１で定められる線２０１Ｃの各区分は個々に分析され得る。具体的には、２つのトランジスタ４０１が選択的にオンにされ、こうして入力信号のための代替経路５０２がもたらされる。２本の経路の抵抗が比較される。抵抗が異なれば開放が識別される。換言すると、抵抗体Ｒを含む線２０１Ｃの区分がトランジスタ４０１を用いて迂回されると、経路５０２は最小の抵抗の経路となる。これに従い、この経路の抵抗は元の経路５０１を下回る。なお、隣接する垂直線２０１Ｄに対しては予め試験を行なって、この線に高い抵抗の要素がないことを確実にする必要がある。この態様で、センスアンプによって検出された抵抗の変化はいずれも、抵抗体Ｒを有する垂直線２０１Ｃの或る区分を非選択にする（または選択する）ことに帰することができる。抵抗体Ｒはなお代替経路５０２Ａにあり、したがってノードＯでの出力信号は論理０である。経路５０１および５０２Ａの抵抗は実質的に等しいため、代替経路５０２Ａは抵抗体Ｒを標定しない。
【００５３】
図５Ｃでは、ロケーショントランジスタ４０１Ｃおよび４０１ＥのゲートはＶｃｃに結合され、こうしてこれらトランジスタはオンにされる。ロケーショントランジスタ４０１Ａ、４０１Ｂおよび４０１Ｄのゲートは接地に結合され、こうしてこれらトランジスタはオフにされる。垂直線２０１Ｄはフローティング状態にある。したがって、ノードＩに与えられたハイの信号は、代替経路５０２Ｂにある複数のロケーショントランジスタ４０１（および元の経路５０１）を通る。抵抗体Ｒはなお代替経路５０２Ｂにあり、こうしてノードＯでの出力信号は論理０である。経路５０１および５０２Ｂの抵抗は実質的に等しいため、代替経路５０２Ｂは抵抗体Ｒを標定しない。
【００５４】
図５Ｄでは、ロケーショントランジスタ４０１Ｂおよび４０１ＥのゲートはＶｃｃに結合され、こうしてこれらトランジスタはオンにされる。ロケーショントランジスタ４０１Ａ、４０１Ｃおよび４０１Ｄのゲートは接地に結合される。垂直線２０１Ｄはフローティング状態にある。したがって、ノードＩに与えられたハイの信号は、代替経路５０２Ｃにある複数のロケーショントランジスタ４０１（および元の経路５０１）を通る。抵抗体Ｒはなお代替経路５０２Ｃにあり、したがってノードＯでの出力信号は論理０である。経路５０１および５０２Ｃの抵抗は実質的に等しいため、代替経路５０２Ｃは抵抗体Ｒを標定しない。
【００５５】
図５Ｅでは、ロケーショントランジスタ４０１Ａおよび４０１ＥのゲートはＶｃｃに結合され、こうしてこれらトランジスタはオンにされる。ロケーショントランジスタ４０１Ｂ〜４０１Ｄのゲートは接地に結合され、こうしてこれらトランジスタはオフにされる。垂直線２０１Ｄはフローティング状態にある。この構成では、ノードＩに与えられたハイの信号は、代替経路５０２Ｄにある複数のロケーショントランジスタ４０１（および元の経路５０１）を通る。抵抗体Ｒは代替経路５０２Ｄにはなく、したがってノードＯでの出力信号は論理１である（入力信号は代替経路５０２Ｄを通じて抵抗が最小の経路を取る）。経路５０１と５０２Ｄとの抵抗が異なるため、代替経路５０２Ｄは抵抗体Ｒを標定する。具体的には、この発明はトランジスタ４０１Ａとトランジスタ４０１Ｂとの間の線２０１Ｃの区分を、抵抗体Ｒを有するものとして同定する。
【００５６】
このようにこの発明は、試験される線にある開放の場所を判定するための、効率的で正確な手段を提供する。この態様で故障分析の際、以前に欠陥を標定するためだけに消費されていた時間は事実上なくなり、これにより使用者は、欠陥分析など極めて重要なプロセスに集中することができる。なお、区分内の開放の正確な場所が必要であれば、標準的なＶｃｏｎｔｒａｓｔを用いることができる。
【００５７】
さらに、開放の正確な場所を判定するのに加え、テスト線２０１Ｃの各区分の抵抗を求めることもできる。具体的に、ロケーショントランジスタ４０１Ｄおよび４０１Ｅ間の区分に関連した抵抗は、経路５０１（図５Ａ）について測定された抵抗から、経路５０１（図５Ｂ）と平行する経路５０２Ａについて測定された抵抗を減じることによって求められる。類似の態様で、ロケーショントランジスタ４０１Ｃおよび４０１Ｄ間の区分に関連した抵抗は、経路５０１（図５Ｂ）と平行する経路５０２Ａについて測定された抵抗から、経路５０１（図５Ｃ）と平行する経路５０２Ｂについて測定された抵抗を減じることによって求められる。なお典型的に、抵抗Ｒを含む区分を除く各区分の抵抗は、抵抗Ｒと比較すると微小である。
【００５８】
図６Ａ〜６Ｅは、試験される線の各区分の抵抗を識別および測定するための、代替的な予め定められたテストパターンを例示する。図６Ａでは、すべてのロケーショントランジスタ４０１のゲートは接地に結合され、こうしてこれらトランジスタはオフにされる。したがって、垂直線２０１Ｃの上にあるノードＩに与えられたハイの信号は、経路６０１にある複数のロケーショントランジスタ４０１、すなわち垂直線２０１Ｃのみを通る。経路６０１は抵抗体Ｒを含み、こうして線２０１Ｃの下にあるノードＯに結合されたセンスアンプ（図示せず）は論理０を出力する。
【００５９】
図６Ｂでは、ロケーショントランジスタ４０１Ｄ，４０１ＥのゲートはＶｃｃに結合され、こうしてこれらトランジスタはオンにされる。ロケーショントランジスタ４０１Ａ〜４０１Ｃのゲートは接地に結合され続ける。垂直線２０１Ｄはフローティング状態にある。したがって、ノードＩに与えられたハイの信号は、代替経路６０２Ａにある複数のロケーショントランジスタ４０１および元の経路６０１を通る。２本の経路の抵抗が比較される。抵抗が異なれば開放が識別される。換言すると、抵抗体Ｒを含む線２０１Ｃの区分がトランジスタ４０１を用いて迂回されれば、この経路６０２が最小の抵抗の経路となる。これに従い、この経路の抵抗は元の経路６０１よりも小さい。なお、隣接する垂直線２０１Ｄに対しては予め試験を行なって、この線に高い抵抗の要素がないことを確実にする必要がある。この態様で、センスアンプにより検出された抵抗の変化はいずれも、抵抗体Ｒを有する垂直線２０１Ｃの或る区分を非選択にする（または選択する）ことに帰することができる。抵抗体Ｒはなお代替経路６０２Ａにあり、したがってノードＯでの出力信号は論理０である。経路６０１および６０２Ａの抵抗は実質的に等しいため、代替経路６０２Ｃは抵抗体Ｒを標定しない。
【００６０】
図６Ｃでは、ロケーショントランジスタ４０１Ｃ，４０１ＤのゲートはＶｃｃに結合され、こうしてこれらトランジスタはオンにされる。ロケーショントランジスタ４０１Ａ、４０１Ｂおよび４０１Ｅのゲートは接地に結合される。垂直線２０１Ｄはフローティング状態にある。したがって、ノードＩに与えられたハイの信号は、代替経路６０２Ｂにある複数のロケーショントランジスタ４０１（および元の経路６０１）を通る。抵抗体Ｒはなお代替経路６０２Ｂにあるため、ノードＯでの出力信号は論理０である。経路６０１および６０２Ｂの抵抗は実質的に等しいため、代替経路６０２Ｂは抵抗体Ｒを標定しない。
【００６１】
図６Ｄでは、ロケーショントランジスタ４０１Ｂ，４０１ＣのゲートはＶｃｃに結合され、こうしてこれらトランジスタはオンにされる。ロケーショントランジスタ４０１Ａ、４０１Ｂおよび４０１Ｅのゲートは接地に結合され、こうしてこれらトランジスタはオフにされる。垂直線２０１Ｄはフローティング状態にある。したがって、ノードＩに与えられたハイの信号は、代替経路６０２Ｃにある複数のロケーショントランジスタ４０１（および元の経路６０１）を通る。抵抗体Ｒはなお代替経路６０２Ｃにあるため、ノードＯでの出力信号は論理０である。経路６０１および６０２Ｃの抵抗は実質的に等しいため、代替経路６０２Ｃは抵抗体Ｒを標定しない。
【００６２】
図６Ｅでは、ロケーショントランジスタ４０１Ａ，４０１ＢのゲートはＶｃｃに結合され、こうしてこれらトランジスタはオンにされる。ロケーショントランジスタ４０１Ｃ、４０１Ｄおよび４０１Ｅのゲートは接地に結合され、こうしてこれらトランジスタはオフにされる。垂直線２０１Ｄはフローティング状態にある。したがって、ノードＩに与えられたハイの信号は、代替経路６０２Ｄにある複数のロケーショントランジスタ４０１（および元の経路６０１）を通る。抵抗体Ｒは代替経路６０２Ｄにはなく、したがってノードＯでの出力信号は論理１である（入力信号は、代替経路６０２Ｄを通じて抵抗が最小の経路を取る）。経路６０１と６０２Ｄとの抵抗は異なるため、代替経路６０２Ｄは抵抗体Ｒを標定する。具体的に、この発明は、トランジスタ４０１Ａとトランジスタ４０１Ｂとの間の線２０１Ｃの区分を、抵抗体Ｒを有するものとして同定する。
【００６３】
なお、テスト構造２００内の隣接する平行線は、同様のプロセス構造に限定されない。たとえば線２０１Ｄが金属１の線であり、線２０１Ｃが一連の金属１のバイアであることが可能である。さらにこの発明の別の実施例では、テスト構造内で平行な隣接しない線が用いられる。さらに別の実施例では、これら隣接しない線は異なった層に設けられる。この柔軟性は、１つの種類のプロセス構造が別の種類のプロセス構造よりも著しく多くの欠陥を有する状況下で有利であり得る。この状況下では、本質的な欠陥がないプロセス構造を含む線を、他の線が比較される基準として用いることができる。図５Ａ〜５Ｅおよび図６Ａ〜６Ｅでは、線２０１Ｄが線２０１Ｃを比較する基準（欠陥のない線）である。
【００６４】
図７は、この発明の方法の一実施例を要約するフローチャート７００を示す。ステップ７０１において、センスアンプおよび線抵抗についての数学的モデルが生成される。ステップ７０２で、基準電圧ｖｒｅｆが変更（すなわち増加または減少）させられる。ステップ７０３で判断されるように、論理遷移がセンスアンプで生じなければ、プロセスはステップ７０２へ折返し、ここで基準電圧Ｖｒｅｆは再び変更される。逆に論理遷移が生じれば、ステップ７０４で、生成された数学的モデルに基づいて線抵抗が求められる。所望であれば、ステップ７０５で、標定回路を用いて線にある１つの開放（または多数の開放）の場所と、この線の各区分の抵抗とが求められ得る。なお、後に詳細に説明するように、使用者が（開放の代わりに）短絡を検出したいと望めば、ステップ７０５は用いられない。
【００６５】
この発明のテスト構造は短絡を検出するためにも等しく良好に働く。図８は、テスト構造２００（図２Ａ）と実質的に同様であって、複数のテストストリップ８０１をさらに含むテスト構造８００を例示する。好ましい実施例でテスト線の各部分は、試験される線の両側に平行の配向に設けられる１組のテストストリップを有する。たとえば図８で、４組のテストストリップ８０１Ａ〜８０１Ｄによって、垂直線２０１Ｃ（試験される線）の４つの部分がおおよそ定められる。テストストリップ８０１は垂直線２０１と同じ層から形成される。各々のテストストリップ８０１は、テスト構造８００内の試験される線に対して直交する線、すなわち水平線２０８に（バイアまたはコンタクトを用いて）接続される。既に記載されているように、水平線２０８は垂直線２０１と異なる層から形成される。したがって短絡を検出するには、集積回路の多数の層間の接続を有する素子が製造される。
【００６６】
この実施例では、テストストリップ８０１Ａは水平線２０８Ａに接続され、テストストリップ８０１Ｂは水平線２０８Ｂに接続され、テストストリップ８０１Ｃは水平線２０８Ｃに接続され、テストストリップ８０１Ｄは水平線２０８Ｄに接続される。明瞭にするため、他の線（垂直線および水平線）と関連付けられた他のテストストリップは省略する。テストストリップ８０１の長さは、試験される線の長さに依存し得る。たとえば保守的な一実施例では、テストストリップ８０１は、端部同士が繋げられると実質的に試験される線の長さになる。
【００６７】
図８に示す構成では、垂直線２０１Ｃと隣接するテストストリップ８０１との間に存在する短絡Ｓを検出するために、まず端子ｉｎ＿ｖｅｒおよびｏｕｔ＿ｖｅｒを介して垂直線２０１Ｃに論理１の信号が与えられる。次に、各々の水平線２０８が順番に選択される（すなわち適当なデコーダトランジスタ２０６および２０７がオン／オフされる）。選択された水平線２０８は、端子ｉｎ＿ｈｏｒおよびｏｕｔ＿ｈｏｒを介して２つのセンスアンプ（図８に示さず）に接続される。したがって短絡が存在すれば、短絡を有するテストストリップおよびこのテストストリップに接続された水平線２０８にもまた、垂直線２０１Ｃ上の論理１の信号が与えられることになる。したがって、短絡と関連付けられた水平線２０８が選択されると、センスアンプは論理１の信号を出力する。
【００６８】
なおこの発明の別の実施例では、論理１の信号は、端子ｉｎ＿ｖｅｒなど１つの端子にのみ与えられ得る。しかしながら、端子ｉｎ＿ｖｅｒおよびｏｕｔ＿ｖｅｒの両方に論理１の信号を与えれば、問題となっている垂直線２０１が単一の開放を有する場合でも短絡を確実に検出することができる。同様に別の実施例で、選択された水平線２０８にはただ１つのセンスアンプのみが結合される。しかし端子ｉｎ＿ｈｏｒおよびｏｕｔ＿ｈｏｒの両方にセンスアンプを設ければ、選択された線２０８が単一の開放を有する場合でも短絡の検出が可能となる。
【００６９】
論理１の信号を伝える水平テスト線２０８を識別することにより、使用者は垂直テスト線２０１Ｃ上の短絡の場所（すなわち線の部分）を判定することができる。明らかなことであるが、短絡の場所を識別することにより、層（図８では垂直線２０１Ｃと関連付けられた層）もまた識別される。
【００７０】
図９は或る設計９００を例示し、この設計は、この発明に従うテスト構造９０１と、垂直デコーダ９０２（１）および９０２（２）と、水平デコーダ９０３（１）および９０３（２）とを含む。各デコーダ９０２は、プリデコーダ９０４および制御論理９０５を有する。類似の態様で、デコーダ９０３の各々は、プリデコーダ９０６および制御論理９０７を有する。制御回路は、テスト構造９０１内の選択された線を試験するために適当な経路をもたらすためのセンスアンプ、パスゲート、ドライバ、および関連のトランジスタ（たとえば図２Ｂを参照して説明したもの）を含む。デコーダおよびプリデコーダは、当業者に公知の標準的なＮ対１デコード構造であるため、ここで詳細には説明しない。
【００７１】
一実施例では、この発明のテスト構造は製品ウェハ上で２つの集積回路間に置かれ、ウェハの製造後に取外される。図１０Ａは複数の集積回路（すなわちチップ）１００１を含む例示的なウェハ１０００を示し、ここで１本以上のスクライブ線１００２がこの発明のテスト構造を含む。
【００７２】
欠陥を検出する見込みを増大させるためにはテスト構造により大きな面積が必要であると使用者が判断すれば、製品を、より大きなテスト構造を含むチップと取換えることも可能である。図１０Ｂはこのような一実施例を示し、ここでウェハ１０１０は、複数の集積回路１００１（製品）と、テストシステム専用の複数のテストチップ１００３とを含む。この実施例では、テスト構造は製品チップについての標準設計規則を用いて形成され得る。なおチップ１００３の数およびその位置は、ウェハまたはウェハロット間で異なり得る。したがって、たとえば試作ウェハは製品ウェハよりも多くのテストチップ１００３を有し得る。
【００７３】
図１０Ｃで示すさらに別の実施例では、各集積回路１００４は製品部分１００７（たとえばプログラマブル論理素子）と、この発明に従うテストシステム１００５と、他のテスト構造１００６とを含む。この実施例で、歩留まりが一旦許容できるレベルに達すると、製造者は所望に応じて構造１００５および１００６を選択的に閉じることができる。これに代えて、製造者はウェハ１０２０のレチクルを、製品のみを含む集積回路を有するレチクルと取換えることができる。
【００７４】
この発明は先行技術と比べて明らかな利点を有する。具体的に、最小限の費用で、数ＰＰＭ（ｐａｒｔｓ−ｐｅｒ−ｍｉｌｌｉｏｎ）レベルの欠陥が検出可能である。さらにこれら欠陥の場所は数μｍ以内で求められ得る。ここで提供される独自のテスト構造によって、各々のプロセス層につき別個のフィードバックが提供され得る。最後に、抵抗は使用者に対する報告の中で（一実施例では最高から最低まで）順序付けられ得るため、確実に素早く問題を分析し修正できる。
【００７５】
別の利点として、この発明によって使用者は故障分析をより良好に用いることができる。たとえば試験される線にわたって抵抗が実質的に散在する場合、故障分析は面倒で時間がかかり、一般に決定的ではない。しかし試験される線の１区分が他の区分よりも著しく高い抵抗を有すれば、故障分析をより素早く行なうことができ、はるかによい結論がもたらされる。こうしてこの発明はより良好な故障分析を容易にする。
【００７６】
この発明の特定の実施例は、説明および例示の目的のために提示されているにすぎない。これら実施例は、いかなる仕方でも網羅的またはこの発明を制限するものと意図されてはいない。当業者には、この発明に対する変形および変更が認識されるであろう。たとえば図２を参照して、トランジスタ２１８を接地に結合する（こうして弱いプルダウンをもたらす）代わりに、トランジスタ２１８は正の電圧源Ｖｃｃに結合される（こうして弱いプルアップがもたらされる）。この実施例ではローのｔｅｓｔ＿ｉｎ信号が与えられる。別の例では、図４を参照すると、テスト構造内の隣接する平行な線は、集積回路内の異なった層から形成されることもある。したがってこの発明は、前掲の特許請求の範囲によってのみ規定される。
【図面の簡単な説明】
【図１】集積回路上に配置され、製造プロセスを試験するための、標準的な歩留まり構造を示す図である。
【図２Ａ】この発明に従うテスト構造が追加され得る、集積回路内の開放を標定するための簡略化したテスト構造を示す図である。
【図２Ｂ】この発明で用いられ得る例示的な検出回路を示す図である。
【図２Ｃ】図２Ｂの検出回路で用いられ得る１つのセンスアンプを示す図である。
【図３】センスアンプに与えられた基準電圧に基づいて、試験される線の抵抗の数学的モデルを与えるグラフを示す図である。
【図４】図２Ａの構造に含まれる複数のロケーショントランジスタであって、試験される線上の開放（すなわち高い抵抗の要素）の場所の識別を容易にするものを示す図である。
【図５Ａ】この発明の一試験方法の際における試験信号の信号経路の一例を示す図である。
【図５Ｂ】この発明の図５Ａの試験方法の際における試験信号の信号経路の一例を示す図である。
【図５Ｃ】この発明の図５Ａの試験方法の際における試験信号の信号経路の一例を示す図である。
【図５Ｄ】この発明の図５Ａの試験方法の際における試験信号の信号経路の一例を示す図である。
【図５Ｅ】この発明の図５Ａの試験方法の際における試験信号の信号経路の一例を示す図である。
【図６Ａ】この発明のテスト構造の別の実施例の際における試験信号の信号経路の一例を示す図である。
【図６Ｂ】この発明のテスト構造の図６Ａの実施例の際における試験信号の信号経路の一例を示す図である。
【図６Ｃ】この発明のテスト構造の図６Ａの実施例の際における試験信号の信号経路の一例を示す図である。
【図６Ｄ】この発明のテスト構造の図６Ａの実施例の際における試験信号の信号経路の一例を示す図である。
【図６Ｅ】この発明のテスト構造の図６Ａの実施例の際における試験信号の信号経路の一例を示す図である。
【図７】この発明の試験方法のフローチャートを示す図である。
【図８】集積回路内の短絡を標定するためのテスト構造を示す図である。
【図９】この発明のテスト構造の一設計を示す図である。
【図１０Ａ】この発明に従う、複数の集積回路および或るテスト構造を含むウェハの一例を示す図である。
【図１０Ｂ】この発明に従う、複数の集積回路および或るテスト構造を含むウェハの一例を示す図である。
【図１０Ｃ】この発明に従う、複数の集積回路および或るテスト構造を含むウェハの一例を示す図である。

Claims

集積回路内の線にある開放を分析するための方法であって、前記方法は、
線にセンスアンプを結合するステップと、
前記線に、予め定められた入力信号を与えるステップと、
センスアンプに複数の基準電圧を与えるステップとを含む、方法。
センスアンプに与えられる基準電圧に基づいて、線の抵抗の数学的モデルを生成することをさらに含む、請求項１に記載の方法。
数学的モデルは、シミュレーションプログラムを用いて生成される、請求項２に記載の方法。
線のうち予め定められた部分を、線における少なくとも１つの他の予め定められた部分を通ることなく、通ることをさらに含む、請求項１に記載の方法。
集積回路内の欠陥を識別するためのテストシステムであって、前記テストシステムは、
センスアンプと、
第１の線と、
第２の線と、
前記センスアンプ、第１の線および第２の線に結合されたデコーダと、
複数のトランジスタとを含み、前記複数のトランジスタの各々はソース、ドレインおよびゲートを有し、ソースおよびドレインはそれぞれ第１の線および第２の線に接続され、ゲートは選択回路に結合される、テストシステム。
第１の線の両側に平行の配向に設けられた複数組のテストストリップと、
第１の線および第２の線に対して直交する配向に位置付けられた第３の線とをさらに含み、少なくとも１つのテストストリップは第３の線に結合される、請求項５に記載のテストシステム。
テストシステムは製品ウェハ上に設けられる、請求項５に記載のテストシステム。
テストシステムはテストチップ上に設けられる、請求項５に記載のテストシステム。
選択回路はデコーダの一部を形成する、請求項５に記載のテストシステム。
抵抗の高い線部分を標定するための方法であって、
線を試験するステップを含み、線が高い抵抗を有するとわかった場合にはさらに、
隣接する線を試験するステップと、
抵抗の高い部分が切り離されるまで、抵抗の高い線および隣接する線の組合せによって代替経路を形成するステップとを含む、方法。