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Gebiet der Anmeldung
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Diese
Erfindung richtet sich auf getaktete Netzteile und insbesondere
auf ein Verfahren und einen Baustein zum Steuern von Synchrongleichrichtern,
die in einem getakteten Netzteil verwendet werden.
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Stand der Technik
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Auf
dem Gebiet der Leistungswandlung, insbesondere bei Niedriggleichstrom-Ausgangsspannungswandlern,
stellt der Einsatz von MOSFETs als Gleichrichter eine Methode dar,
die wegen der günstigen
Auswirkung auf den Wirkungsgrad wegen der an diesen Bausteinen herrschenden
geringen Leitungsverluste zunehmend verwendet wird.
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Die
Art, in der die Synchrongleichrichter (SRs) gesteuert werden, ist
für die
korrekte Funktion der Schaltung von grundlegender Bedeutung. Deshalb
müssen
geeignete Methoden verwendet werden, um diese SRs entsprechend dem
Prinzip der Diode, die der SR ersetzen soll, anzusteuern. Dieses Ansteuersignal
leitet sich vom Haupt-PWM-Steuersignal ab, das die verschiedenen
Zustände
der Taktungsschaltung und von daher die Betriebszustände für die Dioden
der Schaltung bestimmt.
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Die
Art und Weise, auf die das Ansteuersignal vom Haupt-PWM-Signal zur korrekten
Steuerung von SRs abgeleitet werden kann, hängt von der Art der verwendeten
Topologie und vom Vorhandensein der galvanischen Isolierung in dieser
Topologie ab. In einer nicht isolierten, getakteten Netzteiltopologie kann
die Steuerschaltung des Synchrongleichrichters die Information über die
Schaltzustände
(Ausschalten und Einschalten) des Hauptschalters von der Hauptsteuerschaltung
auf sehr einfache Art erhalten.
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In
isolierten Topologien mit einer primärseitigen Steuerung lässt die
Abwesenheit eines PWM-Steuersignals auf der Sekundärseite der
Iso lationsbarriere die Erzeugung der angemessenen Steuersignale
für die
SRs schon schwieriger werden.
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Wenn
das Äquivalentdiodenprinzip
nicht beachtet wird, tauchen die hinlänglich bekannten Phänomene der
Signalüberleitung
und des Shoot-Through
zwischen Schaltern auf, wie nachstehend im Einzelnen beschrieben
wird. Bei all diesen Situationen ist einer der Schalter gezwungen,
im ersten Quadranten zu leiten, also seiner gebräuchlichen Leitungsrichtung
als Diode entgegengerichtet. Von daher können Schaltverluste vorherrschend
werden und einen Großteil
der Vorteile zunichte machen, die durch die Verminderung von Leitungsverlusten
durch die Gleichrichter geschaffen wurden, oder können sogar
einen ordnungsgemäßen Betrieb
verhindern.
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Die
erforderliche Taktung des Ansteuersignals für den Synchrongleichrichter
ist in 2 entsprechend einer allgemeinen Taktungstopologiekonfiguration
mit einem Schalter und nur einer Diode gezeigt, wo die für Schalter
und Diode möglichen
Leitungszeiten komplementär
sind.
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Die
in dieser Figur gezeigten Totzeitintervalle verhindern eine gleichzeitige
Signalüberleitung
des Hauptschalters und des SR, aber sie müssen auf den geringstmöglichen
Zeitwert reduziert sein, um am SR parasitäre Diodenleitungszeiten sowie
den sich daraus ergebenden Wirkungsgradverlust zu minimieren.
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Ein
wichtiger Punkt bei der Steuerung von MOSFET-SRs hängt mit
dem Body-Dioden-Verhalten zusammen. Physische, als SRs verwendete MOSFETs
zeigen nämlich
schlechte Eigenschaften bezüglich
einer parasitären
Diode, deren Funktion zumindest während Übergängen zwischen verschiedenen
Zuständen
involviert ist.
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Der
Betrieb der Body-Diode hängt
von der Taktung der Ansteuersignale ab, und zwar insbesondere vom
Ausschaltmoment des SR mit Bezug auf das Zeitintervall, in welchem
die Diode (die durch einen MOSFET-SR ersetzt worden ist) im leitenden
Zustand sein soll.
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Ein
zu frühes
Ausschalten des SR verursacht einen Anstieg von Leitungsverlusten
aufgrund des Body-Dioden-Abfalls, über den deshalb der gesamte Strom
befördert
wird. Die Schaltverluste, die durch den Anlaufgegenstrom der Body-Diode
verursacht werden, hängen
von dem Strom ab, der zu dem Zeitpunkt transportiert wird, an dem
sich die Spannung zwischen Anode und Katode umkehrt, also negativ wird.
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In
isolierten Topologien lässt
sich die Aufgabe der Ansteuerung von Synchrongleichrichtern leicht
lösen,
wenn der Haupt-Pulsweitenmodulator (Haupt-PWM) auf der Sekundärseite sitzt.
Und zwar kann er, weil das PWM-Signal auf der Sekundärseite erhältlich ist,
dazu verwendet werden, das Ansteuersignal für die SRs zu erzeugen. Das
PWM-Signal kann zusätzlich
mit Verzögerungen
behaftet werden, um die Laufzeitverzögerungen auszugleichen, die das
Ansteuersignal erleidet, das durch irgendeinen Verbindungsbaustein
auf die Primärseite übertragen wird.
Die erforderliche Taktung für
diese Art von Betrieb ist in 3 gezeigt,
in dem allgemeineren Fall von zwei komplementären Signalen auf der Sekundärseite.
Auch in dieser Anwendung sind Totzeiten zwischen Ansteuersignalen
notwendig, um eine eventuelle Signalüberleitung zwischen den SRs
sowie zwischen SRs und dem Haupt-MOSFET zu verhindern.
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Eine
sekundärseitige
Steuerkonfiguration zeigt jedoch mehrere systembezogene Nachteile, wie
etwa die Erfordernis eines zusätzlichen
Netzteils zum Hochfahren des Wandlers, die Erfordernis einer Signalüberleitungs-Isolationsschaltung,
die das Ansteuersignal der PWM-Steuerung auf primäre Schalter übertragen
kann, und Schwierigkeiten bei der Übertragung der Information über den
Strom des Primärschalters
auf die PWM-Steuerung in Strommodus-Steuerkreisen. Von daher ist
zur Realisierung von getakteten Netzteilen (SMPS) mit Spitzenleistungen
bezüglich
eines hohen Wirkungsgrads, kleiner Abmessungen und niedriger Kosten
der Einsatz einer PWM-Steuerung auf der Primärseite zwingend erforderlich.
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In
isolierten Topologien kann, wenn sich die Haupt-PWM-Steuerschaltung
auf der Primärseite
befindet, ihr Signal auf der Sekundärseite nicht auf einfache,
effektive und kostengünstige
Art und Weise verfügbar
sein. Diese Information lässt
sich aber auf der Sekundärseite
vom Ausgang des Isolationstransformators ableiten. In diesem Fall
ist jedoch festzuhalten, dass das Synchronisationssignal, welches am
Ausgang des Isolationstransformators abgegriffen wird, in dem Effekt
der primären
Hauptschalterkommutationen besteht. Dieses Signal zeigt aber tatsächlich ein
Verhalten, das dem Verhalten des Haupt-PWM-Signals ähnlich ist,
zumindest im kontinuierlichen Leitungsmodus (CCM = continuous conduction
mode), wobei es aber in gewisser Weise durch die parasitären Elemente
der Schaltung beeinflusst ist. Wenn der CCM-Arbeitszustand nicht
beachtet wird, können
außerdem
auch bestimmte Oszillationen während
eines Teils des Signals vorhanden sein, die eine falsche Ansteuerinformation
bedingen können.
Von daher muss die Steuermethode, die zur Bereitstellung von SR-Ansteuersignalen
gedacht ist, ein eventuelles Aufkommen von falschen Betriebszuständen verhindern
können,
die sich von irgendwelchen Taktungsauswirkungen auf die Synchronisation
des Signals herleiten, die auf dem sekundären PWM-Synchronisationssignal
mit Bezug auf das primäre
PWM-Signal vorhanden sind.
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Unter
Verwendung des Ausgangs des Isolationstransformators als PWM-Synchronisationssignal ist
eine sehr einfache Möglichkeit,
MOSFETs als Gleichrichter in isolierten Topologien basierend auf einer
Vorwärtstopologie
arbeiten zu lassen, eine Methode, die als "selbststeuernde Synchronisationsgleichrichtung" bezeichnet wird.
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Ein
sehr grundlegendes Beispiel für
diese Methode, die in vielen verschiedenen patentrechtlich geschützten Versionen
entwickelt worden ist, ist in der einpoligen Vorwärtstopologie
von 4 dargeboten.
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Wenn
das Gate des MOSFET 3 mit dem Knoten 5 und das
Gate des MOSFET 4 mit dem Knoten 6 verbunden ist,
werden die beiden MOSFETs gemäß dem Äquivalentdiodenprinzip
korrekt angesteuert. Unglücklicherweise
leidet diese Methode an einem sehr gravierenden Nachteil. Wie man
im dazugehörigen
Taktungsdiagramm feststellen kann, hängt das Ansteuersignal von
der Art ab, auf die der Haupttransformator während eines magnetischen Rücksetzvorgangs
entmagnetisiert wird. Infolgedessen kann die Zeit, für die die
Body-Diode von MOSFET 4 gezwungenermaßen leitend ist, sehr groß sein,
was darauf zurückzuführen ist,
dass das Ansteuersignal für
das Gate fehlt. Diese Tatsache macht die durch die Synchrongleichrichtung
eingebrachten Hauptvorteile zunichte und beschränkt den Einsatz dieses Verfahrens
zum Ansteuern von SRs nur in Kombination mit einigen speziellen
und patentrechtlich geschützten
magnetischen Rücksetzmethoden.
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Darüber hinaus
ist diese Methode schwierig in der praktischen Umsetzung, wenn die
primäre
Eingangsspannung einen sehr großen
Schwankungsbereich hat. Übliche
Faktoren sind auf etwa 2:1 beschränkt, weil es schwierig ist,
stets einen Ansteuersignalwert bereitzustellen, der mit den entsprechenden
Bereichen der Gates kompatibel ist.
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Daher
erfordert in isolierten Topologien mit primärseitiger Steuerung der am
besten geeignete Lösungsansatz
zur Ansteuerung von SRs eine Steuerschaltung, die das Synchronisationssignal
(Takt) separat vom Ausgang des Isolationstransformators verarbeiten
und auch jedes andere Problem lösen kann,
was die Taktung der Ansteuersignale (Out1, Out2) mit Bezug auf den Takteingang betrifft.
In 5 ist das allgemeine Taktsignal mit feststehender Schaltfrequenz
mit primären
Einschalt- und Ausschaltzeitintervallen gezeigt.
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Die
Steuerschaltung muss die angemessene Takterzeugung des SR-Ansteuersignals aus
dem Taktsignaleingang bewältigen.
Gemäß 2 und
wie bereits erläutert,
müssen
zwischen dem Taktsignal und dem SR-Ansteuersignal angemessene Totzeiten bereitgestellt
werden, um eine Signalüberleitung
zwischen Bausteinen zu vermeiden.
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Ein
anderes hinlänglich
bekanntes Phänomen,
mit dem die Steuerung fertig werden muss, ist das sogenannte Shoot-Through-Problem,
das auf der Sekundärseite
einer isolierten Topologie auftreten kann. Der spezifische Mechanismus
dieses ungeeigneten Betriebszustands hängt von der Schaltungstopologie
ab und wird nachstehend im Einzelnen erläutert. Während der Übergang, bei welchem ein Synchrongleichrichter
einzuschalten ist, leicht auszuführen
ist, erfordert der Ausschaltübergang
im Allgemeinen eine besondere Behandlung. Und zwar bringt die Verschaltung,
die das Ansteuersignal aus dem Takt erzeugt, eine Laufzeitverzögerung mit
ein, die sich zu der addiert, die vom Isolationstransformator stammt.
Diese immanente Verzögerung
bei der Erzeugung des SR-Übergangs
schafft die Totzeit, die zur Vermeidung ungünstiger Schaltungszustände nötig ist.
Jedoch muss diese Verzögerung,
die einen Wirkungsgradverlust einbringt, weil sie eine Body-Dioden-Leitung
verursacht, für
eine Wirkungsgradoptimierung minimiert werden.
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Dagegen
können
die Ausschaltübergange, die
in 5 als Übergang
A für Out1 und Übergang
B für Out2 gezeigt sind, wenn sie nicht richtig beherrscht
werden, die Schaltung in ein sehr kritisches Verhalten manövrieren.
Und zwar erzeugt in diesem Fall die immanente Verzögerung ein
spätes
Ausschalten der bidirektionalen Synchrongleichrichterschalter, wobei
ungünstige
Schaltungszustände
entstehen. Diese ungünstigen
Schaltungszustände
sind normalerweise durch das Vorhandensein der unidirektionalen
Dioden unmöglich
gemacht. Der allgemeine Zustand lässt sich definieren als Entstehung von
Kurzschlusskreisen, die sehr hohe Stromspitzen erzeugen können, welche
nur durch die parasitären Elemente
in der Schaltung begrenzt sind. Die spezielle Darlegung dieses Phänomens wird
im Einzelnen für
jede einzelne aus der Hauptfamilie der isolierten Topologie beschrieben
werden.
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Von
daher ist die Einbringung einer bestimmten Totzeit nötig, die
die Entstehung der ungünstigen Betriebszustände vermeiden
kann. Diese Totzeit lässt
sich durch die Erzeugung eines angemessenen Vorlaufs des Ausschaltübergangs
realisieren, der garantieren kann, dass der SR vor dem Taktsignalübergang
ausgeschaltet sein kann. Dieser Vorlauf muss jedoch, wie beim Einschaltübergang,
zur Reduzierung der Body-Dioden-Leitungszeit
minimiert werden, um Nachteile bezüglich des Wirkungsgrads zu vermeiden.
Insbesondere kann das Ausmaß des
Vorlaufs als Optimierungsparameter dafür verwendet werden, den Betrieb
der Schaltung auf ihre physische Ausführung konstruktionsbedingt
einzustellen. Und zwar hängt
die zeitliche Veränderung
des abnehmenden Stroms am SR, der abgeschaltet wurde, von mehreren
Parametern wie Eingangs- und Ausgangsspannung des Wandlers ab, von
der Höhe
des vorher angesteuerten Stroms, und am allermeisten von den parasitären Elementen
in der Schaltung wie der Streuinduktivität. Die Vorlaufzeit kann auf
den spezifischen Betriebszustand der Schaltung zur Erreichung der
besten Leistungsfähigkeit
im Hinblick auf den Wirkungsgrad angepasst werden, wobei die Leitungszeiten
der Body-Dioden und die sich daraus ergebenden Anlaufgegenströme auf ein
Minimum eingestellt werden.
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In 5 sind
die erforderlichen Vorlaufintervalle, die mit Δt1 und Δt2 bezeichnet sind, in dem allgemeinsten Fall
zweier komplementärer
Ausgänge eingeführt, die
von einem Takteingang erzeugt werden.
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Nun
wird der Mechanismus der Entstehung des Shoot-Through-Phänomens für die isolierten Haupttopologien
von SMPS-Wandlern untersucht.
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Eine
einpolige Vorwärtstopologieschaltung ist
in 6 gezeigt. Ein Betrieb dieser Schaltung lässt insbesondere
die mögliche
Entstehung des Shoot-Through-Phänomens
vermuten.
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Die
Synchrongleichrichter-Steuerschaltung, die die Taktinformation von
der Spannung an einem Schaltungsknoten 8 empfängt, erzeugt
die MOSFET-Ansteuersignale für
SR 2, der als Vorwärtsgleichrichter
arbeitet, und erzeugt auch Ansteuersignale für den SR 1, der als
Freilauf für
den Strom an der Ausgangsspule 7 arbeitet.
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Insbesondere
muss bei dieser Art von Schaltungskonfiguration, wenn der primäre MOSFET 4 eingeschaltet
ist, auch der SR 2 eingeschaltet sein, und der SR 1 muss
ausgeschaltet sein. Dagegen müssen,
wenn der primäre
MOSFET 4 ausgeschaltet ist, der SR 1 eingeschaltet
und der SR 2 ausgeschaltet sein.
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Die
Spannungsbildung am Knoten 8 zeigt eine gewisse Verzögerung im
Hinblick auf das Ansteuersignal des primären MOSFETs 4, die
hauptsächlich
den parasitären
Elementen des Isolationstransformators 5 entstammt. Diese
Verzögerung,
zur Laufzeitverzögerung
der SRs-Steuerung hinzuaddiert, verursacht ein verzögertes Ausschalten
des SR 1 oder des SR 2, und infolgedessen entsteht
bei beiden Übergängen, in
denen der MOSFET 4 ein- oder ausgeschaltet wird, ein Shoot-Through
am sekundären
Ausgang des Isolationstransformators.
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Wenn
der MOSFET 4 eingeschaltet wird, tendiert die Spannung
am Knoten 8 dazu, positiv zu werden. Diese Spannung bringt
eine Vorspannung der Body-Diode des SR 2 mit sich, und
wegen der Verzögerung
beim Ausschalten des SR 1 kann ein unbegrenzter Strom im
Kurzschlusskreis fließen,
der durch den SR 1, die Body-Diode des SR 2 und
die Sekundärwicklung
des Isolationstransformators 5 gebildet ist. Der Wert des
Kurzschlussstroms ist nur durch die parasitären Elemente der Schaltung
und möglicherweise
noch durch die primärseitigen Schutzschaltungen
beschränkt,
die im PWM enthalten sind.
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Bei
dem anderen Übergang,
wenn der MOSFET 4 ausgeschaltet wird, wird die Spannung
am Knoten 8 negativ. Wenn der SR 2 aufgrund der
Verzögerung
der Takteingangsbildung immer noch eingeschaltet ist, spannt diese
negative Spannung die Body-Diode des SR 1 vor, und es entsteht
ein Kurzschlusskreis durch die Body-Diode des SR 1, den
SR 2 (immer noch eingeschaltet) und die Sekundärwicklung
des Isolationstransformators 5.
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Die
ausführliche
Taktung der SRs-Ausschaltübergänge bezüglich der
Vorwärtstopologieschaltung
ist in 7 gezeigt. Bei den beiden SR-Ausschaltübergängen für den freilaufenden SR 1 (FW)
und den Vorwärtsgleichrichter
SR 2 (FR) stellt das Zeitintervall t0 – ti den Betrag des Vorlaufs dar, während t0 – t3 die gesamte Totzeit zwischen den beiden
komplementären
Ansteuersignalen ist. In dem Intervall t0 – t2 leitet die Body-Diode, mit einer Umkehr nach t2.
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Eine
Sperrtopologieschaltung ist in 8 gezeigt.
Die meisten der Betrachtungen, die für die Vorwärtstopologieschaltung von 6 angestellt wurden,
sind immer noch gültig,
wobei aber in diesem Fall die Topologie nur einen MOSFET zeigt,
der als Gleichrichter arbeitet.
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Der
SR 1 muss eingeschaltet sein, wenn der primäre Hauptschalter 4 ausgeschaltet
ist, und umgekehrt. Wenn der MOSFET 4 eingeschaltet wird, geht
die Spannung am Ausgang des Isolationstransformators, durch Knoten 2 bezeichnet,
von Vo auf –Vin,
und wenn der SR 1 nicht bereits ausgeschaltet ist, entsteht
ein Kurzschlusskreis mit dem Ausgangskondensator 3 zu einer
negativen Spannung parallel geschaltet, die den Kondensator mit
einem unbegrenzten Strom impulsgetrieben zu entladen versucht. Dies
verursacht einen unvermeidbaren, beträchtlichen Abfall der geregelten
Ausgangsspannung. Die ausführliche
Taktung des SR-Ausschaltübergangs,
bezüglich
auf die Sperrtopologieschaltung von 8, ist in 9 gezeigt.
Es ist ersichtlich, dass die Sperrtopologieschaltung an denselben
Problemen leidet wie die Vorwärtstopologieschaltung.
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Ähnliche
Betrachtungen sind für
alle einer Vorwärtslösung entstammenden,
zweipoligen isolierten Topologien (Gegentakt, Halbbrücke, Vollbrücke) gültig, die
in 10 gezeigt sind.
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In 10 wird
der von einem Knoten 4 abgegriffene Synchronisationstakteingang
von der SR-Steuerschaltung dazu verwendet, für den SR 2 das angemessene
Taktsignal zu erzeugen. In entsprechender Weise wird der von einem
Knoten 3 abgegriffene Synchronisationstakteingang dazu
verwendet, das angemessene Taktsignal für den SR 1 zu erzeugen.
In beiden Fällen
sind der Synchronisationstakt und das zugehörige Ausgangsansteuersignal
in 11 gezeigt. In diesem Fall sind die Vorlaufzeiten
beim Ausschalten der MOSFETs nötig,
um einen Verlust all der Energie zu vermeiden, die in der Transformator-Streuinduktivität, in dem
Kurzschlusskreis, der sich bei beiden Übergangen durch die beiden
SRs (ein SR und eine Body-Diode) bildet, und die Sekundärwicklung
des Isolationstransformators gespeichert ist, mit einer Verschlechterung
des Wandlerwirkungsgrads.
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Die
genaue Taktung der Ausschaltübergänge (zwei
gleiche) der SRs ist in 11 bezüglich der doppelpoligen
Vorwärtstopologieschaltung
gezeigt.
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Ein
steuerungsbezogener Lösungsansatz, der
ein analoges Verfahren einsetzt, um die Vorlaufzeiten des Ausschaltübergangs
bei der Ansteuertaktung zu erzeugen, ist im
US-Patent 5,736,890 an Yee et al.
offenbart, und auf Semi Technology Design, Inc., Japan, übertragen.
Ein Teil des Verfahrens scheint in einem früheren Silizium-Chip von SRMOS Inc.
verwendet zu werden (öffentliche
Anzeige seit November 1999).
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Dieses
analoge Verfahren verwendet zwei verschiedene analoge Spannungsrampen
und eine Schwellwertvariable mit TON oder
TOFF, um die Vorlaufzeit zu erzeugen. Es
sind drei passive Komponenten (Kondensatoren) vonnöten, um
die Rampen und den variablen Schwellenwert zu erzeugen. Zwei von
diesen Kondensatoren müssen
genau sein, um über
eine präzise
Vorlaufzeit zu verfügen.
Wegen der Abhängigkeit
von passiven Komponenten ist die Stabilität über der Zeit und hinsichtlich
der Temperatur nicht gut.
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Ein
anderer steuerungsbezogener Lösungsansatz,
der ein auf einem Phasenregelkreis (PLL = Phase Lock Loop) basierendes
System verwendet, um die Vorlaufzeiten der Ausschaltübergänge zu realisieren,
wurde vor kurzem von International Rectifier in einem früheren IC,
IR1175, implementiert: Bindra, A., Optimized Synchronous Rectification
Drives Up, Electronic Design, Januar 2000, Band 48, Seiten 58, 59,
62, 64, 66. Dieses Verfahren ist hinsichtlich der bauartbedingten
Relationen, die zur Errichtung der gewünschten Steuerung gebraucht
werden, ziemlich komplex, erfordert eine große Menge externer Komponenten
und eine relativ hohe Pinzahl, die zum Einstellen all der Parameter
gebraucht werden, die für den
korrekten Betrieb der Steuerungsmethode vonnöten sind. Daneben hat das Verfahren
eine lange Ansprechzeit auf Schaltfrequenzschwankungen. Wenn durch
irgendein Rauschproblem eine Schwankung der Schaltfrequenz verursacht
wird, ist der Phasenregelkreis langsam in der Reaktion auf diese
Veränderung,
mit einer sich daraus ergebenden schlechten Erzeugung der Vorlaufzeiten,
was einen Verlust des Gesamtwirkungsgrads des Wandlers verursacht. Eine
kürzere
Ansprechzeit kann mit dem Nachteil einer schlechten Genauigkeit
der Vorlaufzeit erkauft werden, was auch ein Grund für eine negative
Auswirkung auf den Wirkungsgrad des Wandlers ist.
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Das
zu lösende
technische Problem ist ein Baustein und ein Verfahren zur Steuerung
von MOSFET-Synchrongleichrichtern in einem getakteten Netzteil,
mit denen eine Kurzschlussbildung aufgrund einer ungeeigneten Steuerungstaktung
der MOSFET-Synchrongleichrichter minimiert ist.
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Zusammenfassung der Erfindung
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Die
hier offenbarte Technologie verwendet einen steuerungsbezogenen
Lösungsansatz
zum Ansteuern von Synchrongleichrichtern in isolierten SMPS-Topologien.
Die steuerungsbezogene Methode hat mehrere Vorteile bezüglich des
Lösungsansatzes
mit Selbstansteuerung.
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Bei
dieser Methode wird zweckmäßigerweise
die PWM-Steuerung auf der Primärseite
der isolierten Topologie verwendet, die die Synchronisationsinformation
direkt von der Sekundärseite
ableitet.
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Damit
wird eine Unabhängigkeit
von der Rücksetzmethode
des Isolationstransformators erreicht, weil die Leitungszeit der
Body-Diode der MOSFETs minimiert ist, während die Ansteuersignalwerte
immer mit den Gate-Bereichen kompatibel gemacht werden können. Unter
Verwendung gewisser zusätzlicher
bestimmter Technologien, die für
diese Anmeldung nicht relevant sind, ist es auch möglich, einen
diskontinuierlichen Leitungsmodusbetrieb des Wandlers zu ermöglichen.
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Kurze Beschreibung der Zeichnungen
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1a ist
ein Blockdiagramm, das die Eingangs- und Ausgangsanschlüsse des
erfindungsgemäßen digitalen
Steuerungsbausteins zeigt;
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1b ist
ein Taktungsdiagramm, das ein Eingangssignal und zwei Ausgangssignale
zeigt, die von dem erfindungsgemäßen digitalen
Steuerungsbaustein erzeugt werden;
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2 ist
ein Taktungsdiagrmm das Ansteuersignale für einen Synchrongleichrichter
aus dem Stand der Technik zeigt;
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3 ist
ein Taktungsdiagramm, das Signale für ein in isolierter Topologie
ausgeführtes
Netzteil eines Steuerungsbausteins aus dem Stand der Technik zeigt;
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4 zeigt
eine patentrechtlich geschützte, in
Vorwärtstopologie
ausgeführte
Struktur nach dem Stand der Technik, sowie ein Taktungsdiagramm,
das Signale zeigt, die von dem gezeigten Steuerungsbaustein aus
dem Stand der Technik erzeugt werden;
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5 ist
ein Taktungsdiagramm, das die Taktung von Ausgangsansteuersignalen
bezüglich eines
Taktsignaleingangs zeigt;
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6 ist
eine schematische Abbildung einer einpoligen Vorwärtstopologieschaltung
gemäß dem Stand
der Technik;
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7 ist
ein Taktungsdiagramm, das Signale der einpoligen Vorwärtstopologieschaltung
gemäß 6 zeigt;
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8 ist
eine schematische Abbildung einer einpoligen Sperrtopologieschaltung
gemäß dem Stand
der Technik;
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9 ist
ein Taktungsdiagramm, das Taktungssignale der in 8 gezeigten
Sperrtopologieschaltung zeigt;
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10 ist
eine schematische Abbildung einer zweipoligen Topologieschaltung
gemäß dem Stand
der Technik;
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11 ist
ein Taktungsdiagramm, das Taktungssignale der in 10 gezeigten
zweipoligen Schaltung zeigt;
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12 ist
ein Blockdiagramm, das die digitale Steuerung gemäß einer
ersten Ausführungsform der
Erfindung zeigt;
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die 13 – 19 sind
Taktungsdiagramme, die Signale zeigen, die von der in 12 gezeigten,
digitalen Steuerung verwendet und in dieser erzeugt werden;
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die 20 – 22 sind
schematische Abbildungen, die Pin-Konfigurationen von Bausteinen zeigen,
die die Ausführungsform
der erfindungsgemäßen digitalen
Steuerung beinhalten.
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Ausführliche Beschreibung
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Die
Erläuterung
von Prozessen oder Strukturen, die dem Fachmann hinlänglich bekannt
sind, ist der Kürze
halber verkürzt
oder weggelassen worden.
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Das
Verfahren löst
die bekannten Betriebsprobleme, die die Erzeugung von Synchrongleichrichter-Ansteuersignalen
betreffen, wie Signalüberleitung
und Shoot-Through, während
es eine Minimierung der Body-Dioden-Leitung ermöglicht.
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Im
Hinblick auf Methoden aus dem Stand der Technik, die denselben steuerungsbezogenen
Lösungsansatz
verwenden und auch in der Lage sind, all die erwähnten Probleme zu lösen, zeigen
das präsentierte
Verfahren und die dazugehörige
verwendete Vorrichtung verschiedene Vorteile und Nutzen.
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Insbesondere
verwendet die präsentierte
digitale Technologie die Implementierung einer unkomplizierten Schaltungskonfiguration,
wenn sie in eine SMPS-Topologieschaltung eingesetzt ist. Der Steuergeneratorbaustein
kann mit einer sehr kleinen Pin-Zahl gebildet werden. Es ist für die eventuell
vorhandenen externen Komponenten und Widerstände, die zur Einstellung der
Vorlaufzeiten zu verwenden sind, keine besondere Genauigkeit oder
Stabilität hinsichtlich
Zeit und Temperatur erforderlich.
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Außerdem zeigt
das Verfahren hervorragende Eigenschaften bezüglich einer schnellen Antwort auf Übergänge, die
von der Wandlerschaltfrequenz und plötzlichen Schwankungen des Tastverhältnisses
kommen.
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Alle
Methoden aus dem Stand der Technik, die zur praktischen Umsetzung
der Vorlauffunktion bei Ausschaltübergängen auf einem analogen Lösungsansatz
beruhen, zeigen Schwachstellen aufgrund der Erfordernis mehrerer
externen Komponenten, in erster Linie Kondensatoren mit sehr enger
Toleranz, und in Bezug auf Stabilität, die zur Ermöglichung
des korrekten Betriebs der dazugehörigen Methode und Vorrichtung
nötig sind.
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Andere
auf einem PLL-Lösungsansatz
beruhende Methoden zur Erzielung der Vorlauffunktion bei Ausschaltübergängen erfordern
eine sehr große Anzahl
externer Komponenten, was zu einer hohen Pin-Zahl im Steuergeneratorbaustein
führt,
die notwendig ist, um all die Parameter einzustellen, die für den korrekten
Betrieb des Steuerungsverfahrens verwendet werden, und dies mittels
komplexer bauartbedingter Relationen. Darüber hinaus zeigen diese Schaltungen
aus dem Stand der Technik ein sehr langsames Ansprechen auf Störgrößen, die
auf Störungen
in der Schaltfrequenz und im Tastverhältnis zurückzuführen sind, was sich negativ
im Gesamtwirkungsgrad des Wandlers widerspiegelt.
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Das
hier offenbarte Verfahren ist schnell, weil die Schaltungssteuerung
Zyklus für
Zyklus erfolgt, so dass sie unverzüglich auf den nächstfolgenden
Zyklus wirkt, nachdem eine Störung
des Beharrungszustands aufgetreten ist. Außerdem können aufgrund der hohen Flexibilität des digitalen
Lösungsansatzes eventuelle
Korrekturalgorithmen leicht in der Schaltfrequenzsynchronisierung
umgesetzt werden, wobei Fehlerkorrekturprozeduren erzeugt und entsprechende
Verbesserungen des präsentierten
Lösungsansatzes
erzielt werden.
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Eine
kleinere Beschränkung
des Verfahrens liegt in der Tatsache begründet, dass die Vorlaufzeit nur
in Form diskreter Schritte vorliegen kann, was auf die digitale
Beschaffenheit des Verfahrens zurückzuführen ist, was den theoretischen
Prozess der Wirkungsgradoptimierung nur teilweise bestehen lässt. Der
Zeitschritt kann jedoch durch Erhöhung der Frequenz des internen
digitalen Oszillators reduziert werden, so dass eine genauere Auflösung und
demzufolge eine flexiblere Bestimmung der Schaltungstaktung erzielt
werden kann.
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Das
präsentierte
Verfahren erzeugt angemessene Ansteuersignale für Synchrongleichrichter aus
einem Taktsignaleingang, in Bezug auf das Haupt-PWM-Signal der Taktungsschaltung.
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Im
Allgemeinen hat die präsentierte
Schaltung die wie in 1a gezeigte Struktur. Eine digitale Steuerung 10 empfängt als
Eingänge
einen Takt sowie eine erste und eine zweite Vorlaufzeit. Basierend auf
diesen Signalen erzeugt die digitale Steuerung 10 Steuersignale
OUT1 und OUT2 für die Gates
der MOSFET-Synchrongleichrichter. Insbesondere arbeitet die Schaltung
gemäß der in 1b gezeigten Taktung
und erzeugt angemessene Vorlaufzeiten in Entsprechung mit den Ausschaltübergängen der Ausgänge.
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Diese
Funktionen werden durch das Konzept der Synchronisierung des Betriebs
der Steuerschaltung auf das Taktsignal bei der Wandlerschaltfrequenz
implementiert, und insbesondere auf ihre Übergänge. Dies geschieht mittels
zweier digitaler Zählerblöcke, die
verschiedene Rollen spielen. Einer bewältigt die Messung der inneren
Schaltperiode Zyklus für
Zyklus und speichert diese Information für den nächsten Zyklus. Der andere erledigt
dieselben Messungen für
die Ein- oder Ausschaltzeit des Taktsignals entsprechend der spezifischen
Erforderung der Schaltungstopologie.
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Die
Präzision
und Auflösung
des Systems hängen
direkt zusammen mit einer internen digitalen Betriebsfrequenz, die
zur Realisierung dieses Verfahrens verwendet wird. Weil die Parameter
bezüglich
der Periode und der Ein-/Aus-Zeitintervalle des vorigen Zyklus verfügbar sind,
lässt sich
eine entsprechende Taktung der Ausgänge für den folgenden Zyklus erzeugen,
und insbesondere kann ein angemessener Vorlauf bezüglich der
Ausschaltübergänge eingestellt
werden. Die Größe des Vorlaufs
lässt sich gemäß der Auflösung des
Systems einstellen, in Bezug auf diskrete Größen bezüglich einer minimalen digitalen
Pulsperiode.
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Die
Taktung der präsentierten
Steuerungstechnik wird nachstehend zusammen mit der ausführlichen
Erklärung
des Betriebs des Steuerungsverfahrens gezeigt, und zwar entsprechend
der nicht einschränkenden
Beschreibung der Vorrichtung, durch die es in die Praxis umgesetzt
wird.
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Im
allgemeineren Fall zweier komplementärer Signale auf der Sekundärseite setzt
sich die allgemeine Struktur des digitalen Steuerungssystems 10 zusammen
aus einem internen Oszillator, einer endlichen Zustandsmaschine,
zwei Aufwärts-/Abwärts-Zählern und
zwei Steuerausgangs-Logikblöcken,
wie in 12 gezeigt ist. Diese digitale
Steuerung 10 hat drei Eingänge und zwei Ausgänge. Die Eingänge sind
der Takt (CK) und die Vorlaufzeiteinstellung für OUT1 (x1)
und die Vorlaufzeiteinstellung für
OUT2 (x2). Die Ausgänge sind die Ansteuersignale
für die
beiden MOSFETs auf der Sekundärseite des
Wandlers (OUT1, OUT2).
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Das
Taktsignal CK, das in die digitale Steuerung 10 eingeht,
ist ein Rechteckwellensignal mit einer Frequenz fs und
einer Periode Ts. Die endliche Zustandsmaschine,
die mit einer Anstiegsflanke des internen Oszillatortaktsignals
CK1 mit einer Frequenz f1 > fs (Periode
T1) synchronisiert ist, stellt das Rückgrat des
Systems dar und erzeugt die beiden Signale OUT1 und
OUT2 ohne jegliche Überlappung bei Einschalt- und
Ausschaltzuständen.
Die Vorlaufzeiten werden extern durch die zugehörigen Eingänge x1 und x2 eingestellt.
Die beiden Zähler
arbeiten auf verschiedene Art und Weise: Der Abwärtszähler arbeitet, um das Ausschalten
der Ausgänge
zu erwarten. Der Aufwärtszähler arbeitet,
um kontinuierlich die Information über die Dauer der Schaltperiode
für OUT2, oder über
die Dauer der Zeit Ton für OUT1 zu
erhalten. Auf diese Weise beruht während einer Schaltperiode der
Vorlauf beim Ausschalten der Ausgänge auf der Information, die
in der unmittelbar davor liegenden Schaltperiode gespeichert wurde.
Eine kontinuierliche Überwachung
der Schaltperiode und der Zeit Ton wird
Zyklus für
Zyklus erhalten. Die Anzahl von Bits der Zähler, die sich auf OUT2 beziehen, wird gemäß dem Betriebsschaltfrequenzbereich
des Wandlers und entsprechend der Frequenz f1 des
internen Oszillators gewählt.
Die Anzahl von Bits der Zähler,
die sich auf OUT1 beziehen, wird nach der
Be triebszeit Ton des Wandlers und entsprechend
der Frequenz f1 des internen Oszillators
gewählt.
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In
Beharrungszuständen
(feste Schaltfrequenz und festes Tastverhältnis) für zwei aufeinander folgende
Schaltperioden arbeitet der Teil des Systems, der sich auf OUT2 bezieht, wie folgt (13). Während der
ersten Schaltperiode, an der Anstiegsflanke des Takteingangs CK,
läuft der
erste der beiden Aufwärts-/Abwärts-Zähler los,
um als Aufwärtszähler die
Impulse des internen Takts (CK1) zu zählen. An
der nächsten
Anstiegsflanke des Takteingangs CK (das Ende der ersten Periode
Ts) stoppt der Zähler seine Ermittlung. Die
Anzahl von gezählten
(n2) Impulsen berücksichtigt die Dauer der Schaltperiode.
Diese Information wird gespeichert, um in der nächsten Schaltperiode verwendet
zu werden.
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Während der
zweiten Schaltperiode, und zwar an der Anstiegsflanke des Takteingangs
CK, zählt
der erste Zähler
als Abwärtszähler die
Impulse des internen Takts, und beendet seine Bestimmung bei n2 – x2. An diesem Zeitpunkt ist OUT2 ausgeschaltet.
Der zweite Zähler,
der die neue Anzahl von Impulsen des internen Takts CK1 zählt, aktualisiert
die Information über
die Dauer der Schaltperiode Ts.
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Der
Betrag des Vorlaufs beim Ausschalten von OUT2 wird
angegeben mit (x2·T1)
und wird durch den OUT2–Vorlaufzeiteingang eingestellt.
In jeder Periode ist die Funktion der Zähler, aufwärts oder abwärts, im
Hinblick auf die vorige Periode vertauscht.
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Für den Teil
der digitalen Steuerung 10, der sich auf OUT1 bezieht,
berücksichtigen
die anderen Zähler
Aufwärts/Abwärts die
Information über
die Dauer der Zeit TON, die zum Vorgreifen
der Ausschaltung von OUT1 verwendet werden
(14).
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Während der
ersten Schaltperiode läuft
der erste Zähler
an der Anstiegsflanke des Takteingangs CK los, um die Anzahl von
Impulsen des internen Takts CK1 zu zählen, und
stoppt seine Ermittlung an der abfallenden Flanke. Die gezählte Anzahl
von Impulsen von CK1 ist n1,
und diese Information berücksichtigt
die Zeit TON.
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Während der
zweiten Schaltperiode zählt
der erste Zähler
als Abwärtszähler und
stoppt seine Ermittlung bei n1 – x1, was einen Vorlauf beim Ausschalten von
OUT1 ergibt, der gleich (x1·T1) ist, wobei dieser Vorlauf durch den OUT1-Vorlaufzeiteingang eingestellt wird. Der
zweite Zähler
zählt die
Anzahl von Impulsen des internen Takts CK1 zwischen
der Anstiegsflanke und der fallenden Flanke des Takteingangs CK
während
der aktuellen Periode nach oben.
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Bezüglich OUT2 sind, wenn eine Schwankung der Schaltfrequenz
auftritt, drei verschiedene Fälle
möglich:
Zuerst
könnte
die Schaltperiode, in der der Vorlauf realisiert wird, kürzer sein
als die vorige Periode (15). Normalerweise
wäre bei
der beschriebenen Betriebsart das Ausschalten von OUT2 verzögert und
nicht bezüglich
des Takteingangs CK verfrüht.
In der digitalen Steuerung 10 ist dieser Zustand vermieden,
die in jedem Fall das Ausschalten von OUT2 mit der
Anstiegsflanke des Takteingangs erzwingt.
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Zweitens
könnte
die Schaltperiode, in der der Vorlauf realisiert wird, länger als
die vorige Periode sein (16). In
diesem Fall verursacht die digitale Steuerung 10 ein frühes Ausschalten
von OUT2. Die Leitungszeit der Body-Diode
des MOSFETs ist nicht minimiert, aber diese längere Leitungszeit der Body-Diode
des MOSFETs ist nur für
einen Taktzyklus CK vorhanden, und der Wirkungsgradverlust der SMPS-Schaltung
ist sehr gering.
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Drittens
könnte
die Schaltperiode, in der der Vorlauf realisiert wird, eine Zeit
TON aufweisen, die gleich oder größer als
die vorige Periode ist (17). In
diesem Fall hält
die digitale Steuerung 10 OUT2 ausgeschaltet.
Selbst in diesem Fall ist die Leitungszeit der Body-Diode des MOSFETs
nicht minimiert, aber nur für
einen Zyklus, was einen sehr geringen Wirkungsgradverlust nach sich
zieht.
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Für OUT1 sind, wenn eine Schwankung der Zeit TON auftritt, zwei verschiedene Fälle möglich.
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Erstens
könnte
die Zeit TON, in der der Vorlauf realisiert
wird, kürzer
sein als die vorige Zeit TON (18).
Bei der beschriebenen Betriebsart würde das Ausschalten von OUT1 verzögert
sein und es würde
kein Vorlauf bezüglich
des Takteingangssignals CK geschaffen. Die digitale Steuerung 10 vermeidet
diesen Zustand, indem in jedem Fall das Ausschalten von OUT1 mit der fallenden Flanke des Takteingangssignals
CK erzwungen wird.
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Zweitens
könnte
die Zeit TON, in der der Vorlauf realisiert
wird, länger
sein als die vorige Zeit TON (19).
In diesem Fall erfolgt ein frühes
Ausschalten von OUT1. Die Leitungszeit der
Body-Diode des MOSFETs ist nur für
einen Zyklus nicht minimiert, und der Wirkungsgradverlust ist sehr
gering.
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Das
offenbarte Verfahren implementiert eine Zyklus für Zyklus erfolgende Steuerung,
weil die Messung, die in einer bestimmten Periode erfolgt, die Aktion
in der nächsten
darauf folgenden Periode bestimmt. Durch Einstellen der Werte für x1 und x2 wird der
Betrag des Vorlaufs beim Ausschalten des MOSFET-Gleichrichters aus
verschiedenen diskreten Werten ausgewählt. Der Zeitschritt ist T1, und je höher die interne Oszillatorfrequenz
f1 ist, desto genauer ist die Vorlaufzeit.
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Dieses
Verfahren der Steuerung der Ausschaltzeit von Synchrongleichrichtern
wird von STMicroelectronics, S.r.l., im Rahmen der Konstruktion
einer Silizium-Bausteinfamilie STSR2 implementiert: ein Baustein,
der dazu ausgelegt ist, zwei Synchrongleichrichter in Vorwärtstopologieanwendungen
anzusteuern. Dieser IC umfasst das beschriebene Steuerungssystem,
zwei mit hohem Strom arbeitende N-Kanal-MOSFET-Treiber, und eine Taktpufferschaltung,
die dazu verwendet wird, das Taktsignal auf die angenommenen Werte
anzupassen, mit dem in 20 gezeigten Pin-Ausgang.
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Dieser
Baustein hat eine weiterentwickelte Version mit der Bezeichnung
STSR2A in einem Gehäuse
mit 14 Pins, der die Möglichkeit
umfasst, sowohl Vorlaufzeiten für
die beiden Ausschaltübergänge als
auch andere Besonderheiten einzustellen, die nicht zum Gegenstand
dieser Anmeldung gehören.
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Es
wird ein STSR3-Baustein entwickelt, um einen Synchrongleichrichter
in Sperrtopologieanwendungen anzusteuern. Dieser IC umfasst das
beschriebene Steuersystem mit demselben Logikbetrieb, aber nur für den Teil,
der sich auf OUT2 bezieht. Er enthält einen
mit hohem Strom arbeitenden N-Kanal-MOSFET-Treiber und eine Taktpufferschaltung, die
benötigt
wird, um das Taktsignal auf die angenommenen Werte anzupassen, mit
dem in 21 gezeigten Pin-Ausgang.
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Es
wird ein STSR4-Baustein entwickelt, um zwei Synchrongleichrichter
in zweipoligen Topologieanwendungen (Gegentakt, Halbbrücke, Vollbrücke) anzusteuern.
Der Baustein umfasst eine duale Struktur, basierend auf der Verdoppelung
des beschriebenen Steuerungssystems für den sich auf OUT1 beziehenden
Teil, zwei mit hohem Strom arbeitende N-Kanal-MOSFET-Treiber und zwei Taktpufferschaltungen,
die benötigt
werden, um das Taktsignal auf die angenommenen Werte einzustellen,
mit dem in 22 gezeigten Pin-Ausgang.