DE4425624A1 - Schaltungsanordnung zur Beschleunigung des Potentialanstiegs auf einer logischen Sammelleitung - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Beschleuni­ gung des Potentialanstiegs für das schnelle Erreichen eines definierten Schaltzustandes auf einer logischen Sammelleitung nach dem Oberbegriff des Patentanspruchs 1.

Beim Entwurf von logischen Schaltungen ist es bekannt, die Aus­ gänge von Schaltkreisen mit offenem Kollektor parallel zu schalten, wobei die so entstehende logische Sammelleitung eine "Verdrahtete-ODER-Funktion" (Wired-OR) bildet. Diese logische Sammelleitung muß mit einem Widerstand (Lastwiderstand oder Pull-Up-Widerstand) gegen ein Potential abgeschlossen sein, da­ mit eindeutige logische Schaltzustände entstehen können.

Eine Abhandlung zu diesem Thema ist abgedruckt im DE-Fachbuch: "Das TTL-Kochbuch" (deutschsprachige TTL-Applikationen), 1972, Texas Instruments, 1. Auflage, auf den Seiten 44 und 45. Dort wird auf Seite 44 beschrieben, welche Faktoren zur Berechnung des Wertes eines Last- oder Pull-Up-Widerstandes zu berücksich­ tigen sind. Es ist daraus ersichtlich, daß ein solcher Wider­ stand nicht beliebig klein gewählt werden darf. Außerdem ist auf Seite 45 ausgesagt, daß die Größe dieses Widerstandes wegen der kapazitiven Last, die durch die Sammelleitung selbst und durch die Parallelschaltung der einzelnen Gatterausgangs-Kapa­ zitäten entsteht, nicht beliebig groß gewählt werden kann. Es ergibt sich daraus, daß nicht sehr viele Gatter mit offenem Kollektor parallelgeschaltet werden dürfen, und daß die Ausdeh­ nung der Sammelleitung zur Vermeidung größerer Kapazitäten ge­ ring sein muß.

Die Aufgabe der Erfindung besteht darin, eine Schaltungsanord­ nung anzugeben, die es ermöglicht, eine logische Sammelleitung so zu betreiben, daß trotz hoher Kapazität der Leitung und/oder vieler angeschlossener Sender-/Empfänger-Bauteile, die jeweils eigene zusätzliche Kapazitäten hinzubringen, ein schneller Potentialanstieg erfolgt.

Zur Lösung dieser Aufgabe ist eine Merkmalskombination vorgese­ hen, wie sie im Patentanspruch 1 angegeben ist.

Damit wird in vorteilhafter Weise erreicht, daß die auf einer logischen Sammelleitung im Ruhezustand herrschenden Verhältnis­ se unverändert den Anforderungen entsprechen, die auf Seite 44 im TTL-Kochbuch aufgezeigt werden, und daß lediglich während des Übergangszustandes die zur Beschleunigung des Potentialan­ stiegs dienenden Merkmale wirksam werden.

Die in den Unteransprüchen angegebenen Weiterbildungen der Er­ findung zeigen verschiedene Ausführungsformen, wobei jeweils mit geringem Aufwand ein schneller Potentialanstieg bewirkt wird, ohne daß die übrigen Eigenschaften einer logischen Sam­ melleitung ungünstiger werden.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand von Zeichnungen näher erläutert:

Es zeigt Fig. 1 das Prinzipschaltbild einer logischen Sammel­ leitung mit zusätzlichem Strompfad und Strom­ steuerung,

Fig. 2 diverse Kurvenverläufe bei verschiedenen Lösungen,

Fig. 3 ein Detailschaltbild mit Flankendetektor und Konstantstromquelle,

Fig. 4 eine Logikanordnung mit Differenzverstärkern,

Fig. 5 eine Logikanordnung mit Schmitt-Trigger und monostabilem Flip-Flop.

In der Fig. 1 ist das Prinzipschaltbild einer logischen Sam­ melleitung SL dargestellt, woran die Ausgänge mehrerer Gatter G1 bis Gn parallel angeschlossen sind. Außerdem ist an dieser logischen Sammelleitung SL ein pull-Up-Widerstand RP ange­ schlossen, welcher in seiner Wirkungsweise dem mit RL bezeich­ neten Widerstand auf Seite 44 im TTL-Kochbuch entspricht.

Um einen rascheren Potentialanstieg zu bewirken, ist zusätzlich an der logischen Sammelleitung SL eine Stromsteuerung SST ange­ schlossen, welche erkennt, wenn das Potential auf der logischen Sammelleitung in den High-Zustand übergehen will und daraufhin einen Einschaltbefehl EB abgibt. Mit diesem Einschaltbefehl wird ein Schaltmittel S eingeschaltet, womit ein zusätzlicher Strompfad SZ wirksam wird. Dieser zusätzliche Strompfad kann als Konstantstromquelle ausgeführt sein, so daß der zusätzlich fließende Strom Iz ein Konstantstrom ist. Zum Erreichen des gewünschten Effekts ist es jedoch nicht unbedingt erforderlich, eine Konstantstromquelle vorzusehen. Durch den zusätzlich flie­ ßenden Strom Iz ergibt sich eine Wirkung, die etwa einem Pull- Up-Widerstand RP mit einem niedrigerem Ohmwert entspricht. Da­ bei ist die Stromsteuerung SST so angelegt, daß der Einschalt­ befehl EB spätestens dann aufgehoben wird, wenn eine zweite potentialschwelle P2 überschritten wurde, womit der logische High-Zustand high (siehe Fig. 2) erreicht wird. Dadurch ergibt sich, daß im Ruhezustand die gleichen Verhältnisse vorliegen, wie sie im TTL-Kochbuch angegeben sind. Lediglich beim Übergang vom logischen Low-Zustand low in den logischen High-Zustand high wird das Schaltmittel S wirksam, womit erreicht wird, daß keine zusätzliche Belastung der Sammelleitung SL entsteht, wenn einer der beiden logischen Pegel permanent vorliegt. Die Strom­ steuerung SST ist außerdem so ausgelegt, daß beim Übergang vom logischen High-Zustand high in den logischen Low-Zustand low kein Einschaltbefehl EB für das Schaltmittel S abgegeben wird.

Das in Fig. 2 dargestellte Zeitdiagramm zeigt drei typische Kurven, wie sie beim Verlauf des Spannungsanstiegs bei entspre­ chender Beschaltung der logischen Sammelleitung SL auftreten.

Wenn die Sammelleitung SL lediglich mit einem Pull-Up-Wider­ stand RP beschaltet ist, wie dies im TTL-Kochbuch angegeben ist, so ergibt sich eine relativ langsam ansteigende Kurve, die nach einem Zeitpunkt t1 die untere Potentialschwelle P2 für den logischen High-Zustand high überschreitet. Diese Kurve verläuft in bekannter Weise nach einer e-Funktion, wobei sich die Anstiegszeit nach der auf Seite 45 im TTL-Kochbuch angegebenen Formel (R·C) ergibt. Diese Anstiegszeit kann verkürzt werden, wenn anstelle des Pull-Up-Widerstandes eine fest angeschaltete Konstantstromquelle vorgesehen wird. Der Spannungsanstieg er­ folgt dann einer geraden Linie entsprechend, welche beispiels­ weise nach einer Zeit t2 die besagte Potentialschwelle P2 über­ schreitet. Mit dieser Maßnahme wird schon eine spürbare Verkür­ zung der Zeit für den Potentialanstieg erreicht. Die Verwendung einer Schaltungsanordnung, wie sie in der Fig. 1 dargestellt ist und im Patentanspruch 1 beschrieben wird, bewirkt einen noch steileren Potentialanstieg, so daß nach einer sehr viel kürzeren Zeit t3 die Potentialschwelle P2 für den logischen High-Zustand high erreicht wird.

In der Fig. 3 ist eine besonders einfache Ausführungsvariante dargestellt, wobei ein Transistor T1 vorgesehen ist, welcher gleichzeitig als Flankendetektor und auch als Schaltmittel S wirkt. Dabei hat der Flankendetektor die gleiche Wirkung wie die Stromsteuerung SST. Ein weiterer Transistor T2 stellt mit seiner äußeren Beschaltung, den Widerständen R1 bis R3 sowie einer Diode D1, die Konstantstromquelle dar. Es sei angenommen, daß auf der logischen Sammelleitung SL ein Potential anliegt, welches dem logischen Low-Zustand low entspricht. Dabei ist ein Kondensator c, welcher im Steuerkreis des ersten Transistors T1 liegt, entladen, weil durch die daran angeschlossenen Dioden D2 und D3 etwa gleiche Potentiale an beiden Seiten anliegen. Wenn nun der logische Low-Zustand low aufgehoben wird, so findet auf der Sammelleitung SL ein Potentialanstieg statt, wobei ein Strom über den Kondensator C in die Basis des Transistors T1 fließt und den Kondensator C auflädt. Die Kapazität des Konden­ sators C ist dabei so zu bemessen, daß die Menge des Ladestroms ausreicht, um den Transistor T1 für eine vorbestimmte Zeit in den leitenden Zustand zu steuern. Der dabei über die Wider­ stände R1, R2 und R5 fließende Strom versetzt den als Konstant­ stromquelle wirkenden Transistor T2 ebenfalls in den leitenden Zustand, so daß dem Pull-Up-Widerstand RP ein zusätzlicher Strompfad SZ, welcher durch den Transistor T2 und den Wider­ stand R3 gebildet wird, vorübergehend parallel geschaltet wird, wobei ein konstanter zusätzlicher Strom Iz fließt. Wenn der La­ destrom für den Kondensator c aufhört zu fließen, wird der Transistor T1 gesperrt, so daß der zusätzliche Strompfad SZ in Gestalt der durch den Transitor T2 gebildeten Konstantstrom­ quelle wieder unwirksam wird. Auf der Sammelleitung SL wirkt dann nur noch der entsprechend dimensionierte Pull-Up-Wider­ stand. Ist der High-Zustand erreicht, bevor die Ansteuerung des Transistors T1 über den Kondensator c beendet ist, sorgt die Diode D1 für ein Abschalten der Stromquelle.

Beim Potentialübergang vom logischen High-Zustand high in den logischen Low-Zustand low entlädt sich der Kondensator C über die Sammelleitung SL, wobei der Entladestrom in umgekehrter Richtung fließt, so daß der Transistor T1 nicht aufgesteuert werden kann. Somit bleibt bei diesem Potentialübergang der zusätzliche Strompfad SZ unwirksam, weil der Transistor T2 kei­ nen Steuerstrom erhält. Durch die dargestellte Ankopplung der Dioden D2 und D3 in Verbindung mit dem Widerstand R4 stellt sich nach dem Einnehmen des logischen Low-Zustandes low an bei­ den Seiten des Kondensators C ein gleiches Potential ein, so daß dieser sich bei einem weiteren Übergang in den logischen High-Zustand wieder aufladen kann.

Die in Fig. 3 dargestellte Schaltungsanordnung läßt sich ohne weiteres auch als integrierter Schaltkreis ausführen. Es ist jedoch auch möglich, vorhandene handelsübliche integrierte Schaltkreise einzusetzen, um den gewünschten Effekt zu erzielen, wie dies im folgenden beschrieben wird.

Die in Fig. 4 dargestellte Schaltungsanordnung besteht aus zwei schnellen Differenzverstärkern DV1 und DV2, bei denen jeweils ein Eingang + bzw. - mit der logischen Sammelleitung SL verbunden ist. Wenn auf der Sammelleitung der logische Low- Zustand low vorherrscht, so hat der erste Differenzverstärker DV1 angesprochen, und das bistabile Flip-Flop FF ist mit dem Ausgangssignal dieses Differenzverstärkers DV1 in seine Ruhe­ lage gestellt worden. Dadurch wird ein am Ausgang des Flip- Flops FF angeschlossenes UND-Gatter UG für einen Einschaltbe­ fehl EB vorbereitet. Dieser Einschaltbefehl EB wird wirksam, wenn beim Verlassen des logischen Low-Zustandes low der Diffe­ renzverstärker DV1 ein Signal zur Erfüllung des UND-Gatters UG abgibt. Der zweite Differenzverstärker DV2 spricht an, wenn eine zweite Potentialschwelle P2 überschritten wird, womit der logische High-Zustand high erreicht ist. Dabei wird sofort das UND-Gatter UG gesperrt und das bistabile Flip-Flop FF in seine Arbeitslage gestellt. Mit dem Sperren des UND-Gatters UG wird der Einschaltbefehl EB beendet.

Beim Übergang vom logischen High-Zustand high in den logischen Low-Zustand low wird kein Einschaltbefehl EB erzeugt, weil zu­ nächst noch das Flip-Flop FF in seiner Arbeitsstellung so lange verharrt, bis der erste Differenzverstärker DV1 seine andere Schaltstellung einnimmt und damit das Flip-Flop FF zurücksetzt. Mit diesem Rücksetzsignal wird aber das UND-Gatter gesperrt, bevor es durch das Potential am Ausgang Q des Flip-Flops FF freigegeben werden kann.

Eine weitere Ausführungsvariante, bestehend aus einem Schmitt- Trigger ST und einem monostabilen Flip-Flop MF, ist in der Fig. 5 angegeben. Der Schmitt-Trigger ST ist mit seinem Eingang an die Sammelleitung SL angeschlossen. Die potentialschwelle des Schmitt-Triggers ST ist dabei so eingestellt, daß dieser anspricht, wenn die obere Grenze des logischen Low-Zustandes low, also die Potentialschwelle P1, überschritten wird. Dabei erzeugt der Schmitt-Trigger ST eine Impulsflanke, womit das monostabile Flip-Flop MF in seine Arbeitslage gebracht wird.

Dabei gibt es den Einschaltbefehl EB für das Schaltmittel S ab, der solange andauert, wie dies durch die dem monostabilen Flip- Flop MF zugeordnete Zeitkonstante bedingt ist. Die beim Zurück­ kippen des Schmitt-Triggers ST entstehende Schaltflanke hat keine Wirkung auf das monostabile Flip-Flop MF, wodurch ver­ hindert wird, daß eine Einschaltung des zusätzlichen Strompfa­ des SZ beim Übergang des logischen High-Zustandes high in den logischen Low-Zustand low stattfindet.

Claims (5)

1. Schaltungsanordnung zur Beschleunigung des Potentialanstiegs auf einer logischen Sammelleitung, woran mehrere Sendeaus­ gänge und Empfangseingänge sowie ein Widerstand angeschlos­ sen sind, wobei diese Sammelleitung zwei logische Zustände einnehmen kann, die durch unterschiedliche Potentiale charakterisiert sind, dadurch gekennzeichnet,
daß ein Schaltmittel (S) vorgesehen ist, welcher von einer Stromsteuerung (SST) angesteuert wird und einen zusätzlichen Strompfad (SZ) vorübergehend nur während des Poten­ tialanstiegs zum logischen High-Zustand (high) parallel zu einem an die Sammelleitung (SL) angeschlossenen Pull-Up- Widerstand (RP) schaltet,
daß dieser zusätzliche Strompfad (SZ) unwirksam wird, wenn der logische High-Zustand (high) erreicht ist, und daß beim Übergang in den logischen Low-Zustand (low) keine Parallelschaltung stattfindet.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der über den zusätzlichen Strompfad (SZ) fließende Strom (Iz) ein Konstantstrom ist.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß der zusätzliche Strompfad (SZ) durch einen als Strom­ quelle betreibbaren Transistor (T2) gebildet wird, welcher dem Pull-Up-Widerstand (RP) parallel geschaltet ist,
daß dieser Transistor (T2) von einem als Schaltmittel (S) und als Stromsteuerung (SST) eingesetzten Transistor (T1) eingeschaltet wird, dessen Steuereingang über einen Konden­ sator (C) an die Sammelleitung (SL) angekoppelt ist, wobei die Kapazität des Kondensators (C) nur so groß bemessen ist, daß genügend Steuerstrom für den Transistor (T1) bereit­ gestellt wird,
und daß der Steuereingang des Transistors (T1) mit Dioden (D1, D2) beschaltet ist, damit der Kondensator (C) nach dem Erreichen des logischen Low-Zustandes (low) schnell entladen wird.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß die Stromsteuerung (SST) durch zwei an die logische Sammelleitung (SL) angeschlossene Differenzverstärker (DV1, DV2) und ein bistabiles Flip-Flop (FF) mit nachgeschaltetem UND-Gatter (UG) gebildet wird, wobei der eine Differenzver­ stärker (DV1) anspricht, wenn eine erste Potentialschwelle (P1) unterschritten wird, die als obere Grenze des logischen Low-Zustandes (low) gilt, wobei das bistabile Flip-Flop (FF) in seine Ruhelage gestellt wird und das UND-Gatter (UG) für einen Einschaltbefehl (EB) vorbereitet wird,
daß der Differenzverstärker (DV1) beim Verlassen des logischen Low-Zustandes (low) ein Signal erzeugt, womit das UND-Gatter (UG) erfüllt wird und den Einschaltbefehl (EB) für das Schaltmittel (S) abgibt,
daß der zweite Differenzverstärker (DV2) anspricht, wenn eine zweite Potentialschwelle (P2) überschritten wird, womit der logischen High-Zustand (high) erreicht ist,
und daß dabei das bistabile Flip-Flop (FF) in seine Arbeits­ lage gestellt und das UND-Gatter (UG) gesperrt wird, womit der Einschaltbefehl (EB) beendet wird.

5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Stromsteuerung (SST) durch einen an die logische Sammelleitung (SL) angeschlossenen Schmitt-Trigger (ST) und ein nachgeschaltetes monostabiles Flip-Flop (MF) gebildet wird, wobei der Schmitt-Trigger (ST) beim Überschreiten der ersten potentialschwelle (P1) anspricht und das monostabile Flip-Flop (MF) vorübergehend in seine Arbeitslage versetzt, und daß das monostabile Flip-Flop (MF) den Einschaltbefehl (EB) für das für das Schaltmittel (S) abgibt, wobei die Zeitkonstante des monostabilen Flip-Flops (MF) die Dauer des Einschaltbefehls (EB) bestimmt.