DE4402072A1

DE4402072A1 - Sensorkonditionierende Schaltungsanordnung zur Verwendung mit elektrisch erregten Meßwandlern

Info

Publication number: DE4402072A1
Application number: DE4402072A
Authority: DE
Inventors: Fred Leverne Lehman; Robert Francis Mockapetris
Original assignee: Instron Corp
Current assignee: Instron Corp
Priority date: 1993-02-03
Filing date: 1994-01-25
Publication date: 1994-09-01
Also published as: GB9400962D0; GB2274918A; GB2274918B; US5606515A

Description

Hintergrund der Erfindung

Die Erfindung bezieht sich auf Schaltungen zur Lieferung von Wechselstrom-Wellenformen für die Erregung von Meßwandlern, die bei der Materialprüfung und anderen Anwendungen eingesetzt werden.

Zusammenfassung der Erfindung

Gemäß einem ersten Aspekt hat die Erfindung allgemein eine Schaltungsanordnung zum Gegenstand, die zum Bestimmen der mechanischen Beanspruchung (Materialspannung bzw. Verformung) eines Elementes verwendet wird und einen Wellenformspeicher mit wahlfreiem Zugriff enthält, um digitale Daten zu speichern, die Werte einer Erregungswellenform darstellen und die in einem Digital/Analog-Umsetzer in ein Analogsignal der Erregungswellenform umgesetzt werden, das einem Meßwandler angelegt wird, der Verformungen fühlt. Auf diesem Wege kann man leicht die Frequenz, die Amplitude und die Wellenform ändern, indem man einfach die gespeicherten Digitaldaten ändert.

In bevorzugten Ausführungsformen speichert der Wellenform speicher Erregungswellenformen für eine Vielzahl von Digital/Analog-Umsetzern und zugeordneten Verformungsmeßwand lern. Die Wellenformen für verschiedene Meßwandler können verschiedene Frequenzen, verschiedene Amplituden und verschie dene Gestalt haben.

Gemäß einem anderen Aspekt hat die Erfindung allgemein eine Schaltungsanordnung zum Gegenstand, die zum Bestimmen der Verformung eines Elementes verwendet wird und einen Wellen formspeicher enthält, der digitale Erregungsdaten speichert, die Werte einer Erregungswellenform darstellen, einen Digital/Analog-Umsetzer zur Umsetzung der digitalen Daten in ein analoges Erregungssignal, einen Verformungsmeßwandler, der das Erregungssignal empfängt und ein analoges Antwortsignal erzeugt, einen Analog/Digital-Umsetzer, der das Antwortsignal des Wandlers digitalisiert, und einen digitalen Demodulator, der das digitale Antwortsignal auf der Grundlage der im Wellenformspeicher gespeicherten digitalen Erregungsdaten demoduliert. Diese Technik sorgt für eine einfache und genaue Demodulation des digitalen Antwortsignals.

In bevorzugten Ausführungsformen werden die am Demodulator verwendeten digitalen Erregungsdaten phasenverschoben, um phasengleich mit dem digitalen Antwortsignal zu sein. Diese Phasenkorrektur wirkt sich unterdrückend auf Quadraturkompo nenten aus (die parasitäre Effekte wie etwa eine Empfindlich keit gegenüber Kabelbewegung hervorrufen können) und trägt dazu bei, dem elektrischen Signal mehr "Kopfhöhe" zu geben (um z. B. die Probleme zu vermeiden, die entstehen, wenn die phasengleich demodulierte Komponente viel kleiner ist als die Außerphase-Komponente eines ernsthaft phasenverschobenen Signals). Wenn als Meßwandler ein linearer variabler Differen tialtransformator verwendet wird, bewirkt diese Phasenkorrek tur eine Unterdrückung derjenigen Phasenkomponente, die den ohmschen Widerstand der Transformatorwicklung in seiner Übertragungsfunktion enthält. Die Phasenkorrektur wird vorzugsweise durchgeführt, indem die Werte der digitalen Erregungsdaten so justiert werden, daß sie Werte der um den Phasenverschiebungswinkel verschobenen Wellenform haben, was eine sehr genaue Winkelkorrektur erlaubt. Vorzugsweise enthält die Schaltungsanordnung außerdem einen Addierer, der dazu verwendet wird, einen Unsymmetrie-Korrekturwert mit den digitalen Ausgangsdaten des Demodulators zu addieren, und einen Meßspannen-Korrekturmultiplizierer, der einen Meßspannen-Korrekturfaktor mit den digitalen Ausgangsdaten des Addierers multipliziert. Vorzugsweise enthält der Demodulator einen Multiplizierer, der die phasenverschobenen Erregungs werte multipliziert, und ein digitales Tiefpaßfilter, welches das digitale Antwortsignal filtert, um Wechselstromkomponenten im digitalen Antwortsignal zu entfernen. Der Analog/Digital-Umsetzer hat eine genügend hohe Abtastrate, um Rauschbandbrei ten zuzulassen, die ausreichen, um den Umsetzer durch mehrere Codes zu bewegen. Das Tiefpaßfilter wird durch einen Prozessor realisiert, der die Mittelwertbildung der digitalen Filterung mit einer Auflösung durchführt, die höher ist als diejenige des Umsetzers, so daß die Auflösung der Messungen besser ist als diejenige des Umsetzers. Die Bandbreite des analogen Antwortsignals ist viel größer als die Bandbreite des digita len Tiefpaßfilters. Das digitale Tiefpaßfilter liefert ein Ausgangssignal mit einer Rate, die niedriger ist als die Abtastrate des Analog/Digital-Umsetzers. Der Analog/Digital-Umsetzer gibt Daten mit einer Breite von nicht mehr als 16 Bits ab, und der Prozessor verarbeitet 32-Bit-Daten mit Gleitkomma. Das digitale Tiefpaßfilter ist ein mehrstufiges Mehrraten-Filter. Außerdem ist ein analoges Anti-Aliase- Tiefpaßfilter vorgesehen, dessen Grenzfrequenz bei der halben Abtastrate des Analog/Digital-Umsetzers liegt.

Gemäß einem anderen Aspekt hat die Erfindung allgemein eine Schaltungsanordnung zum Gegenstand, die zum Bestimmen der Verformung eines Bauteils verwendet wird und einen Wellenform generator enthält, der ein analoges, eine Erregungswellenform darstellendes Signal abgibt, einen Verformungsmeßwandler, der das Erregungssignal empfängt und ein analoges Antwortsignal erzeugt, einen Analog/Digital-Umsetzer, der digitale Datenwörter mit einer Bitbreite von 16 Bits-oder mehr liefert, einen Widerstands/Spannungs-Umsetzer, dessen ausgangsseitiges Spannungssignal eine Funktion des Widerstandes eines am Wandler montierten Identifizierungswiderstandes ist, und einen Schalter, der entweder das Antwortsignal des Wandlers oder die am Identifizierungswiderstand erscheinende Ausgangsspannung an den Analog/Digital-Umsetzer legt. Der Widerstands/Spannungs- Umsetzer enthält eine Operationsverstärkerstufe mit geringem Offset und einen Referenzwiderstand mit 0,1% Genauigkeit. Dies erlaubt es, dieselben hochgenauen Bauelemente, die für die Verformungsmessungen verwendet werden, auch zur genauen Messung des Identifizierungswiderstandes zu benutzen. Außerdem haben der Widerstands/Spannungs-Umsetzer und der Analog/Digi tal-Umsetzer die gleiche Referenzspannung, was die Genauigkeit ebenfalls fördert.

Gemäß einem weiteren Aspekt hat die Erfindung allgemein eine Schaltungsanordnung zum Gegenstand, die Wellenformen für mehrere Kanäle erzeugt und eine digitale Wellenform-Mutter schaltung und eine Mehrzahl von Wellenform-Tochterschaltungen enthält, die über eine gemeinsame serielle Datenübertragungs leitung mit der Wellenform-Mutterschaltung verbunden sind. Die Wellenform-Mutterschaltung liefert an ihrem Ausgang seriell eine im Multiplex geschachtelte Reihe digitaler Datenwörter, die eine Vielzahl von Erregungswellenformen sowie auch Kanalinformation darstellen, welche die Kanäle identifiziert, denen die einzelnen digitalen Datenwörter zugeordnet sind. Jede Wellenform-Tochterschaltung enthält einen Kanaldiskrimi nator, eine Latch-Schaltung und einen Digital/Analog-Umsetzer. Der Kanaldiskriminator ermittelt aus der Kanalinformation, ob ein bestimmtes Digitalwort für diese betreffende Wellenform- Tochterschaltung gedacht ist, und steuert die Latch-Schaltung, um die für die besagte Wellenform-Tochterschaltung gedachten digitalen Datenwörter zu verriegeln. Dies erlaubt eine effiziente Verwendung der Wellenform-Mutterschaltung für eine Vielzahl von Kanälen und eine effiziente Übertragung von Digitaldaten an alle Kanäle über eine einzige Leitung.

In bevorzugten Ausführungsformen enthält der Kanaldiskrimina tor eine Zustandsmaschine, die an einem programmierbaren Logikbaustein realisiert wird. Die zur Identifizierung von Kanälen verwendete Kanalinformation besteht aus Kanalcodes, die für jede Tochterschaltung jeweils einzigartig sind, und jeder Kanaldiskriminator hat Eingänge, die seinen einzigarti gen Kanalcode identifizieren. Die digitalen Datenwörter werden mit den zugeordneten Kanalcodes in Rahmen übertragen, und die Wellenform-Mutterschaltung erzeugt ein Rahmen-Synchronisier signal, das über eine Rahmen-Synchronisierleitung auf die Wellenform-Tochterschaltungen verteilt wird. Die Wellenform- Mutterschaltung erzeugt außerdem ein Taktsignal, das über eine Taktleitung auf die Wellenform-Tochterschaltungen verteilt wird. Die Wellenform-Tochterschaltung enthält ein eingangssei tiges Schieberegister, in das alle digitalen Datenwörter für alle Kanäle eingeschoben werden, und die Latch-Schaltung wird durch einen Ladeimpuls aus dem Kanaldiskriminator gesteuert, um dem Digital-Analog/Umsetzer nur die für den betreffenden Kanal gedachten digitalen Datenwörter zu präsentieren.

Die Wellenform-Mutterschaltung empfängt vorzugsweise auch Antwortdaten von allen Wellenform-Tochterschaltungen. Die Wellenform-Tochterschaltungen enthalten Analog/Digital- Umsetzer, und digitale Datenwörter werden in Zeitschlitzen, die durch die Kanaldiskriminatoren bestimmt werden, über die Datenempfangsleitung übertragen. Zur Identifizierung der Zeitschlitze für die Antwortdatenwörter werden dieselben eindeutigen Kanalcodes verwendet, die zur Identifizierung der für einen Kanal ausersehenen digitalen Erregungsdatenwörter benutzt werden. Die Rahmen-Synchronisierimpulse werden dazu verwendet, Zeitschlitze zu definieren, und die Taktimpulse werden an einem ausgangsseitigen Schieberegister benutzt, um Bits der digitalen Antwortdatenwörter auf die Datenempfangs leitung zu schieben.

Gemäß einem weiteren Aspekt hat die Erfindung allgemein ein Erregungswellenformen benutzendes Verfahren zum Gegenstand, das folgende Schritte enthält: Lesen digitaler Daten aus einem Wellenformspeicher zur Lieferung eines digitalen, eine Erregungswellenform darstellenden Signals; Umsetzung des digitalen Erregungswellenform-Signals in einem Digital/Analog- Umsetzer in ein analoges Erregungswellenform-Signal; Fühlen eines physikalischen Phänomens mit einem Meßwandler, der das analoge Erregungswellenform-Signal empfängt und ein analoges Antwortsignal liefert; Digitalisierung der analogen Antwort; Ermittlung eines Phasenwinkels zwischen dem digitalisierten Antwortsignal und dem digitalen Erregungswellenform-Signal; Phasenverschiebung der digitalen Erregungsdaten um den Phasen winkel, um phasenverschobene digitale Erregungsdaten zu erzeugen, die in Phase mit dem digitalen Antwortsignal sind; Demodulation des digitalen Antwortsignals auf der Grundlage der phasenverschobenen digitalen Erregungsdaten in einem Demodulator, um ein demoduliertes digitales Ausgangssignal zu erhalten.

In bevorzugten Ausführungsformen wird der Phasenwinkel während eines Eichvorgangs ermittelt unter Aufnahme von Meßwerten bei verschiedenen Phasenwinkeln zwischen den an den Demodulator gelegten digitalen Erregungsdaten und dem Antwortsignal. Im einzelnen werden bei verschiedenen Zuständen des Phänomens Messungen ohne irgendeine Phasenverschiebung der an den Demodulator gelegten digitalen Erregungsdaten durchgeführt, um einen Realteil zu erhalten, und für dieselben Zustände des Phänomens werden außerdem Messungen mit einer 90%-Phasenver schiebung der an den Demodulator gelegten digitalen Erregungs daten durchgeführt, um einen Imaginärteil zu erhalten. Die Differenz zwischen den Imaginärteilen und den Realteilen ergibt einen Eichungsvektor, dessen Winkel als Phasenwinkel zwischen dem digitalen Antwortsignal und dem digitalen Erregungswellenform-Signal genommen wird. Das Verfahren findet bevorzugte Anwendung in einem Belastungsgestell zur Werkstoff prüfung, und die beiden zur Eichung verwendeten Phänomenzustände sind der Nullpunkt und ein Meßspannen- Eichpunkt, der durch eine bekannte Belastung oder z. B. einen Shuntwiderstand bereitgestellt werden kann. Der Betrag des Eichungsvektors kann dazu verwendet werden, die Amplitude der digitalen Erregungsdaten vor ihrer Umsetzung im Digital/Ana log-Umsetzer zu justieren. Der Eichvorgang kann außerdem die Berechnung eines Unsymmetrie-Korrekturfaktors und eines Meß spannen-Korrekturfaktors nach der Errechnung des Phasenwinkels beinhalten. Es werden Messungen bei verschiedenen bekannten Phänomenzuständen durchgeführt (wobei die digitalen Erregungs daten vor dem Anlegen an den Demodulator um den Phasenwinkel verschoben worden sind); der Unsymmetrie-Korrekturwert gründet sich auf die Differenz zwischen dem erwarteten und dem gemes senen niedrigeren Phänomenzustand und der Meßspannen-Korrek turwert gründet sich auf das Verhältnis der gemessenen Differenz zwischen Werten und der erwarteten Differenz. Der Unsymmetrie-Korrekturwert wird mit dem demodulierten digitalen Ausgangssignal addiert, und der Meßspannen-Korrekturwert wird mit dem hinsichtlich der Unsymmetrie korrigierten Wert multipliziert.

Weitere Vorteile und Merkmale der Erfindung gehen aus der nachstehenden Beschreibung der bevorzugten Ausführungsform und aus den Patentansprüchen hervor.

Beschreibung der bevorzugten Ausführungsform

Zunächst seien die Zeichnungen beschrieben.

Zeichnungen

Fig. 1 ist ein Blockschaltbild einer Schaltungsanord nung, die mit einem erfindungsgemäßen Materialprüfgerät verwendet wird;

Fig. 2 ist ein Funktions-Blockdiagramm von Teilen der Schaltungsanordnung nach Fig. 1;

Fig. 3 ist ein Blockschaltbild derjenigen Komponenten auf einer Mutter-Schaltungsplatte und einer der sensorkondi tionierenden Tochter-Schaltungsplatten der Schaltungsanordnung nach Fig. 1, welche eine serielle Schnittstelle zwischen den beiden bilden;

Fig. 4A und 4B sind Teile eines Zeitdiagramms, welche die Arbeitsweise der seriellen Schnittstelle zwischen einer Mutter-Schaltungsplatte und den sensorkonditionierenden Schal tungsplatten der Schaltungsanordnung nach Fig. 1 zeigen;

Fig. 5 ist ein Diagramm eines Widerstands/Spannungs- Umsetzers auf einer sensorkonditionierenden Tochter-Schal tungsplatte der Schaltungsanordnung nach Fig. 1.

Aufbau

Die Fig. 1 zeigt ein System 10 für die Bestimmung von Verfor mungen an einer Probe 12 in einem Belastungsgestell 14 zur Werkstoffprüfung. Die Belastungsstrecke des Belastungsgestells 14 enthält einen Querträger 17, der durch Leitspindeln 19 angetrieben wird (die ihrerseits durch einen nicht gezeigten Gleichstrommotor angetrieben werden), eine Kraftmeßdose 15, Spannbacken 21 und die Probe 12. Anstelle der Leitspindeln 19 kann auch ein hydraulischer Servoantrieb verwendet werden. Das System 10 ermittelt auch die an die Kraftmeßdose 15 gelegte Kraft und die Verschiebung des Querträgers 17 des Belastungs gestells 14. Die Schaltungsanordnung des Systems 10 enthält eine Mutter-Schaltungsplatte ("Mutterplatine") 16 und vier sensorkonditionierende Schaltungsplatten ("Tochterplatinen") 18a-18d, denen jeweils ein Meßwandler 20a bzw. 20b, bzw. 20c, bzw. 20d zugeordnet ist. Der Wandler 20a ist am Querträger 17 angebracht, der Wandler 20b ist an der Kraftmeßdose 15 angeordnet, und die Wandler 20c und 20d sind in verschiedenen Orientierungen und verschiedenen Stellen an der Probe 12 angebracht. Die sensorkonditionierenden Platinen 18a-18d wirken als Tochtereinrichtungen, die von der Mutterplatine 16 gesteuert werden. Die Mutterplatine 16 kommuniziert mit allen sensorkonditionierenden Platinen 18a-18d über vier serielle Leitungen 24, die Signale DT bzw. SCLK bzw. FS bzw. DR liefern. Erregungswellenformen werden in Digitalform über die als DT bezeichnete Leitung 24 übertragen, und Antwortsignale werden die als DR bezeichnete Leitung 24 übertragen. Die Leitungen FS und SCLK werden zur Synchronisierung verwendet. Die Sensoren sind über jeweils zugeordnete Leitungen 22a-22d mit den Platinen 18a-18d verbunden.

Die Fig. 2 zeigt die digitalen Signalverarbeitungs-Bausteine und -Funktionen der Mutterplatine 16 und die digitalen und analogen Schaltungskomponenten der sensorkonditionierenden Platine 18a (die Platinen 18b-18d sind genauso beschaffen). Die Fig. 3 zeigt diejenigen Komponenten der Mutterplatine 16 und der sensorkonditionierenden Platine 18a, die eine serielle Multiplex-Schnittstelle zwischen der Mutterplatine 16 und der sensorkonditionierenden Platine 18a bilden. Die Mutterplatine 16 ist gestützt auf einen digitalen, mit Gleitkomma arbeiten den 32-Bit-Signalprozessor (DSP), der von der Firma Texas Instruments unter der Handelsbezeichnung TMS 320C31 beziehbar ist. Sie enthält einen für Daten und Programm verfügbaren Speicher mit wahlfreiem Zugriff, eine arithmetische Logikein heit und Hochgeschwindigkeits-Puffer zur Realisierung der in den Fig. 2 und 3 gezeigten Speicher-Verarbeitungs- und Pufferfunktionen.

Gemäß der Fig. 2 speichert ein Wellenformspeicher mit wahl freiem Zugriff (Wellenform-RAM) 26 digitale Daten, welche die Werte der vier Erregungswellenformen darstellen, die an die einzelnen Wandler 20a-20b zu legen sind. Die Amplituden der Wellenformen im Wellenform-RAM 26 werden als Teil des Eichungsvorgangs voreingestellt. Der digitale Signalprozessor (DSP) auf der Platine 16 enthält einen Adressengenerator, um das Wellenform-RAM 26 wiederkehrend zu adressieren und hiermit die digitalen Daten, welche die Erregungswellenformen darstellen, wiederholt auszulesen. Die Ausgangsdaten des Wellenform-RAM 26 laufen über die serielle Schnittstelle 30 auf der Platine 16 und die serielle Schnittstelle 32 auf den Platinen 18a-18d (beide ausführlicher in Fig. 3 gezeigt).

Auf der Platine 18a, die im Detail in Fig. 2 gezeigt ist, ist der Digitaldatenausgang der seriellen Schnittstelle 32 mit einem seriellen Digital/Analog-Umsetzer (DAC) verbunden, bei dem es sich um einen DAC mit seriellem Zweierkomplement- Eingang, bipolarem Spannungsausgang und einer Datenübertra gungsrate von 40 Ks/s (40 Kilosamples/sec, also 40·10³ Abtastwerte pro Sekunde) handelt. Der Ausgang des seriellen DAC 34 ist mit einem Glättungs-Tiefpaßfilter 36 verbunden, bei dem es sich um ein zweipoliges Tiefpaß-Potenzfilter (Butterworth-Tiefpaßfilter) handelt, das stabile Silberglim merkondensatoren verwendet, um Phasenstabilität zu gewährlei sten. Der Ausgang des Filters 36 ist mit einem eine feste Skalierung bewirkenden Verstärker 38 verbunden, dessen Ausgang zu einem Spannungstreiber 40 führt, bei dem es sich um einen symmetrischen Gegentakt-Spannungsverstärker handelt. Das Ausgangssignal des Spannungstreibers 40 wird über Drähte 22a an die Dehnungsmeßstreifen-Widerstandsbrücke 42 des Wandlers 20a gelegt. In den Drähten 22a sind die Erregungsleitungen getrennt von den Antwortleitungen abgeschirmt. Der Wandler 20a enthält außerdem einen Identifizierungswiderstand 44 und einen Nebenschlußwiderstand (Shuntwiderstand) 46. Der Identifizie rungswiderstand 44 hat einen genau codierten Widerstandswert, um die Klasse und Einheiten des Wandlers 20a zu identifizie ren. Der Shuntwiderstand 46 wird durch einen elektrischen Relaisantrieb 48 aktiv geschaltet, um einen bekannten Wider standswert zu Eichzwecken für den Wandler 20a bereitzustellen.

Der Ausgang der Brückenschaltung 42 ist mit einem Instrumen tierungsverstärker 50 verbunden, der das differentielle Gegentakt-Ausgangssignal niedrigen Pegels von der Brücken schaltung 42 in ein verstärktes Eintakt-Ausgangssignal umwandelt. Der Verstärker 50 ist realisiert unter Verwendung einer klassischen Konfiguration von drei Operationsverstär kern, wobei Verstärker mit einer maximalen Eingangsrausch dichte von 4 nv/rt (Hz) verwendet werden. Der Verstärkungsfak tor von 21 in der ersten Stufe wird mit einem 10K/1K/10K- Widerstandsnetzwerk erhalten. Diese Werte wurden gewählt, um das Mindestrauschen zu garantieren, das benötigt wird, um den Analog/Digital-Umsetzer (ADC) 58 über mehrere Codes zu bewegen und dadurch eine gesteigerte Genauigkeit durch digitale Filterung zu bekommen.

Die feste Skalierung 52 teilt dem Ausgangssignal des Instru mentierungsverstärkers 50 eine Verstärkung von 7,4 mit, bevor dieses Signal zu einem Anti-Aliase-Filter 54 gelangt, das eine Grenzfrequenz von 20 KHz hat, gleich der Hälfte der Abtastrate des ADC 58. Im allgemeinen sollte die Grenzfrequenz so hoch wie möglich an die halbe Abtastrate des ADC 58 reichen; ist sie höher als die halbe Abtastrate, dann wird das Rauschen erhöht, und wenn sie wesentlich kleiner ist als die halbe Abtastrate, dann wird die durch Überabtastung erhaltene Stei gerung der Auflösung reduziert.

Ein Umschalter 56, der ein Feldeffekttransistor ist, erlaubt den Anschluß eines Widerstands/Spannungs-Umsetzers 60 während des Eichvorgangs. Der Widerstands/Spannungs-Umsetzer 60 wird aus derselben Gleichstromreferenzquelle wie der ADC 58 und der DAC 34 angesteuert, nämlich aus der Gleichstromreferenzquelle 59. Wie in Fig. 5 gezeigt, enthält der Widerstands/Spannungs- Umsetzer 60 einen Präzisions-Referenzwiderstand 150 (0,1% Genauigkeit) und einen Operationsverstärker 152 mit kleinem Offset von weniger als 1 mV (z. B. den Baustein OP07 der Firma Analog Devices). Der Umschalter 56 erlaubt eine Messung des Widerstandswertes des Identifizierungswiderstandes 44 unter Verwendung derselben hochgenauen Bauelemente, die auch zur Verarbeitung der Meßwerte aus der Dehnungsmeßsteifenbrücke 42 verwendet werden.

Der serielle ADC 58 ist ein hochleistungsfähiger 16-Bit-ADC mit bipolarem Spannungseingang, seriellem Zweierkomplement- Ausgang und mit einem integralen Nichtlinearitätsfehler (INL) von 1 LSB und einen differentiellen Nichtlinearitätsfehler (DNL) von 1/2 LSB, wobei die Einheit "LSB" der Stellenwert des niedrigstwertigen Bits ist. Ein geeigneter ADC ist von der Firma Crystal Semiconductor unter der Handelsbezeichnung 5101 beziehbar. Der ADC ist monoton und hat einen Offsetfehler, der nicht größer ist als 5 LSB, und einen Vollaussteuerungsfehler, der den Wert 5 LSB nicht übersteigt. Der Digitalausgang des ADC 58 ist mit der seriellen Schnittstelle 32 verbunden, die ihrerseits mit der seriellen Schnittstelle 30 auf der Platine 16 verbunden ist. Die serielle Schnittstelle 30 ist mit einem Demodulator 61 verbunden, der eine demodulierende Multplizier schaltung 38 und ein digitales Tiefpaßfilter 66 enthält. Die demodulierende Multiplizierschaltung 31 multipliziert das Antwortsignal von der seriellen Schnittstelle 30 mit den Werten der Erregungswellenform, die hinsichtlich des Phasenwinkels korrigiert und in einem Demodulations-RAM 62 gespeichert worden sind. Der Ausgang des demodulierenden Multiplizierers 31 ist mit einem zweistufigen Mehrraten- Tiefpaßfilter 66 verbunden, das eine erste Stufe 68 und eine zweite Stufe 70 enthält. Die erste Stufe 68 ist als Filter mit endlicher Impulsantwort ausgebildet, dessen Übergangsbereich bei 100 Hz beginnt und bei 1750 Hz auf 40 db tiefer endet. Die Ausgangsdaten der ersten Stufe 68 sind von 40 000 Abtastwerten pro Sekunde (Samples pro Sekunde, abgekürzt s/s) dezimiert auf 2000 s/s. Die zweite Stufe 70 des Filters 66 ist ein Vierpol von elliptischem Entwurf mit einem Übergangsbereich, der von 100 Hz bis 250 Hz läuft. Die Gesamtwirkung der beiden kaska dengeschalteten Stufen ist die eines Tiefpaßfilters mit einer Bandbreite von 100 Hz und einem Sperrbereich, der bei 250 Hz auf 40 db tiefer beginnt. Die Ausgangsdaten der zweiten Stufe 70 sind um den Faktor 4 weiter dezimiert, liefern also 500 Abtastwerte pro Sekunde. Der Ausgang des Filters 66 ist mit einem Addierer 72 zur Korrektur von Unsymmetriefehlern des Meßwandlers verbunden. Der Ausgang des Addierers 72 ist mit einem Multiplizierer 74 für die Korrektur von Meßspannenfeh lern verbunden. Der Ausgang des Multiplizierers 74 ist mit einem variablen Tiefpaßfilter 76 verbunden.

Wie in Fig. 3 gezeigt, wird durch die serielle Schnittstelle 30 in der Mutterplatine 16 und die serielle Schnittstelle 32 in den vier sensorkonditionierenden Platinen 18a-18d (von denen nur die Platine 18a in Fig. 3 dargestellt ist) eine vierkanalige serielle Schnittstelle gebildet. Ein Taktgeber 80 im digitalen Signalprozessor (DSP) auf der Mutterplatte 16 arbeitet auf einer Frequenz von 26,88 MHz, die geteilt wird, um die von den seriellen Schnittstellen 30, 32 benutzten Frequenzen zu liefern. Alle in Fig. 3 für die Mutterplatte 16 gezeigten Komponenten befinden sich innerhalb des DSP, mit Ausnahme des Rahmen-Synchronisiergenerators 86. Ein Daten sendepuffer 32 speichert die vom Multiplizierer 28 (Fig. 2) kommenden 12-Bit-Werte der Erregungswellenform in verschach telter Reihenfolge gemeinsam mit den zugehörigen 2-Bit- Kanalcodes. Ein Sende-Schieberegister 84 für 16-Bit-Daten ist so angeschlossen, daß es im Puffer 92 gespeicherte digitale Datenwörter fängt und die Wörter am Ausgang, jeweils ein Bit auf einmal, an einen Puffer 94 liefert, der die auf die Leitung DT gegebenen Daten puffert. Ein Datenempfangs-Schiebe register 98 ist in ähnlicher Weise so angeschlossen, daß es Antwortdaten, jeweils ein Bit auf einmal, vom Puffer 96 empfängt und 16-Bit-Wörter an einen Datenempfangspuffer 100 liefert, worin die Wörter in einer verschachtelten Reihenfolge für die vier Kanäle gespeichert werden, bereit für einen Zugriff durch den demodulierenden Multiplizierer 31 (Fig. 2). Die Leitung für den Abtasttakt (SCLK) und die Leitung für die Rahmensynchronisierung (FS) haben jeweils einen zugeordneten Puffer 102 bzw. 104 auf der Mutterplatine 16. Der Rahmen- Synchronisierungsgenerator 86 enthält eine Zustandsmaschine mit fünf Registern und 21 Zuständen. Die Mutterplatine 16 enthält außerdem eine Steuerschaltung 106 für die serielle Schnittstelle.

Die serielle Schnittstelle 32 enthält einen Kanaldiskriminator 88, Eingangspuffer 130, 132, 134, einen Ausgangspuffer 136 und Ausgangs-Verknüpfungsglieder 138, 140 (Invertierungen sind in der Fig. 3 nicht dargestellt). Der Kanaldiskriminator 88 ist ein programmierbarer Logikbaustein (PLD) mit acht Ausgängen und ausgelegt für 25 ns. Er empfängt die FS-, SCLK- und DT-Signale von der Mutterplatine 16, gemeinsam mit Masse-Bezugs spannungen bei C1 und C0, um den Kanalcode "00" zu liefern, der die Platine 18a als Kanal 0 identifiziert. Die anderen Platinen 18b, 18c und 18d haben jeweils CMOS-Eingänge C1 und C0 für Spannungen von 0V und 5V bzw. von 5V und 0V bzw. von 5V und 5V, um Codes 01 bzw. 10 bzw. 11 zu liefern, welche diese Platinen als Kanäle 1 bzw. 2 bzw. 3 identifizieren. Der programmierbare Logikbaustein (PLD) ist konfiguriert als eine Zustandsmaschine mit vier Registern 110, 112, 114, 116 und ist so ausgebildet, daß er die Lade/Halte-Signale (LD/HLD) und Kanalwählsignale (CS) erzeugt, wie in Fig. 4 gezeigt. Die Register 110 und 116 werden dazu verwendet, das LD/HLD- bzw. das CS-Ausgangssignal zu erzeugen; die Register 112 und 114 sind interne Register. Der mit seriellem Eingang versehene DAC 34 enthält ein eingangsseitiges 16-Bit-Schieberegister 118, eine Latch-Schaltung 120, einen Parallel-DAC 122 und ein Verknüpfungsglied 123. Der mit seriellem Ausgang versehene ADC enthält einen DAC 124 mit Parallelausgang (einen nachführenden und haltenden Umsetzer) und ein ausgangsseitiges 16-Bit- Schieberegister 126.

Arbeitsweise

Im Betrieb werden auf der Mutterplatine 16 einzelne Erregungs wellenformen individuell für jeden Meßwandler 20a-20d in Digitalform erzeugt und über die mit DT bezeichnete Leitung an die sensorkonditionierenden Platinen 18a-18d geliefert, um auf der jeweiligen Platine 18a-18d in Analogform umgewandelt und über Leitungen 22a-22d an die jeweiligen Dehnungsmeßstreifen 20a-20d gelegt zu werden. Die gefühlten Signale (die eine Funktion sowohl der Erregungssignale als auch der gefühlten Verformungen sind) werden durch die sensorkonditionierenden Platinen 18a-18d in Digitalform umgesetzt und über die mit DR bezeichnete Leitung 24 an die Mutterplatine 16 zur Verarbei tung geliefert.

Vor der Messung wird das Wellenform-RAM 26 mit Digitaldaten geladen, welche die Werte der vier Erregungswellenformen darstellen, die an die jeweiligen Wandler 20a-20d zu legen sind. Für jeden Kanal gibt es zweiunddreißig 12-Bit-Einträge, und jeder Eintrag stellt einen Punkt einer Erregungswellenform dar. Die Werte für die vier Kanäle sind verschachtelt, was zu einer kombinierten Tabelle mit 128 Einträgen führt, wobei aufeinanderfolgende Einträge verschiedenen Kanälen zugeordnet sind. Abhängig von den Werten, die gespeichert werden, können die Wellenformen für die verschiedenen Kanäle unterschiedliche Frequenzen, unterschiedliche Amplituden und/oder unterschied liche Gestalt haben. Unterschiedliche Frequenzen werden vorgesehen, indem in die zweiunddreißig Einträge für einen Kanal mehr als eine Periode einer Wellenform geschrieben wird. Beispielsweise können die zweiunddreißig Einträge vier Perioden umfassen (acht Einträge für jede Periode). Es ist notwendig, daß in den 32 Einträgen in der Tabelle eine ganze Anzahl von Perioden gespeichert wird.

Vor der Messung wird für jeden Wandler 20a-20d eine Eichproze dur angewandt, um den Grobeichungsfaktor zu bestimmen, der dann benutzt wird, die im Wellenform-RAM 26 gespeicherte Wellenform, die im Addierer 72 hinzuaddierte Unsymmetrie- Korrektur und den im Multiplizierer 74 hinzumultiplizierten Meßbereichs-Feinkorrekturfaktor zu skalieren. Falls notwendig, werden durch Messung des Widerstandswertes des Identifizie rungswiderstandes 44 die Klasse und die Einheiten des Wandlers 20a bestimmt oder verifiziert. Dies geschieht durch derartige Steuerung des Umschalters 56, daß er den Widerstands/Span nungs-Umsetzer 60 mit dem ADC 58 verbindet, womit die genaue Messung des Widerstandswertes des Identifizierungswiderstandes 44 unter Verwendung derselben hochgenauen Komponenten ermöglicht wird, die auch zur Verarbeitung der Meßwerte von der Dehnungsmeßbrücke 42 benutzt werden. Um eine gute absolute Genauigkeit zu liefern, wird der Widerstands/Spannungs- Umsetzer 60 aus derselben Gleichstrom-Referenzquelle wie der ADC 58 gespeist, nämlich aus der Referenzquelle 59. Diese Konfiguration erlaubt eine Unterscheidung zwischen Widerstän den in 120-Ohm-Maßsprüngen ohne beschwerliche handbetriebene oder automatische Abgleichverfahren.

Beim Eichvorgang wird der Meßwandler-Nullpunkt (d. h. der Meßwert ohne das Anlegen einer Kraft am Gestell 14) zunächst bei der Bedingung gemessen, daß der demodulierende Multipli zierer 31 Datenwerte vom Demodulations-RAM 62 mit 0°-Phasen verschiebung gegenüber dem Eingangssignal empfängt (Realteil), und dann bei der Bedingung, daß der demodulierende Multipli zierer Datenwerte mit 90°-Phasenverschiebung gegenüber dem Eingangssignal empfängt (Imaginärteil). Dann wird der Shunt widerstand 48 angeschlossen, um den Meßspannen-Eichpunkt zu liefern, und es werden wiederum Messungen bei 0° und 90° vorgenommen. Die Real- und Imaginärteile der beiden Messungen werden subtrahiert, um einen Eichvektor zu erhalten. Der Betrag des Vektors liefert die effektive Änderung, die sich im Meßwandlerausgangssignal mit dem Anlegen des Meßspannen- Eichpunktes einstellt. Dieser Wert wird dazu verwendet, die Amplitude der im Wellenform-RAM 26 gespeicherten Erregungs wellenform zu eichen. Die Phase des resultierenden Vektors wird berechnet (Arcustangens des Quotienten Imaginär teil/Realteil) und als Justier-Phasenwinkel zur Korrektur der im Demodulations-RAM 62 gespeicherten Daten verwendet.

Nach Justierung der Amplitude und Korrektur des Phasenwinkels durch Justierung der im Demodulations-RAM 62 gespeicherten Daten für die Phasenwinkeldifferenz werden zwei Messungen durchgeführt, eine beim Anlegen des Meßspannen-Eichwertes durch den Shuntwiderstand 46 und eine ohne Belastung (die "Gleichgewichts"-Bedingung bzw. der Symmetriepunkt). Der ohne Belastung gemessene Wert wird als Unsymmetrie-Korrekturwert benutzt, der im Addierer 72 addiert wird, und das Verhältnis der erwarteten Meßspanne (Meßspannen-Eichwert minus Null) geteilt durch die gemessene Meßspanne (Differenz im Meßspan nen-Eichwert und dem ohne Belastung gemessenen Wert) wird benutzt, um einen Korrekturfaktor zu liefern, der im Multiplizierer 74 hinzumultipliziert wird. Diese Technik sorgt für eine schnelle, effiziente und hochgenaue Eichung.

Beim Durchführen von Messungen wird das Wellenform-RAM 26 wiederkehrend adressiert, um wiederholt die digitalen Daten auszulesen, welche die Erregungswellenformen darstellen. Die Ausgangsdaten des Wellenform-RAM 26 laufen durch die serielle Schnittstelle 30 auf der Platine 16 und die serielle Schnitt stelle 32 jeweils auf den Platinen 18a-18d.

Gemäß der Fig. 3 speichert der Datensendepuffer 92 die 12-Bit- Werte der Erregungswellenformen aus dem Wellenform-RAM 26 (Fig. 2) in verschachtelter Form, gemeinsam mit 2-Bit- Kanalcodes und zwei Bits, die nicht benutzt werden. Wie in Fig. 3 gezeigt, liegen die gespeicherten Werte für den Abtastwert 26 für alle vier Kanäle einander benachbart, gefolgt von den Werten für den Abtastwert 27 für alle vier Kanäle, usw . . Der Parallelausgang des Puffers 92 führt in das Datensende-Schieberegister 84, welches die 16-Bit-Wörter, jeweils ein Bit auf einmal, zum Puffer 94 abgibt, der die auf die DT-Leitung zu gebenden Daten puffert. Das Register 84 wird durch SCLK-Impulse mit 3,36 MHz getaktet, die im Teiler 82 erzeugt werden, indem die 26,88-MHz-Ausgangsfrequenz des Takt gebers 80 durch acht geteilt wird. Der Rahmen-Synchronisier generator 86 teilt den vom Teiler 82 kommenden 3,36-MHz-Takt durch 21, um 160-KHz-Rahmensynchronisierimpulse (FS) an die sensorkonditionierenden Platinen 18a-18d zu liefern. Dieser FS-Takt wird im Kanaldiskriminator 88 einer jeden sensorkondi tionierenden Platine 18a-18d durch vier geteilt, um einen 41-KHz-Takt zu liefern, der als Abtasttakt im ADC 58 verwendet wird.

Wie speziell in den Fig. 4A-4B dargestellt, erscheinen die Daten, die an eine individuelle Platine 18a-18d gesendet oder aus ihr empfangen werden, in Zeitschlitzen, die durch Kanal codeinformation identifiziert werden, welche in den Daten auf der DT-Leitung eingebettet sind. Dies bringt eine erhöhte Flexibilität und verbesserte Zuverlässigkeit gegenüber der Verwendung ausschließlich zugeordneter Zeitschlitze. Jede FS-Periode ist 21 SCLK-Impulse lang, und es werden vier FS-Perioden benötigt, um vier DT-Datenwörter, die jeweils 12 Bit umfassen, und die zugehörigen 2-Bit-Kanalcodes zur jeweils zugeordneten sensorkonditionierenden Platine 18a-18d zu übertragen. (Während derselben vier FS-Perioden werden vier DR-Wörter von jeweils 16 Bits von den vier Platinen 18a-18d zur Mutterplatine 16 gesendet.) Die 16-Bit-Wörter im Datensende-Schieberegister 84 werden während der 21 SCLK-Impulse in einer FS-Periode gesendet. Der 2-Bit-Kanalidentifi zierungscode 130 wird während des ersten und zweiten SCLK-Impulses gesendet, und die 12 Bits des digitalen Erregungs datenwortes werden während des fünften bis sechzehnten SCLK-Impulses gesendet.

Auf den sensorkonditionierenden Platinen 18a-18d werden die auf der DT-Leitung anstehenden Daten der Erregungswellenformen jeweils ein fit nach dem anderen in die Eingangsschieberegi ster 118 der seriellen DACs 34 auf allen sensorkonditionieren den Platinen 18a-18d geschoben, und die darin gespeicherten 16-Bit-Wörter werden von den Registern 118 ausgegeben, wenn diese durch das Ausgangssignal der Verknüpfungsschaltung 123 nach einer abfallenden Flanke des FS-Signals getaktet werden und mit dem nächsten SCLK-Impuls synchronisiert werden. Die Bits des DT-Datenstroms werden durch die SCLK-Impulse in die Zustandsmaschine im jeweiligen Kanaldiskriminator 88 auf den Platinen 18a-18d getaktet, und die eingebetteten Kanalbits werden mit der codierten Kanalinformation (C1, C0) verglichen, welche den Kanal für jede Platine 18a-18d identifizieren. Eine Nichtübereinstimmung im einen oder anderen Bits veranlaßt die Zustandsmaschine, in einen Wartezustand zu treten. Eine vollständige Übereinstimmung beider Bits veranlaßt die Zustandsmaschine, einen LD/HLD-Impuls zu erzeugen, der bewirkt, daß die Daten in der Latch-Schaltung 120 verriegelt werden und für den zugeordneten, mit Paralleleingang ausge statteten DAC 122 zur Verfügung stehen, der dann seinen analogen Ausgangswert auf der Grundlage des Wertes des Datenwortes ändert. Auf den anderen Exemplaren der Platinen 18a-18d wird kein LD/HLD-Impuls für das spezielle Wort erzeugt, das im Augenblick am Ausgang des Eingangsregisters 118 erscheint; dieses Datenwort wird durch das nächste in das Schieberegister 118 geschobene 16-Bit-Datenwort ersetzt, wenn das Register 118 vom Ausgang des Verknüpfungsgliedes 123 das nächstemal nach der nächsten abfallenden Flanke des FS-Signals getaktet wird. Wie in den Fig. 4A und 4B gezeigt, erschei nen die LD/HLD-Impulse für die vier Kanäle gestaffelt und fallen zusammen mit den abfallenden Flanken des FS-Signals, nachdem die jeweiligen Daten in das Schieberegister 118 geschoben worden sind und bevor mit dem Einschieben des näch sten Datenwortes in das Register 118 begonnen worden ist.

Wie in Fig. 2 zu sehen, wird das Ausgangssignal des DAC 34 zum Glättungs-Tiefpaßfilter 36 geliefert, das die im Ausgangssi gnal des DAC 34 vorhandenen 40-Ks/s-Treppenstufen glättet und ein sinusförmiges 5-KHz-Erregungssignal mit 3% Amplitudendämp fung durchläßt. Das Ausgangssignal des Filters 36 wird auf den Festskalierungs-Verstärker 38 gegeben, der eine Verstärkung von 2,6 bringt, um für die Erregungsamplitude ein Maximum von 15 V_eff zu garantieren. Das Ausgangssignal des Festskalie rungs-Verstärkers 38 wird an den Spannungstreiber 40 gelegt, der in der Lage ist, 15 V_eff in eine Last von 120 Ohm zu treiben. Sein symmetrischer Ausgang verantwortet eine effek tive Verstärkung von 2 und erlaubt es, die Erregungsspannungs pegel von einer ± 15-Volt-Versorgungsquelle abzuleiten.

Das Ausgangssignal des Spannungstreibers 40 wird über Drähte 22a an die Dehnungsmeßstreifen-Widerstandsbrücke 42 des Wandlers 20a gelegt. Der Wandler 20a moduliert die interessie rende physikalische Variable (Belastung, Dehnung, usw.) mit dem Erregungssignal durch trägerunterdrückte Amplitudenmodula tion, was mathematisch als eine Multiplikation dargestellt werden kann.

Der Instrumentierungsverstärker 50 empfängt das mit niedrigem Pegel erscheinende differentielle Gegentakt-Ausgangssignal von der Brücke 42 und liefert ein verstärktes Eintakt-Ausgangs signal. Die Signaldynamik, die erforderlich ist zur Durchfüh rung einer Mittelung, der Auflösung und des differentiellen Nichtlinearitätsfehlers (DNL), wird an der ersten Stufe des Verstärkers 50 in Form eines Operationsverstärker-Eingangsrau schens von 4 nV/rt (Hz) eingeführt. Die Übereinstimmung dieser Rauschamplitude von System zu System wird ferner kontrolliert durch das thermische Rauschen, wie es bestimmt wird durch die selektive Verwendung von Verstärkungswiderständen in der mit einem 10K/1K/10K-Widerstandsnetzwerk ausgestatteten ersten Stufe, die eine Verstärkung von 21 liefert.

Die feste Skalierung 52 teilt dem Ausgangssignal des Instru mentierungsverstärkers 50 eine Verstärkung von 7,4 mit, bevor dieses Signal zum Anti-Aliase-Filter 54 durchgelassen wird. Die Verstärkung von 7,4 ist so gewählt, daß der serielle Analog/Digital-Umsetzer (ADC) 58 bei 95% der Vollaussteuerung arbeitet, wenn ein 2-mV/V-Wandler durch 5 V_eff erregt wird, mit einem Spiel von 100% Tara. Die Differenz von 5% läßt Spielraum für Rauschen, Offset, Phasenfehler, Bereichsüber schreitung und andere parasitäre Effekte.

Das Anti-Aliase-Filter 54 hat eine Grenzfrequenz von 20 KHz, was gleich der Hälfte der 40-Ks/s-Abtastrate des ADC 58 ist. Das interessierende Spektrum, nämlich 100 Hz, ist klein im Vergleich zur Abtastrate. Dies verbessert die Rauschunterdrüc kung, indem die spektrale Alias-Überlappung minimiert wird. Das Ausgangssignal des seriellen ADC 58 ist ein 16-Bit-Zweier komplementsignal, das durch die seriellen Schnittstellen 32 und 30 läuft.

Im folgenden sei wieder auf die Fig. 3, 4A und 4B Bezug genommen. Wenn das Signal LD/HLD für einen SCLK-Impuls hoch wird, hält der mit Parallelausgang versehene ADC 124 das Analogsignal und setzt es in ein Digitalsignal um, und das Schieberegister 126 nimmt die 16-Bit-Daten des vorherigen Abtastwertes vom Ausgang des ADC 124 auf. Gleichzeitig wird das Signal CS für 21 SCLK-Impulse hoch (vom SCLK-Impuls Nr. 17 einer FS-Periode bis zum SCLK-Impuls Nr. 17 der nächsten Periode). Wenn während der SCLK-Impulse 1 bis 16 die Signale CS und FS beide hoch sind, bewirken die an das Verknüpfungs glied 138 gelegten 16 SCLK-Impulse, daß dieses Glied 138 16 CCLK-Impulse abgibt, um die 16 Bits des vorherigen Abtastwer tes aus dem Schieberegister 126 herauszuschieben. Gleichzeitig aktiviert der hohe Pegel der an das Verknüpfungsglied 140 gelegten Signale CS und FS den Puffer 136, um die 16 Bits als Signal ADOUT auf der DR-Leitung auszugeben. Man sieht also, daß die Datenausgabe auf der DR-Leitung um eine FS-Periode gegenüber den Daten versetzt ist, die über die DT-Leitung eingegeben und im DAC 34 in ein Analogsignal umgesetzt werden.

Die Antwortdaten auf der DR-Leitung werden im Puffer 96 gepuf fert und, jeweils ein Bit auf einmal, in das 16-3it-Datenemp fangs-Schieberegister 98 geschoben. Das Schieberegister 98 liefert von seinem Ausgang 16-Bit-Wörter zum Datenempfangspuf fer 100, in dem die Wörter in verschachtelter Reihenfolge für die vier Kanäle gespeichert werden und bereit sind für einen Zugriff für die digitale Signalverarbeitung auf der Mutter platine 16.

Wie in Fig. 2 gezeigt, werden die als Abtastwerte vorliegenden Daten im Demodulator 61 demoduliert. Der demodulierende Multiplizierer 31 multipliziert das digitale Antwortsignal mit Werten der Erregungswellenform, die korrigiert worden sind hinsichtlich der Phasenwinkeldifferenz zwischen der an an die sensorkonditionierende Platine 18a gelieferten Erregungs wellenform und dem von der Platine 18a her empfangenen digita lisierten Ausgangs-Wellenform. Die phasenverschobenen Wellen formwerte werden im Demodulations-RAM 62 gespeichert; die im RAM 62 gespeicherten Wellenformwerte haben nicht die Amplitu denjustierung wie die im RAM 26 gespeicherten Werte. Diese Technik ist bekannt als trägerunterdrückte Amplitudenmodula tion/Synchrondemodulation. Die Phasenkorrektur unterdrückt die Quadraturkomponente (die parasitäre Effekte wie etwa eine Empfindlichkeit gegenüber Kabelbewegung bewirken kann), vermeidet den Verlust an Kopfhöhenfreiheit infolge ernsthaft phasenverschobener Signale und eliminiert im Falle von linearen variablen Differentialtransformatoren die Temperatur empfindlichkeit des gefühlten Signals. Die automatische Phasenkorrektur bei den Eich- und Demodulationsverfahren erlaubt es, Konditionierschaltungs-Hardware und Wandler mit verschiedenen Phasenparametern vollständig gegeneinander auszutauschen, was Flexibilität bringt.

Das Ausgangssignal des demodulierenden Multiplizierers 31 wird an ein zweistufiges Mehrraten-Tiefpaßfilter 66 gelegt, das die Trägerkomponenten entfernt und die Auflösung und den Dynamik bereich verbessert, indem es Frequenzkomponenten entfernt, die außerhalb der effektiven Signalbandbreite liegen. Da die Filterung durch eine 32-Bit-Arithmetik mit Gleitkomma im DSP erfolgt, wird die Genauigkeit des 16-Bit-ADC 58 gesteigert. Die Operationsverstärker-Rauschdichte von 4 nV/rt (Hz) und die Abtastrate von 40 000 s/s (und somit eine Bandbreite von 20 000 Hz) wurden gewählt, um ein genügendes thermisches Rauschen zu garantieren, das den ADC 58 über vier Codes bewegt, um eine verbesserte Auflösung durch digitale Mittelwertbildung im Filter 66 zu erlauben.

Die demodulierten und gefilterten Daten vom Filter 66 werden im Addierer 72 hinsichtlich der Unsymmetrie-Fehler des Wand lers und im Multiplizierer 74 hinsichtlich feiner Meßspannen fehler korrigiert.

Das Ausgangssignal vom Multiplizierer 74 wird entweder direkt verwendet, wenn breitbandige Daten erwünscht sind, oder durch das variable Tiefpaßfilter 76 gesendet, wenn schmalbandige Daten gewünscht sind. Das variable Tiefpaßfilter 76 kann verwendet werden, um die Auflösung durch Reduktion der Band breite zu steigern. Beispielsweise haben Bandbreiten von 100 Hz (keine Filterung), 10 Hz, 1 Hz und 0,1 Hz eine geschätzte Auflösung (Spitze-Spitze-Wert der Rauschfluktuation als Prozentanteil der Vollaussteuerung) von 0,005% bzw. 0,0015%, bzw. 0,0005% bzw. 0,00015%. Wenn eine Belastung mittels eines hydraulischen Servoantriebs dynamisch ausgeübt wird, wäre eine größere Bandbreite zu wünschen, indem man Dynamikbereich zugunsten der Bandbreite opfert. Im Falle einer statischen Prüfung unter Verwendung eines Schraubenspindelantriebs würde man wahrscheinlich eine bessere Auflösung auf Kosten der Bandbreite wünschen.

Die Erfindung hat viele Vorteile. Große Schwankungen in der Wandlerempfindlichkeit können leicht durch Justierung der Erregungsamplitude aufgefangen werden, womit man die in klassischen Systemen verwendete Hardware zur Grobeichung vermeidet. Die Amplitudenjustierung erlaubt außerdem die Normierung der effektiven Rauschpegel, die zur Steigerung der Auflösung und des Dynamikbereichs benötigt werden.

Da der DAC 34 und der ADC 58 mit derselben Referenzgleichspan nung 59 betrieben werden, sind Driftfehler der Eichung, die durch die Referenzgleichspannung hervorgerufen werden können, eliminiert. Unmittelbar nach der Eichung liegt der einzige noch existierende absolute Fehler in der Genauigkeit im Bezugsgeber für die Eichung, welcher der Shuntwiderstand 46 der Wandlerbrücke ist.

Fehler hinsichtlich der ADC-Auflösung und statistisch ver teilte differentielle Nichtlinearitätsfehler werden minimiert durch die digitale Mittelung, die aus der Tiefpaßfilterung eines breitbandigen überabgetasteten Signals resultiert. Die Überabtastung vermindert außerdem den Betrag parasitärer Rausch-Aliase, weil die effektive Signalbandbreite klein im Vergleich zur Nyquist-Frequenz ist.

Das Eichverfahren und die Anwendung digitaler Unsymmetrie- Korrektur und feiner Meßspannenkorrektur, vermeidet die Notwendigkeit analoger Schaltungen für Grobabgleich und Nullwertunterdrückung. Zur Erzielung eines großen Dynamik bereichs ist keine Schaltungs-Hardware zur Meßspannenbestim mung und automatischen Meßspannenbestimmung erforderlich; diese Funktion wird statt dessen durch einen ADC hoher Abtastrate erfüllt. Außerdem kann, weil breitbandige Informa tion über den ADC digital verfügbar ist, die Erfassung schneller Vorgänge und die anschließende Berechnung durch Software erfolgen, womit die Notwendigkeit speziell ausersehe ner Hardware eliminiert ist.

Die Erfindung kann in einfacher Weise mit den meisten seriel len Schnittstellen-DACs und -ADCs realisiert werden und verwendet zuverlässige Zustandsmaschinen-Technik.

Die Erfindung bringt Flexibilität hinsichtlich einer Änderung der Erregungswellenform ohne das Erfordernis zusätzlicher Hardware auf Seiten der Mutterplatine und benötigt im Falle eines vierkanaligen Systems an jeder sensorkonditionierenden Platine nur einen einzigen programmierbaren 8-Register-Logik baustein.

Weitere Vorteile sind verminderte Kosten und Anzahl von Bauteilen, verminderte Montagearbeit, weniger kompliziertes Prüfen, verbesserte Zuverlässigkeit, erhöhte Flexibilität in der Funktion und breiteres Anwendungsspektrum, sowie verbes sertes Leistungsvermögen.

Andere Ausführungsformen

Der Bereich der nachfolgenden Patentansprüche umfaßt auch andere Ausführungsformen. So kann die Erfindung beispielsweise mit anderen Wandlern wie z. B. linearen veränderlichen Differentialtransformatoren, drehend veränderlichen Differen tialtransformatoren und potentiometrischen Meßwandlern verwendet werden.

Claims

1. Schaltungsanordnung zum Bestimmen der Verformung eines Elementes in einer Belastungsstrecke eines Materialprüfgerä tes, gekennzeichnet durch:
ein Wellenform-RAM (26);
eine Schreibeinrichtung zum Einschreiben von Erregungs- Digitaldaten, die Werte einer Erregungs-Wellenform darstellen, in das Wellenform-RAM (26);
einen Adressengenerator, der so angeschlossen ist, daß er das Wellenform-RAM wiederholt adressiert, um die Erregungs- Digitaldaten wiederholt auszulesen;
einen Digital/Analog-Umsetzer (34), der so angeschlossen ist, daß er die vom Wellenform-RAM (26) ausgegebenen Erregungs-Digitaldaten an seinem Eingang empfängt und ein analoges Erregungs-Wellenformsignal an seinem Ausgang liefert, und
einen Meßwandler (z. B. 20a), der elektrisch so angeschlos sen ist, daß er an seinem Eingang das analoge Erregungs- Wellenformsignal empfängt, und der körperlich so angeordnet ist, daß er auf die Verformung des besagten Elementes (z. B. 17) reagiert, und der ein analoges Antwortsignal liefert, das eine Funktion des analogen Erregungs-Wellenformsignals und der Verformung ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekenn zeichnet, daß die Schreibeinrichtung eine Einrichtung enthält, um eine Amplitudenjustierung von aus einer Quelle gelieferten Erregungsdaten vor dem Einschreiben in das Wellenform-RAM (26) durchzuführen.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekenn zeichnet, daß die Schreibeinrichtung eine Einrichtung enthält, um Digitaldaten für eine Mehrzahl von Erregungs-Wellenformen in das Wellenform-RAM (26) einzuschreiben, und das ferner ein oder mehrere Digital/Analog-Umsetzer (34) vorgesehen sind, die zum Empfang von Digitaldaten für jeweilige Wellenformen angeschlossen sind, und ein oder mehrere Meßwandler (20a-20d), deren jeder mit einem jeweils zugeordneten Exemplar der Digital/Analog-Umsetzer verbunden ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekenn zeichnet, daß das Wellenform-RAM (26) Erregungs-Digitaldaten für Wellenformen enthält, die verschiedene Frequenzen für verschiedene Meßwandler (20a-20d) haben.

5. Schaltungsanordnung nach Anspruch 2, dadurch gekenn zeichnet, daß das Wellenform-RAM (26), der Adressengenerator und die amplitudenjustierende Einrichtung durch einen digitalen Signalprozessor in integrierter Schaltung realisiert sind.

6. Schaltungsanordnung nach Anspruch 1, dadurch gekenn zeichnet, daß das Wellenform-RAM (26) Daten mit mehr als einer Periode der Wellenform speichert, so daß im Vergleich zu demjenigen Fall, daß eine einzige Periode der Wellenform an denselben Stellen im Wellenform-RAM (26) gespeichert wird, die Frequenz des Signal effektiv erhöht wird.

7. Schaltungsanordnung nach Anspruch 1, dadurch gekenn zeichnet, daß der Meßwandler (z. B. 20a) eine Einrichtung mit Dehnungsmeßstreifen (42) ist.

8. Schaltungsanordnung nach Anspruch 1, dadurch gekenn zeichnet, daß der Meßwandler ein linearer veränderlicher Differentialtransformator, ein drehbarer veränderlicher Differentialtransformator oder ein potentiometrischer Wandler ist.

9. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch einen Analog/Digital-Umsetzer (58), der das analoge Antwortsignal empfängt und ein digitales Antwortsignal an seinen Ausgang liefert.

10. Schaltungsanordnung nach Anspruch 9, gekennzeichnet durch einen Demodulator (61), der angeschlossen ist zum Demodulieren des digitalen Antwortsignals auf der Basis der im Wellenform-RAM (26) gespeicherten Erregungs-Digitaldaten.

11. Schaltungsanordnung nach Anspruch 10, dadurch gekenn zeichnet, daß ein Korrekturspeicher (62) zur Speicherung einer Tabelle von Korrekturwerten auf der Basis der Erregungs- Digitaldaten vorgesehen ist und daß der Demodulator (61) die Korrekturwerte mit dem digitalen Antwortsignal multipliziert.

12. Schaltungsanordnung nach Anspruch 11, gekennzeichnet durch eine Phasenverschiebungseinrichtung, um die Erregungs- Digitaldaten in ihrer Phase zu verschieben und an den Korrekturspeicher (62) phasenverschobene Daten in Phase mit dem digitalen Antwortsignal zu liefern.

13. Schaltungsanordnung nach Anspruch 12, dadurch gekenn zeichnet, daß die Phasenverschiebungseinrichtung einen Phasenverschiebungswinkel errechnet und die Werte der Erregungs-Digitaldaten, welche Werte einer Erregungs- Wellenform darstellen, auf Werte der um den besagten Phasen winkel verschobenen Wellenform einstellt.

14. Schaltungsanordnung nach Anspruch 9, gekennzeichnet durch ein digitales Tiefpaßfilter (66), welches das digitale Antwortsignal filtert und durch einen Prozessor realisiert ist, der eine höhere Auflösung hat als der Analog/Digital- Umsetzer (58).

15. Schaltungsanordnung nach Anspruch 14, dadurch gekenn zeichnet, daß der Analog/Digital-Umsetzer (58) mit einer Abtastfrequenz arbeitet, die genügend hoch ist, um Rauschband breiten zuzulassen, die ausreichen, den Umsetzer über mehrere Codes zu bewegen.

16. Schaltungsanordnung nach Anspruch 5, gekennzeichnet durch einen Addierer (72), der einen Unsymmetrie-Korrekturwert mit den digitalen Ausgangsdaten des Filters (66) addiert.

17. Schaltungsanordnung nach Anspruch 16, gekennzeichnet durch einen Meßspannen-Korrekturmultiplizierer (74), der einen Meßspannen-Korrekturfaktor mit den digitalen Ausgangsdaten des Addierers (72) multipliziert.

18. Schaltungsanordnung nach Anspruch 9, dadurch gekenn zeichnet, daß der Digital/Analog-Umsetzer (58) und der Analog/Digital-Umsetzer (34) mit derselben Bezugsspannungs quelle (59) verbunden sind.

19. Schaltungsanordnung zum Bestimmen der Verformung eines Elementes in einer Belastungsstrecke eines Materialprüfgerä tes, gekennzeichnet durch:
einen Wellenformspeicher (26) zur Speicherung einer Tabelle digitaler Erregungsdaten, die eine Erregungs- Wellenform darstellen;
einen Adressengenerator, der so angeschlossen ist, daß er den Wellenformspeicher wiederholt adressiert, um wiederholt die digitalen Erregungsdaten auszulesen;
einen Digital/Analog-Umsetzer (34), der so angeschlossen ist, daß er die Erregungs-Digitaldaten vom Ausgang des Wellenformspeichers (26) an seinem Eingang empfängt und an seinem Ausgang ein analoges Erregungs-Wellenformsignal liefert;
einen Meßwandler (z. B. 20a), der elektrisch so angeschlos sen ist, daß er das analoge Erregungs-Wellenformsignal an seinem Eingang empfängt, und der körperlich so angeordnet ist, daß er auf die Verformung des besagten Elementes (z. B. 17) reagiert und ein analoges Antwortsignal liefert, das eine Funktion des analogen Erregungs-Wellenformsignals und der Verformung ist;
einen Analog/Digital-Umsetzer (58), der das analoge Antwortsignal empfängt und an seinem Ausgang ein digitales Antwortsignal liefet, und
einen digitalen Demodulator (61), der so angeschlossen ist, daß er das digitale Antwortsignal auf der Basis der Erregungs-Digitaldaten demoduliert.

20. Schaltungsanordnung nach Anspruch 19, gekennzeichnet durch eine Phasenverschiebungseinrichtung zur Phasenverschie bung der Erregungs-Digitaldaten und zur Lieferung phasenver schobener Daten in Phase mit dem digitalen Antwortsignal an den Demodulator (61).

21. Schaltungsanordnung nach Anspruch 20, dadurch gekennzeichnet, daß die Phasenverschiebungseinrichtung eine Einrichtung enthält zum Errechnen eines Phasenwinkels und zum Verändern der Werte der Erregungs-Digitaldaten einer Erregungs-Wellenform auf Werte der um den besagten Phasenwin kel verschobenen Version dieser Wellenform.

22. Schaltungsanordnung nach Anspruch 21, dadurch gekenn zeichnet, daß die Phasenverschiebungseinrichtung durch einen digitalen Prozessor realisiert ist.

23. Schaltungsanordnung nach Anspruch 22, dadurch gekenn zeichnet, daß eine Eicheinrichtung vorgesehen ist zum Durchführen von Messungen bei verschiedenen Phasenwinkeln zwischen den an den Demodulator (61) gelegten Erregungs- Digitaldaten und dem Antwortsignal, und daß die Phasenver schiebungseinrichtung den Phasenverschiebungswinkel unter Verwendung der Ergebnisse dieser Messungen bestimmt.

24. Schaltungsanordnung nach Anspruch 23, gekennzeichnet durch einen Addierer (72), der einen Unsymmetrie-Korrekturwert mit den digitalen Ausgangsdaten des Demodulators (61) addiert.

25. Schaltungsanordnung nach Anspruch 24, gekennzeichnet durch einen Meßspannen-Korrekturmultiplizierer (74), der einen Meßspannen-Korrekturfaktor mit den digitalen Ausgangsdaten des Addierers (72) multipliziert.

26. Schaltungsanordnung nach Anspruch 20, dadurch gekenn zeichnet, daß der digitale Demodulator (61) einen Multiplizie rer (31) aufweist, der die phasenverschobenen Daten mit dem Antwortsignal multipliziert, und ein digitales Tiefpaßfilter (66), welches das digitale Antwortsignal filtert und welches durch einen Prozessor realisiert ist, der eine höhere Auflösung hat als der Analog/Digital-Umsetzer (58), und welches Wechselstromkomponenten im digitalen Antwortsignal entfernt.

27. Schaltungsanordnung nach Anspruch 14, dadurch gekenn zeichnet, daß der Analog/Digital-Umsetzer (58) eine Abtastfre quenz hat, die genügend hoch ist, um eine Rauschbandbreite zuzulassen, die ausreicht, den Umsetzer über mehrere Codes zu bewegen.

28. Schaltungsanordnung nach Anspruch 27, dadurch gekenn zeichnet, daß die Bandbreite des analogen Antwortsignals, wie es dem Analog/Digital-Umsetzer (58) zugeführt wird, größer ist als die Bandbreite des digitalen Tiefpaßfilters (66).

29. Schaltungsanordnung nach Anspruch 28, gekennzeichnet durch ein analoges Anti-Aliase-Tiefpaßfilter (54), dessen Grenzfrequenz gleich dem halben Wert der Abtastrate des Analog/Digital-Umsetzers (58) ist.

30. Schaltungsanordnung nach Anspruch 29, dadurch gekenn zeichnet, daß der Analog/Digital-Umsetzer (58) an seinem Ausgang 16-Bit-Daten liefert und daß der Prozessor 32-Bit-Daten mit Gleitkomma verarbeitet.

31. Schaltungsanordnung nach Anspruch 28, dadurch gekenn zeichnet, daß das digitale Tiefpaßfilter (66) ein Ausgangssi gnal mit einer geringeren Rate als der Rate des Analog/Digital-Umsetzers (58) liefert.

32. Schaltungsanordnung nach Anspruch 26, dadurch gekenn zeichnet, daß der Analog/Digital-Umsetzer (58) an seinem Ausgang 16-Bit-Daten liefert und daß der Prozessor 32-Bit- Daten mit Gleitkomma verarbeitet.

33. Schaltungsanordnung nach Anspruch 26, dadurch gekenn zeichnet, daß das digitale Tiefpaßfilter (66) ein mehrstufiges Mehrraten-Filter ist.

34. Schaltungsanordnung nach Anspruch 33, dadurch gekenn zeichnet, daß das digitale Tiefpaßfilter (66) ein Ausgangssi gnal mit einer geringeren Rate als der Rate des Analog/Digital-Umsetzers (58) liefert.

35. Schaltungsanordnung nach Anspruch 26, gekennzeichnet durch ein analoges Anti-Aliase-Tiefpaßfilter (66), dessen Grenzfrequenz gleich dem halben Wert der Abtastrate des Analog/Digital-Umsetzers (58) ist.

36. Schaltungsanordnung zum Bestimmen der Verformung eines Elementes in einer Belastungsstrecke eines Materialprüfgerä tes, gekennzeichnet durch:
einen Wellenformgenerator (26-40), der an seinem Ausgang ein analoges Erregungs-Wellenformsignal liefert;
einen Meßwandler (z. B. 20a), der elektrisch so angeschlos sen ist, daß er an seinem Eingang das analoge Erregungs- Wellenformsignal empfängt, und der körperlich so angeordnet ist, daß er auf die Verformung des besagten Elementes (z. B. 17) reagiert und ein analoges Antwortsignal liefert, das eine Funktion des Erregungssignals und der Verformung ist, wobei der Meßwandler außerdem einen Identifizierungswiderstand (44) mit einem bekannten Widerstandswert trägt;
einen Widerstands/Spannungs-Umsetzer (60), der einen an den Identifizierungswiderstand (44) angeschlossenen Eingang hat und eine Ausgangsspannung liefert, die eine Funktion des Widerstandswertes dieses Widerstandes ist, und der außerdem an eine Referenzspannung, (59) angeschlossen ist und einen Referenzwiderstand (150) mit einer Genauigkeit von 0,1% oder besser enthält und der eine Operationsverstärkerstufe (152) mit kleinem Offset enthält;
einen Umschalter (56), der so angeschlossen ist, daß er das analoge Antwortsignal und die Umsetzer-Ausgangsspannung als Eingangssignale empfängt und eines dieser Signale als analoges Umschalter-Ausgangssignal liefert, und
einen Analog/Digital-Umsetzer (56), der das analoge Umschalter-Ausgangssignal als Eingangssignal empfängt und ein digitales Ausgangssignal liefert und der an die Referenzspan nung (59) angeschlossen ist, wobei das besagte digitale Ausgangssignal digitale Datenwörter mit einer Breite von 16 Bits oder mehr enthält.

37. Schaltungsanordnung nach Anspruch 36, dadurch gekenn zeichnet, daß der Analog/Digital-Umsetzer (58) ein monotoner Umsetzer ist und keine fehlenden Codes hat.

38. Schaltungsanordnung nach Anspruch 36, gekennzeichnet durch ein digitales Tiefpaßfilter (66), welches das digitale Antwortsignal filtert und welches durch einen Prozessor realisiert ist, der eine höhere Auflösung hat als der Analog/Digital-Umsetzer (58).

39. Schaltungsanordnung nach Anspruch 38, dadurch gekenn zeichnet, daß der Analog/Digital-Umsetzer (58) eine Abtastrate hat, die viel höher ist als die Grenzfrequenz des Tiefpaßfil ters (66).

40. Mehrkanalige Schaltungsanordnung zur Erzeugung einer Mehrzahl von Erregungs-Wellenformen, gekennzeichnet durch:
eine digitale Wellenform-Mutterschaltung (16), die an ihrem Ausgang seriell eine im Multiplex verschachtelte Reihe digitaler Erregungs-Datenwörter liefert, welche eine Mehrzahl von Erregungs-Wellenformen sowie Kanalinformationen darstel len, welche die Kanäle identifizieren, denen die digitalen Erregungs-Datenwörter zugeordnet sind;
eine serielle Datenübertragungsleitung (DT), die mit dem digitalen Wellenform-Muttergenerator verbunden ist, um die digitalen Erregungs-Datenwörter und die Kanalinformationen zu empfangen;
eine Mehrzahl von Wellenform-Tochterschaltungen (18a-18d), die mit der seriellen Datenübertragungsleitung verbunden ist und deren jede folgendes aufweist:
einen Kanaldiskriminator (88), der anhand der Kanalinfor mation bestimmt, ob ein digitales Erregungs-Datenwort für die betreffende Wellenform-Tochterschaltung gedacht ist;
eine Latch-Schaltung (120), die auf den Kanaldiskriminator (88) anspricht, um ein für die betreffende Wellenform-Tochter schaltung gedachtes digitales Erregungs-Datenwort zu verrie geln, und
einen Digital/Analog-Umsetzer (122), der so angeschlossen ist, daß er das digitale Erregungs-Datenwort von der Latch- Schaltung an seinem Eingang empfängt und an seinem Ausgang ein analoges Erregungs-Wellenformsignal liefert.

41. Schaltungsanordnung nach Anspruch 40, dadurch gekenn zeichnet, daß der Kanaldiskriminator (88) eine Zustandsma schine enthält.

42. Schaltungsanordnung nach Anspruch 41, dadurch gekenn zeichnet, daß die Zustandsmaschine in einem programmierbaren Logikbaustein realisiert ist.

43. Schaltungsanordnung nach Anspruch 40, dadurch gekenn zeichnet, daß jedem der genannten Wörter eine Kanalinformation zugeordnet ist.

44. Schaltungsanordnung nach Anspruch 43, dadurch gekenn zeichnet, daß die Kanalinformation ein eindeutiger Kanalcode ist und daß der Kanaldiskriminator (88) Eingänge aufweist, die einen für die betreffende Wellenform-Tochterschaltung (z. B. 18a) eindeutigen Kanalcode identifizieren.

45. Schaltungsanordnung nach Anspruch 40, dadurch gekenn zeichnet, daß die digitale Wellenform-Mutterschaltung (16) ein Taktsignal erzeugt, das über eine Taktleitung (SCLK) an die Wellenform-Tochterschaltungen (18a-18d) verteilt wird.

46. Schaltungsanordnung nach Anspruch 40, dadurch gekenn zeichnet, daß die digitalen Erregungs-Datenwörter in Rahmen übertragen werden und daß die Kanalinformation ein eindeutiger Kanalcode in jedem der Rahmen mit einem zugeordneten digitalen Datenwort ist.

47. Schaltungsanordnung nach Anspruch 46, dadurch gekenn zeichnet, daß die digitale Wellenform-Mutterschaltung (16) ein Rahmen-Synchronisiersignal erzeugt, das übe eine Rahmen- Synchronisierungsleitung (FS) an die Wellenform-Tochterschal tungen (18a-18d) verteilt wird.

48. Schaltungsanordnung nach Anspruch 40, dadurch gekenn zeichnet, daß die Wellenform-Tochterschaltung (16) ein Eingangs-Schieberegister (118) enthält, in das alle genannten digitalen Erregungs-Datenwörter für alle Kanäle eingeschoben werden, und daß die Latch-Schaltung (120) mit dem Eingangs- Schieberegister (118) verbunden ist, um die digitalen Erregungs-Datenwörter zu empfangen, und so gesteuert wird, daß es die digitalen Erregungs-Datenwörter dem Digital/Analog- Umsetzer (122) zur Umwandlung nur dann zuführt, wenn ein Ladeimpuls vom Kanaldiskriminator (88) empfangen wird.

49. Schaltungsanordnung nach Anspruch 40, dadurch gekenn zeichnet, daß eine einzige serielle Datenempfangsleitung (DR) vorgesehen ist, um digitale Antwort-Datenwörter aus allen Wellenform-Tochterschaltungen (18a-18d) an die digitale Wellenform-Mutterschaltung (16) zu übertragen, und daß jede Wellenform-Tochterschaltung ferner einen Analog/Digital-Umsetzer (124) aufweist, der so angeschlossen ist, daß er digitale Antwort-Datenwörter über die genannte Datenempfangs leitung (DR) innerhalb von Zeitschlitzen liefert, die durch den Kanaldiskriminator (88) bestimmt werden.

50. Schaltungsanordnung nach Anspruch 49, dadurch gekenn zeichnet, daß die digitalen Erregungs-Datenwörter in Rahmen übertragen werden und daß die Kanalinformation ein eindeutiger Kanalcode in jedem der genannten Rahmen mit einem zugeordneten digitalen Erregungs-Datenwort ist und daß die Zeitschlitze an der Datenempfangsleitung (DR) für eine zugeordnete Wellenform- Tochterschaltung (z. B. 18a) am Kanaldiskriminator (88) durch diese eindeutigen Kanalcodes bestimmt werden.

51. Schaltungsanordnung nach Anspruch 48, dadurch gekenn zeichnet, daß eine einzige serielle Datenempfangsleitung (DR) vorgesehen ist, um digitale Antwort-Datenwörter aus allen Wellenform-Tochterschaltungen (18a-18d) an die digitale Wellenform-Mutterschaltung zu übertragen, und daß jede der Wellenform-Tochterschaltungen außerdem einen Analog/Digital-Umsetzer (124) aufweist, der so angeschlossen ist, daß er ein analoges Eingangssignal zur Umwandlung in ein digitales Antwort-Datenwort auf den Empfang des genannten Ladeimpulses hin hält und das digitale Antwort-Datenwort in einem durch den Kanaldiskriminator (88) bestimmten Zeitschlitz über die Daten empfangsleitung (DR) liefert.

52. Schaltungsanordnung nach Anspruch 51, dadurch gekenn zeichnet, daß jede Wellenform-Tochterschaltung (18a-18d) ein Ausgangs-Schieberegister (126) enthält, aus dem die digitalen Antwort-Datenwörter in den genannten Zeitschlitzen geschoben werden.

53. Schaltungsanordnung nach Anspruch 52, dadurch gekenn zeichnet, daß die digitale Wellenform-Mutterschaltung (16) ein Taktsignal erzeugt, das über eine Taktleitung (SCLK) an die Wellenform-Tochterschaltungen (18a-18d) verteilt wird und das dazu verwendet wird, das Eingangs-Schieberegister (118) zum Einschieben von Bits der digitalen Erregungs-Datenwörter zu takten und um das Ausgangs-Schieberegister (126) zum Ausschie ben von Bits der digitalen Antwort-Datenwörter zu takten.

54. Schaltungsanordnung nach Anspruch 53, dadurch gekenn zeichnet, daß die digitalen Erregungs-Datenwörter in Rahmen übertragen werden und daß die Wellenform-Mutterschaltung (16) ein Rahmen-Synchronisiersignal erzeugt, das über eine Rahmen- Synchronisierungsleitung (FS) an die Wellenform-Tochterschal tungen (18a-18d) übertragen wird, und daß die Rahmen- Synchronisierungsleitung und die Taktleitung (SCLK) an Eingänge von Verknüpfungsgliedern (123, 138) angeschlossen sind, deren Ausgänge das Eingangs- und das Ausgangs- Schieberegister (118, 126) nur dann takten, wenn sie durch das Rahmen-Synchronisierungssignal aktiviert werden.

55. Schaltungsanordnung nach Anspruch 54, dadurch gekenn zeichnet, daß das zum Takten des Ausgangs-Schieberegisters (126) angeschlossene Verknüpfungsglied (138) außerdem ein Kanalwahl-Eingangssignal (CS) vom Kanaldiskriminator (88) empfängt, so daß das Ausgangs-Schieberegister (126) Daten nur dann ausschiebt, wenn eine Aktivierung durch das Kanalwahl- Signal erfolgt.

56. Schaltungsanordnung nach Anspruch 40, dadurch gekenn zeichnet, daß die digitale Wellenform-Mutterschaltung (16) folgendes aufweist:
einen Wellenform-RAM (26);
eine Schreibeinrichtung zum Einschreiben einer Tabelle digitaler Daten, die Werte einer Erregungs-Wellenform darstel len, in das Wellenform-RAM (26), und
einen Adressengenerator, der so angeschlossen ist, daß er das Wellenform-RAM (26) wiederholt adressiert, um die Digital daten wiederholt auszulesen.

57. Schaltungsanordnung nach Anspruch 56, dadurch gekenn zeichnet, daß die digitale Wellenform-Mutterschaltung (16) einen Datensendepuffer (92) enthält, in dem die amplituden justierten digitalen Erregungs-Datenwörter und die Kanalinfor mation gespeichert werden.

58. Schaltungsanordnung nach Anspruch 57, dadurch gekenn zeichnet, daß das Wellenform-RAM (26), die Einrichtung zum Einschreiben einer Tabelle digitaler Daten, der Adressengene rator und der Datensendepuffer (92) in einem digitalen Signalprozessor realisiert sind.

59. Meßschaltung, die eine Erregungs-Wellenform benutzt, mit folgenden Einrichtungen:
einem Wellenformspeicher (26), der eine Tabelle digitaler Erregungsdaten speichert, die eine Erregungs-Wellenform darstellen;
einem Adressengenerator, der so angeschlossen ist, daß er den Wellenformspeicher wiederholt adressiert, um die digitalen Erregungsdaten auszulesen;
einem Digital/Analog-Umsetzer (34), der so angeschlossen ist, daß er die digitalen Ausgangsdaten vom Wellenformspeicher (26) an seinem Eingang empfängt und an seinem Ausgang ein analoges Erregungs-Wellenformsignal liefert;
einem Meßwandler (z. B. 20a), der elektrisch so angeschlos sen ist, daß er das analoge Erregungs-Wellenformsignal an seinem Eingang empfängt, und der körperlich so angeordnet ist, daß er ein physikalisches Phänomen mißt und ein analoges Antwortsignal liefert, das eine Funktion des analogen Erregungs-Wellenformsignal und des besagten Phänomens ist;
einem Analog/Digital-Umsetzer (58), der das analoge Antwortsignal empfängt und ein digitales Antwortsignal an seinem Ausgang liefert, und
einem digitalen Demodulator (61), der zum Demodulieren des digitalen Antwortsignals auf der Basis der Erregungs-Digital daten angeschlossen ist.

60. Schaltungsanordnung nach Anspruch 59, gekennzeichnet durch einen Phasenschieber, der so angeschlossen ist, daß er die digitalen Erregungsdaten in ihrer Phase verschiebt und an den Demodulator (61) phasenverschobene Daten in Phase mit dem digitalen Antwortsignal liefert.

61. Schaltungsanordnung nach Anspruch 60, dadurch gekenn zeichnet, daß der Phasenschieber durch einen digitalen Prozessor realisiert ist, der einen Phasenverschiebungswinkel errechnet und die Werte der digitalen Erregungsdaten auf Werte der um den erwähnen Phasenwinkel verschobenen Wellenform ändert.

62. Meßverfahren unter Verwendung von Erregungs- Wellenformen, dadurch gekennzeichnet,
daß aus einem Wellenformspeicher (26), der eine Tabelle digitaler Erregungsdaten enthält, Digitaldaten ausgelesen werden, um ein digitales Erregungs-Wellenformsignal zu liefern;
daß das digitale Erregungs-Wellenformsignal in einem Digital/Analog-Umsetzer (34) in ein analoges Erregungs- Wellenformsignal umgesetzt wird;
daß ein physikalisches Phänomen mit einem Meßwandler (z. B. 20a) gefühlt wird, der das analoge Erregungs-Wellenformsignal an seinem Eingang empfängt und an seinem Ausgang ein analoges Antwortsignal liefert, das eine Funktion des analogen Erregungs-Wellenformsignals und des besagten Phänomens ist;
daß das analoge Antwortsignal in einem Analog/Digital-Umsetzer (58) in ein digitales Antwortsignal umgesetzt wird;
daß ein Phasenwinkel zwischen dem digitalen Antwortsignal und dem digitalen Erregungs-Wellenformsignal ermittelt wird;
daß die digitalen Erregungsdaten um den genannten Phasen winkel verschoben werden, um phasenverschobene digitale Erregungsdaten zu liefern, die in Phase mit dem digitalen Antwortsignal sind, und
daß das digitale Antwortsignal auf der Basis des phasen verschobenen digitalen Erregungssignals in einem digitalen Demodulator (61) demoduliert wird, um ein demoduliertes digitales Ausgangssignal zu erhalten.

63. Verfahren nach Anspruch 62, dadurch gekennzeichnet, daß für die Phasenwinkel-Ermittlung Messungen durchgeführt werden mit verschiedenen Phasenwinkeln zwischen den an den Demodulator (61) gelegten digitalen Erregungsdaten und dem Antwortsignal.

64. Verfahren nach Anspruch 63, dadurch gekennzeichnet, daß die besagten Messungen durchgeführt werden unter Vornahme einer Messung, bei welcher die digitalen Erregungsdaten ohne jegliche Phasenverschiebung an den Demodulator (61) gelegt werden, und unter Vornahme einer Messung, bei welcher die digitalen Erregungsdaten um 90% phasenverschoben worden sind, bevor sie an den Demodulator (61) gelegt werden.

65. Verfahren nach Anspruch 64, dadurch gekennzeichnet, daß die genannten Messungen durchgeführt werden unter Vornahme von Messungen bei verschiedenen Zuständen des Phänomens ohne jegliche Phasenverschiebung der an den Demodulator (61) geleg ten digitalen Erregungsdaten, um ein Realteil zu erhalten, und von Messungen mit einer 90°-Phasenverschiebung der an den Demodulator (61) gelegten digitalen Erregungsdaten, um einen Imaginärteil zu erhalten, und daß für die Phasenwinkel- Ermittlung die Differenz gebildet wird zwischen den Imaginär teilen und Realteilen, um einen Eichvektor zu erhalten, dessen Winkel als besagter Phasenwinkel zwischen dem digitalen Antwortsignal und dem digitalen Erregungs-Wellenformsignal genommen wird.

66. Verfahren nach Anspruch 65, dadurch gekennzeichnet, daß vor der genannten Umsetzung eine Amplitudenjustierung der digitalen Erregungsdaten um ein Maß erfolgt, das in Beziehung zum Betrag des Eichvektors steht.

67. Verfahren nach Anspruch 66, dadurch gekennzeichnet,
daß Messungen vorgenommen werden bei verschiedenen bekann ten Zuständen des Phänomens, wobei die digitalen Erregungsda ten vor dem Anlegen an den Demodulator (61) um den genannten Phasenwinkel phasenverschoben worden sind;
daß ein Unsymmetrie-Korrekturwert errechnet wird auf der Basis der Differenz zwischen dem erwarteten und dem gemessenen niedrigeren Phänomenzustand und daß ein Meßspannen-Korrektur wert errechnet wird auf der Basis des Verhältnisses der gemessenen Differenz zwischen Werten und der erwarteten Differenz;
daß der Unsymmetrie-Korrekturwert mit dem demodulierten digitalen Ausgangssignal addiert wird, um ein hinsichtlich der Unsymmetrie korrigiertes digitales Ausgangssignal zu erhalten, und daß der Meßspannen-Korrekturwert mit dem hinsichtlich der Unsymmetrie korrigierten digitalen Ausgangssignal multipliziert wird.

68. Verfahren nach Anspruch 62, dadurch gekennzeichnet, daß der Meßwandler (z. B. 20a) körperlich so angeordnet ist, daß er auf die Verformung eines Elementes (z. B. 17) in einer Belastungsstrecke (12, 15, 17, 21) eines Materialprüfgerätes (14) reagiert.

69. Verfahren nach Anspruch 65, dadurch gekennzeichnet, daß der Meßwandler (z. B. 20a) körperlich so angeordnet ist, daß er auf die Verformung eines Elementes (z. B. 17) in einer Belastungsstrecke (12, 15, 17, 21) eines Materialprüfgerätes (14) reagiert.

70. Verfahren nach Anspruch 67, dadurch gekennzeichnet, daß der Meßwandler (z. B. 20a) körperlich so angeordnet ist, daß er auf die Verformung eines Elementes (z. B. 17) in einer Belastungsstrecke (12, 15, 17, 21) eines Materialprüfgerätes (14) reagiert.