DE4319089C2 - Verfahren zur Wolfram-Kontaktlochauffüllung durch ganzflächige Wolfram-Abscheidung mit reduzierter Schichtdicke und Rückätzung mit inversem Loading-Effekt - Google Patents
Verfahren zur Wolfram-Kontaktlochauffüllung durch ganzflächige Wolfram-Abscheidung mit reduzierter Schichtdicke und Rückätzung mit inversem Loading-EffektInfo
- Publication number
- DE4319089C2 DE4319089C2 DE19934319089 DE4319089A DE4319089C2 DE 4319089 C2 DE4319089 C2 DE 4319089C2 DE 19934319089 DE19934319089 DE 19934319089 DE 4319089 A DE4319089 A DE 4319089A DE 4319089 C2 DE4319089 C2 DE 4319089C2
- Authority
- DE
- Germany
- Prior art keywords
- etching
- tungsten
- contact hole
- loading effect
- substrate surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005530 etching Methods 0.000 title claims description 35
- 238000000034 method Methods 0.000 title claims description 35
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 title claims description 12
- 229910052721 tungsten Inorganic materials 0.000 title claims description 11
- 239000010937 tungsten Substances 0.000 title claims description 11
- 230000000694 effects Effects 0.000 title description 17
- 230000008021 deposition Effects 0.000 title description 4
- 239000000758 substrate Substances 0.000 claims description 14
- 238000001816 cooling Methods 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims 5
- 229910052734 helium Inorganic materials 0.000 claims 2
- 239000011261 inert gas Substances 0.000 claims 2
- 239000000203 mixture Substances 0.000 claims 2
- 241001676573 Minium Species 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 claims 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 1
- 239000000919 ceramic Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 claims 1
- 238000001312 dry etching Methods 0.000 claims 1
- 239000001307 helium Substances 0.000 claims 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 230000003068 static effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 20
- 229910000838 Al alloy Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 238000007373 indentation Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000637 aluminium metallisation Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
- C23F4/00—Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Materials Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
Die Erfindung betrifft ein Verfahren zur Wolfram-Kontakt
lochauffüllung bei der Herstellung hochintegrierter Schal
tungen, bei dem ganzflächig auf der im wesentlichen horizon
talen Substratoberfläche eines Wafers sowie in den Kontakt
löchern Wolfram chemisch aus der Gasphase abgeschieden und
nachfolgend von der Substratoberfläche in einem Trockenätz
prozeß wieder entfernt wird.
Ein derartiges Verfahren ist aus einen Artikel von J. Bert
hold und C. Wieczorek, Applied Surface Science 38 (1989),
Seiten 506-516, bekannt.
In Mikroelektronikbausteinen sind die verschiedenen leiten
den Schichten (dotiertes Si-Substrat, poly-Si, Metallbahnen)
durch Isolatoren (z. B. SiO2) voneinander getrennt. Um funk
tionsfähige Schaltungen zu erhalten, müssen die einzelnen
leitenden Schichten an geeigneten Stellen untereinander
kontaktiert werden. In der Regel werden hierzu in die Isola
toren Löcher (Kontaktlöcher bzw. Vias) geätzt, in die dann
ebenfalls leitendes Material eingebracht wird. In der sub-µm
Technologie hat sich als geeignetes Verfahren die Auffüllung
dieser Löcher mit chemisch aus der Gasphase abgeschiedenem
Wolfram (CVD-W) durchgesetzt. Die bekannte Vorgehensweise
besteht zunächst in der Abscheidung einer CVD-W Schicht aus
Wolframhexafluorid
WF6 und H2 oder SiH4. Diese Schicht wird auf eine TiN-
oder TiW-Unterlage (Haftschicht, Barriere) abgeschieden und
wächst auf der gesamten Substratoberfläche sowie dem Lochbo
den und den Lochseitenwänden auf, bis im Falle des Letztge
nannten die Schicht zusammenwächst. In einem nachfolgenden
Schritt ("Rückätzung") wird die zuvor auf der horizontalen
Substratoberfläche abgeschiedene leitende Schicht wieder
vollständig entfernt, so daß im Idealfall die mit leitendem
Material komplett aufgefüllten Kontaktlöcher oder Vias zu
rückbleiben. Der Rückätzschritt wird typischerweise in einem
F- und/oder Cl-haltigen Plasma ausgeführt.
Mit dem bekannten Verfahren wird nicht nur eine Auffüllung
der Kontaktlöcher oder Vias mit leitendem Material ange
strebt, sondern auch eine weitestgehende lokale Planarisie
rung (Einebnung in der unmittelbaren Umgebung des Kontaktlo
ches) auf der gesamten Substratoberfläche, wodurch die An
forderungen z. B. an die Abbildungstreue nachfolgend aufge
brachter Schichten in diesem Bereich reduziert werden. Da
durch wird im Idealfall auch die Strombelastbarkeit der
anschließend aufgebrachten Metallbahnen (in der Regel PVD-
Al-Legierungen) erhöht, die sonst bei fehlender Auffüllung
aufgrund des für ihre Abscheidung gewählten physikalischen
Verfahrens (physical vapour deposition, PVD) in den be
schriebenen engen und tiefen Strukturen einen stetig abneh
menden Bedeckungsgrad und damit eine verminderte Zuverläs
sigkeit aufweisen würden. Der Zuverlässigkeitsgewinn bei der
Al-Metallisierung ist dann am höchsten, wenn das Loch bis
zur Oberkante mit W gefüllt ist bzw. wenn zumindest keine
tiefen, rechtwinkligen Kanten durch PVD-Al bedeckt werden
müssen.
Eine wichtige Anforderung an den Rückätzprozeß des bekannten
Verfahrens ist weiterhin, daß das leitende Material voll
ständig von der Substratoberfläche entfernt wird, um Kurz
schlüsse zwischen nachfolgend erzeugten Bahnen zu vermeiden.
Um dies auch auf Substraten mit Topologie (Höhenunterschie
den) zu erreichen, muß der Rückätzschritt in einer Überätz
phase über die idealerweise notwendige Mindestzeit hinaus
verlängert werden. In der Praxis beträgt die Überätzzeit, je
nach Topologie, zwischen 10% und 30% der bis zum ersten
Freilegen der Oberfläche notwendigen Zeitspanne.
Als besonders schwierig erweist es sich, die beiden Anforde
rungen "möglichst vollständige Auffüllung" und "vollkommenes
Entfernen der leitenden Schicht von der horizontalen Ober
fläche" gleichzeitig zu erfüllen. Ursache hierfür ist das
Auftreten eines "Loading-Effektes", wie er beispielsweise in
der NL-Zeitschrift "Applied Surface Science" Band 38 (1989),
S. 506-516, J. Berthold & C. Wieczarek beschrieben ist. Hierun
ter versteht man die Zunahme der W-Ätzrate im Loch, wenn die
Oberfläche zunehmend W-frei wird, bezogen auf die zuvor auf
der vollständig W-beschichteten Oberfläche festgestellten W-
Ätzrate unter sonst gleichen experimentellen Bedingungen. Da
bei wurden Beschleunigungseffekte bis zu einem Faktor 6 fest
gestellt.
Im obengenannten Artikel wird die beobachtete Ätzratenbe
schleunigung im Loch interpretiert mit dem Konzentrationsan
stieg reaktiver Ätzradikale über dem Substrat, wenn der über
wiegende Anteil der Substratoberfläche zunehmend frei von W
wird und deshalb keine Ätzspezies mehr verbraucht. Um den Lo
ading-Effekt zu unterdrücken, wurde dort das Ätzen bei Drü
cken < 0.666 Pascal vorgeschlagen, um die Radikalkonzen
tration bewußt niedrig zu halten und den Ätzabtrag überwiegend
durch anisotropen Ionenbeschuß zu erreichen. Die im Ab
schnitt 2 des genannten Artikels vorgesehene Kühlung der Wa
fer-Halterung ("Pedestal") dient nur dazu, Beschädigungen des
Wafers bzw. Beeinträchtigungen des Prozesses, die bei Erwär
mung durch die Energie der Ätzionen ab spätestens 100°C auf
treten, zu vermeiden. Diese indirekte und unkontrollierte
Kühlung des Wafers ist, wie aus Abschnitt 5, Fig. 4, hervor
geht, nicht geeignet, die unterhalb des "Top of oxide", also
im Kontaktloch, auftretende Zunahme der Ätzrate zu verhin
dern. Bekannt zur Unterdrückung des Loading-Effekts ist au
ßerdem der Zusätz von Cl2 oder Chlor-Fluor-Kohlenwasser
stoffen zum sonst überwiegend fluorhaltigen Ätzmedium, oder
der Einbau zusätzlicher "Bufferschichten" wie z. B. Silizi
umnitrid zwischen Si-Oxid und W, die selbst geätzt werden o
der Ätzradikale binden. Mit diesen Ansätzen aber konnte al
lenfalls eine Reduzierung des Loading-Effektes auf Faktoren
zwischen 1 und 2 erreicht werden, wobei jedoch eine zunehmen
de Verteuerung und Verkomplizierung des Fertigungsablaufes
resultiert.
Selbst wenn W-Ätzraten im Loch erreicht werden, die nur unwe
sentlich höher als auf der horizontalen Fläche sind (1 < Loa
ding Effekt < 1,5), müßten Maßnahmen ergriffen werden, die
den beschriebenen Fertigungsschritt verteuern und ver
komplizieren. Dementsprechend ist aus dem obigen Artikel be
kannt, die W-Schicht im vorgelagerten CVD-Schritt zunächst so
dick abzuscheiden, daß sie auch über den Kontaktlöchern voll
kommen eingeebnet ist. Die hierfür mindestens notwendige
Schichtdicke wurde mit 70% des Lochdurchmessers ermittelt,
sie ist somit deutlich dicker als der theoretische Wert von
50% des Lochdurchmessers, der zum Auffüllen des Loches genü
gen sollte. Die vollkommene Einebnung verhindert das
rasche Aufätzen der sonst entstehenden Einbuchtung in der W-
Schicht über dem Loch und das Aufätzen des "Saums" zwischen
beiden Schichthälften, was aufgrund des Loading-Effektes
erfolgen würde und dann zu einem schnellen "Leerätzen" der
Metallfüllung im Loch führen würde.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein
gegenüber den genannten Nachteilen verbessertes Verfahren
der eingangs genannten Art anzugeben, das also insbesondere
den Loading-Effekt unterdrückt und die mit ihm verbundenen
wirtschaftlich nachteiligen bzw. komplexen Prozessanpassun
gen vermeidet.
Diese Aufgabe wird bei einem Verfahren der eingangs genann
ten Art dadurch gelöst, daß mittels einer Kühlung die tat
sächliche Wafer-Temperatur während des Ätzprozesses unter
halb 70°C gehalten wird und die Ätzrate im Kontaktloch klei
ner oder gleich derjenigen auf der Substratoberfläche ist.
Weiterbildungen der Erfindung sind Gegenstand von Unteran
sprüchen.
Im folgenden wird die Erfindung anhand eines Ausführungsbei
spiels und den Figuren der Zeichnung näher erläutert.
Beim erfindungsgemäßen Verfahren wird der zuvor beschriebene
Loading-Effekt überraschenderweise nicht nur vollkommen
vermieden, sondern es tritt sogar ein inverser Loading-Ef
fekt auf, bei dem die Ätzrate im Loch deutlich kleiner als
auf der freien Fläche ist. Überraschenderweise wird dadurch
ein W-plug-Verfahren ermöglicht, bei dem die W-Schicht über
dem Loch nicht mehr vollkommen eben sein muß. Vielmehr
kommt es mit der theoretisch ausreichenden Dicke von 50%
des Lochdurchmessers aus, ohne Einbußen bei der Zuverlässig
keit der nachfolgenden Metallisierung und Planarisierung
hinnehmen zu müssen. Experimentelle Ergebnisse, die unerwar
teterweise mit dem erfindungsgemäßen Verfahren erhalten
wurden, zeigen z. B. nach einer Ätzphase, die einen W-Abtrag
aus dem Loch von 400 nm erwarten ließ (bei Annahme: Ätzrate
im Loch = Ätzrate auf freier Fläche) nur einen Abtrag von
ca. 300 nm in der Lochmitte bzw. von ca. 125 nm am Rand des
Loches. Dies entspricht einem Loading-Effekt von deutlich
kleiner als eins.
Der Einfluß der Temperatur auf den Loading-Effekt ist inso
fern unerwartet und überraschend, als eigene, zuvor durchge
führt und in Fig. 1 dargestellte Experimente erkennen ließen,
daß die Ätzrate auf horizontalen Flächen durch Tempera
turvariationen zwischen 15 und 60°C praktisch nicht beein
flußt wird. Selbst wenn man trotzdem einen Zusammenhang
zwischen Loading-Effekt und Temperatur erwarten würde, würde
man bestenfalls Ätzratengleicheit zwischen Loch und freier
Fläche erwarten und keinesfalls ein langsameres Ätzen im
Loch.
Typische Prozeßparameter für MERIE-(magnetically enhanced
reactive ion etching)Ätzen von Wolfram mit inversem Loa
ding-Effekt sind:
Der erfindungsgemäße Prozeß zeichnet sich weiterhin durch
folgende vorteilhafte Eigenschaften aus:
Eine vollständige Planarisierung der W-Schicht über dem Kon taktloch ist nicht mehr notwendig, vielmehr sind reduzierte Wolfram-Dicken entsprechend dem theoretischen Wert von 50% des Kontaktloch-Durchmessers vollkommend ausreichend, wodurch der Prozeß wesentlich wirtschaftlicher wird. Das Profil der nicht planarisierten W-Schicht weist üblicherweise eine deut liche Einsenkung über dem Kontaktloch auf. Dieses Aus gangsprofil der W-Schicht wird durch das Fehlen eines Loa ding-Effekts direkt in das Profil des W-"Stöpsels" ("W-plug") nach der Rückätzung übertragen. Insbesondere ist der Höhenun terschied zwischen Oxid- und W-Oberkante nach der Rückätzung ("W-Rezess") einer solchen dünnen Schicht am Kontaktloch-Rand wesentlich geringer als nach Rückätzung einer dickeren, zuvor vollkommen planarisierten W-Schicht. Diese Situation nach den einzelnen Prozeßschritten W-Abscheidung, W-Rückätzung und Ab scheidung der PVD-Al-Legierung ist für zwei unterschiedliche Schichtdicken (55% bzw. 80% des Kontakt loch-Durchmessers) in Fig. 2a) bzw. b) dargestellt. Man erkennt, daß selbst bei der Rückätzung der unvollkommen planarisierten W-Schicht (55% Kontaktloch-Durchmessers) kein Loading-Effekt auftritt. Wegen des geringeren Niveauun terschieds zwischen W- und Oxidoberkante, der aufgrund des fehlenden Loading-Effekts und der deswegen jetzt möglichen verringerten W-Dicke resultiert, zeigt die nachfolgend aufgesputterte Al-Legierung eine wesentlich bessere Abbil dungstreue und ein günstigeres Profil, wie es auch durch eine Computersimulation vorhergesagt wurde und wie es der Zuverlässigkeit der Metallisierung förderlich ist.
Eine vollständige Planarisierung der W-Schicht über dem Kon taktloch ist nicht mehr notwendig, vielmehr sind reduzierte Wolfram-Dicken entsprechend dem theoretischen Wert von 50% des Kontaktloch-Durchmessers vollkommend ausreichend, wodurch der Prozeß wesentlich wirtschaftlicher wird. Das Profil der nicht planarisierten W-Schicht weist üblicherweise eine deut liche Einsenkung über dem Kontaktloch auf. Dieses Aus gangsprofil der W-Schicht wird durch das Fehlen eines Loa ding-Effekts direkt in das Profil des W-"Stöpsels" ("W-plug") nach der Rückätzung übertragen. Insbesondere ist der Höhenun terschied zwischen Oxid- und W-Oberkante nach der Rückätzung ("W-Rezess") einer solchen dünnen Schicht am Kontaktloch-Rand wesentlich geringer als nach Rückätzung einer dickeren, zuvor vollkommen planarisierten W-Schicht. Diese Situation nach den einzelnen Prozeßschritten W-Abscheidung, W-Rückätzung und Ab scheidung der PVD-Al-Legierung ist für zwei unterschiedliche Schichtdicken (55% bzw. 80% des Kontakt loch-Durchmessers) in Fig. 2a) bzw. b) dargestellt. Man erkennt, daß selbst bei der Rückätzung der unvollkommen planarisierten W-Schicht (55% Kontaktloch-Durchmessers) kein Loading-Effekt auftritt. Wegen des geringeren Niveauun terschieds zwischen W- und Oxidoberkante, der aufgrund des fehlenden Loading-Effekts und der deswegen jetzt möglichen verringerten W-Dicke resultiert, zeigt die nachfolgend aufgesputterte Al-Legierung eine wesentlich bessere Abbil dungstreue und ein günstigeres Profil, wie es auch durch eine Computersimulation vorhergesagt wurde und wie es der Zuverlässigkeit der Metallisierung förderlich ist.
Das Verfahren ist uneingeschränkt kombinierbar mit dem Ziel,
den Wolfram-Rückätzprozeß selektiv zur TiN-Haftschicht zu
führen, so daß diese in nahezu ursprünglicher Dicke zurück
bleibt und unmittelbar als Haftschicht für die nachfolgend
aufzubringende PVD-Al-Legierung verwendet werden kann. TiN-
Abträge von weniger als 10% der TiN-Ausgangsdicke sind mit
dem erfindungsgemäßen Verfahren selbst bei einer Überätz
phase von 30% sicher zu erreichen.
Claims (9)
1. Verfahren zur Wolfram-Kontaktlochauffüllung bei der Her
stellung hochintegrierter Schaltungen, bei dem ganzflächig
auf der im wesentlichen horizontalen Substratoberfläche eines
Wafers sowie in den Kontaktlöchern Wolfram chemisch aus der
Gasphase abgeschieden und nachfolgend von der Substratober
fläche in einem Trockenätzprozeß wieder entfernt wird,
dadurch gekennzeichnet,
daß als Ätzgas eine Mischung aus einem fluorhaltigen Gas und einem oder mehreren vorgegebenen Inertgasen verwendet wird und
daß mit einer Kühlung die tatsächliche Wafer-Temperatur wäh rend des Ätzprozesses unterhalb 70°C gehalten wird, derart, daß die Ätzrate im Kontaktloch kleiner oder gleich derjenigen auf der Substratoberfläche ist.
daß als Ätzgas eine Mischung aus einem fluorhaltigen Gas und einem oder mehreren vorgegebenen Inertgasen verwendet wird und
daß mit einer Kühlung die tatsächliche Wafer-Temperatur wäh rend des Ätzprozesses unterhalb 70°C gehalten wird, derart, daß die Ätzrate im Kontaktloch kleiner oder gleich derjenigen auf der Substratoberfläche ist.
2. Verfahren nach Anspruch 1, bei dem die tatsächliche Wafer-
Temperatur unterhalb 40°C gehalten wird.
3. Verfahren nach Anspruch 1 oder 2, bei dem als Ätzgas eine
Mischung aus SF6 oder alternativ CF4, CHF3, C2F6 und einem
oder mehreren der Inertgase He, Ar, N2 verwendet wird.
4. Verfahren nach Anspruch 3, bei dem zusätzlich Sauerstoff
beigemischt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die
Parameter Gesamtdruck in einem Bereich von 0.666-66.6 Pas
cal und Gesamtgasfluß in einem Bereich 10-1000 sccm so ein
gestellt werden, daß die Ätzreaktion im Regime der transport-
oder diffusionskontrollierten Kinetik abläuft.
6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem ge
genüber Ätzradikalen inaktive Materialien, insbesondere Alu
minium oder Keramik, zur Gestaltung der inneren Oberflächen
der Ätzkammer verwendet werden.
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem zur
Waferkühlung eine dynamische oder eine statische Kühlung mit
Helium-Rückseitengas verwendet wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem die
Kontaktloch-Auffüllung dadurch erfolgt, daß die Wolfram-
Schicht mit einer der Mindestschichtdicke entsprechenden Di
cke von 50% des Kontaktloch-Durchmessers abgeschieden wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem die
Wolfram-Schicht auf eine TiN- oder TiW-Unterlage abgeschieden
wird und die anschließende Rückätzung selektiv zu dieser Un
terlage erfolgt.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19934319089 DE4319089C2 (de) | 1993-06-08 | 1993-06-08 | Verfahren zur Wolfram-Kontaktlochauffüllung durch ganzflächige Wolfram-Abscheidung mit reduzierter Schichtdicke und Rückätzung mit inversem Loading-Effekt |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19934319089 DE4319089C2 (de) | 1993-06-08 | 1993-06-08 | Verfahren zur Wolfram-Kontaktlochauffüllung durch ganzflächige Wolfram-Abscheidung mit reduzierter Schichtdicke und Rückätzung mit inversem Loading-Effekt |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE4319089A1 DE4319089A1 (de) | 1994-12-15 |
| DE4319089C2 true DE4319089C2 (de) | 2001-12-06 |
Family
ID=6489943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19934319089 Expired - Lifetime DE4319089C2 (de) | 1993-06-08 | 1993-06-08 | Verfahren zur Wolfram-Kontaktlochauffüllung durch ganzflächige Wolfram-Abscheidung mit reduzierter Schichtdicke und Rückätzung mit inversem Loading-Effekt |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE4319089C2 (de) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8227340B2 (en) | 2009-04-30 | 2012-07-24 | Infineon Technologies Ag | Method for producing a copper connection between two sides of a substrate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4547261A (en) * | 1984-09-28 | 1985-10-15 | Rca Corporation | Anisotropic etching of aluminum |
| US4992136A (en) * | 1987-07-29 | 1991-02-12 | Hitachi, Ltd. | Dry etching method |
-
1993
- 1993-06-08 DE DE19934319089 patent/DE4319089C2/de not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4547261A (en) * | 1984-09-28 | 1985-10-15 | Rca Corporation | Anisotropic etching of aluminum |
| US4992136A (en) * | 1987-07-29 | 1991-02-12 | Hitachi, Ltd. | Dry etching method |
Non-Patent Citations (3)
| Title |
|---|
| NL-Z: "Applied Surface Science", Bd. 38 (1989) S. 506-516 * |
| US-Buch: Einspruch N. G., Cohen S.S. & Gildenblat G. Sh. (Hrsg.) "VLSI ELECTRONICS-Microstructure Science-Vol. 15 VLSI Metallization" ACADEMIC PRESSINC Orlando usw. 1987, S. 179-200 u. 207-209 * |
| US-Z: "J.Electrochem.Soc.: Solid-State Science and Technology, Vol. 135, No. 4" (April 1988) S. 936-940 * |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4319089A1 (de) | 1994-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69213928T2 (de) | Verdrahtung auf Wolfram-Plomben | |
| DE102014115934B4 (de) | Zwei-Schritt-Ausbildung von Metallisierungen | |
| DE69333604T2 (de) | Durch PVD und DVD gebildete, mit hochschmelzendem Metall abgedeckte Metallleiterbahnen und Durchgangslöcher mit niedrigem spezifischen Widerstand | |
| DE102008016425B4 (de) | Verfahren zur Strukturierung einer Metallisierungsschicht durch Verringerung der durch Lackentfernung hervorgerufenen Schäden des dielektrischen Materials | |
| DE69935100T2 (de) | Verfahren zur Ätzung einer Metallisierung mittels einer harten Maske | |
| DE4214091C2 (de) | ||
| DE69626562T2 (de) | Verfahren zum isotropen Ätzen von Silizium, das hochselektiv gegenüber Wolfram ist | |
| DE102019109855A1 (de) | Ätzstopp-metallschicht in magnetischer-tunnelübergang-speicherzellen | |
| EP0269095A2 (de) | Integrierte Halbleiterschaltung mit mindestens zwei aus Aluminium oder einer Aluminium-Verbindung bestehenden Metallisierungsebenen sowie Verfahren zu ihrer Herstellung | |
| DE19844451A1 (de) | Sperrschicht und Herstellungsverfahren dafür | |
| DE10393738T5 (de) | Abdichtung poröser Strukturen | |
| DE19629886A1 (de) | Verfahren zur Herstellung eines Halbleiterbauelements | |
| DE10244570B4 (de) | Liner-Schicht mit geringer Stufenüberdeckung zur Verbesserung des Kontaktwiderstands bei W-Kontakten | |
| DE10211544C1 (de) | Verfahren zur Herstellung einer Kondensatorelektrode eines Grabenkondensators aus flüssiger Phase | |
| DE10261466A1 (de) | Verfahren zur Herstellung einer leitenden Barrierenschicht mit verbesserten Haft- und Widerstandseigenschaften | |
| DE10104204A1 (de) | Halbleiter-Vorrichtung und Verfahren zur Herstellung derselben | |
| DE10154346A1 (de) | Ausffüllen von Substratvertiefungen mit SiO ¶¶2¶¶ durch HDP-Gasphasenabscheidung unter Beteiligung von H¶¶2¶¶O¶¶2¶¶ oder H¶¶2¶¶O als Reaktionsgas | |
| DE102008054068A1 (de) | Veringern von Metallhohlräumen in einem metallischen Schichtstapel eines Halbleiterbauelements durch Vorsehen einer dielektrischen Barrierenschicht | |
| DE19752637A1 (de) | Verfahren zur Herstellung einer metallischen Leitung einer Halbleitereinrichtung | |
| DE19840988A1 (de) | Verfahren zum Herstellen einer Kontaktstruktur | |
| DE102014209002A1 (de) | Verfahren zum Herstellen integrierter Schaltungen | |
| DE19922557B4 (de) | Verfahren zum Abscheiden einer TaN/Ta-Zweischicht-Diffusionsbarriere | |
| DE4319089C2 (de) | Verfahren zur Wolfram-Kontaktlochauffüllung durch ganzflächige Wolfram-Abscheidung mit reduzierter Schichtdicke und Rückätzung mit inversem Loading-Effekt | |
| JPH06291084A (ja) | 半導体装置及び半導体装置の中にタングステン接点を製造する方法 | |
| DE10226603A1 (de) | Verfahren zum Strukturieren einer Siliziumschicht sowie dessen Verwendung zur Herstellung einer integrierten Halbleiterschaltung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8127 | New person/name/address of the applicant |
Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE |
|
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| R071 | Expiry of right | ||
| R071 | Expiry of right |