DE4243084A1

DE4243084A1 -

Info

Publication number: DE4243084A1
Application number: DE4243084A
Authority: DE
Inventors: Takao Kurihara
Original assignee: Clarion Co Ltd
Current assignee: Faurecia Clarion Electronics Co Ltd
Priority date: 1991-12-20
Filing date: 1992-12-18
Publication date: 1993-06-24
Also published as: US5285471A

Description

Die vorliegende Erfindung bezieht sich auf einen Spread spektrumempfänger nach dem Oberbegriff des Patentanspruchs 1.

In einem Spreadspektrumverkehr-System (im folgenden SSC-System genannt) wird gemäß Fig. 9A ein Pseudorauschcode (im folgenden abgekürzt PN-Code) genannt, durch Daten und ein Trägersignal durch den zu sendenden modulierten PN-Code mo duliert.

Gemäß Fig. 9A sind dabei ein Datengeber 1, ein Modulator 2, ein PN-Code-Generator 3, ein Trägersignalgenerator 4, ein Modulator 5 sowie eine Antenne 6 vorgesehen.

Auf der Empfängerseite wird gemäß Fig. 9B das empfangene Signal durch eine Korrelator mit einem als Bezug dienenden PN-Code korreliert. Eine Selbstkorrelations-Signalspitze mit relativ großer Amplitude, welche dann auftritt, wenn das oben beschriebene Signal und der Code einander entsprechen und wenn sie eng beieinander liegen, wird zur Datenwieder gabe verarbeitet.

Gemäß Fig. 9B sind eine Antenne 7, ein Korrelator 8, ein Bezugs-PN-Code-Generator 9, ein Datendemodulator sowie eine Antenne 11 vorgesehen.

Als Ausführungsbeispiel für den obengenannten Korrelator ist ein digitaler Korrelator bekannt. Fig. 10 zeigt einen grund sätzlichen Schaltungsaufbau des digitalen Korrelators. Dabei sind Schieberegister S und R NOR-Gatter Ex-NOR₁ bis Ex-NOR_N sowie ein Addierer ADD vorgesehen. In das Schieberegister R mit N Bit werden Bezugsdaten REF mit N Bit synchron mit einem Takt RCLK eingegeben. In das Register S mit N Bit werden Informationsdaten DATA synchron mit einem Takt SCLK eingegeben. Durch die NOR-Gatter werden für jedes Bit Übereinstimmung und Nichtübereinstimmung des Registerin haltes detektiert, wobei über den Addierer ADD die Gesamt zahl der Bits, welche einander entsprechen, gewonnen wird.

Fig. 11 zeigt eine Ausbildung für den Fall, daß der digita le Korrelator gemäß Fig. 10 in einem SSC-System verwendet wird. Dabei sind Multiplizierer 1 und 2, Tiefpaßfilter 3 und 4, A/D-Umsetzer 5 und 6, digitale Korrelatoren 7 und 8 sowie ein Addierer 9 vorgesehen. Fig. 12 zeigt ein Diagramm zur Erläuterung der Datenmodulation beim Empfang eines SS-Signals (im folgenden mit SS-BPSK bezeichnet), das durch Zweiphasen-Umschalttastung (im folgenden mit BPSK bezeich net) moduliert ist.

Im folgenden wird ein asynchroner Demodulationsvorgang für das SS-BPSK-Signal gemäß Fig. 11 erläutert. Das SS-BPSK- Signal kann durch die folgende Gleichung (1) ausgedrückt werden:

r(t) = {f(t)⊕PN(t)} · COSωot (1)

darin bedeuten:
f(t): Digitaldaten entsprechend "1" oder "0"
PN(t): den PN-Code (Pseudorauschcode)
⊕: Exklusiv oder
CoSwot: das Trägermodulationssignal.

Gemäß Fig. 11 werden eine COS-Komponente und eine SIN-Kompo nente durch Multiplikation des SS-BPSK-Signals mit COSωt und SINωt durch die Multiplizierer 1 und 2 erzeugt, wobei w die gleiche Frequenz wie die Modulationsträgerfrequenz für das SS-BPSK-Signal ist. Diese Multiplikation ist auch aus Fig. 12 ersichtlich. Aus den Komponenten werden durch die Tief paßfilter 3 und 4, deren Grenzfrequenz gleich der PN-Code- Taktfrequenz ist, PN-Code-Chipsignale abgetrennt. Die Daten modulation erfolgt durch Basisbandverarbeitung durch die digitalen Korrelatoren 7 und 8 nach A/D-Umsetzung durch die A/D-Umsetzer 5 und 6.

Das bedeutet, daß durch die digitalen Korrelatoren 7 und 8 Korrelationswerte der Digitaldaten der COS-Komponente und der SIN-Komponente erzeugt werden; für die digitalen Korre latoren 7 und 8 werden dabei Bezugsdaten gesetzt, welche gleich der Exklusivlogiksumme, beispielsweise der Daten "1" auf der Senderseite und dem PN-Code sind. Sodann erfolgt die Datendemodulation auf der Basis des Wertes, der durch Addition der unterschiedlichen Korrelationswerte durch den Addierer 9 erzeugt werden.

Digitale Korrelatoren der vorstehend betriebenen Art sind jedoch mit dem folgenden Problem behaftet:

Bei der A/D-Umsetzung der über die Tiefpaßfilter 5 und 6 gemäß Filter 11 gewonnenen PN-Code-Chipsignale ist es wünschenswert, im Idealfall in einem Punkt P, in dem der Pegel der PN-Code-Chipsignale am stabilsten ist, mit einem Intervall abzutasten, das gleich der PN-Code-Taktperiode ist, wie dies in Fig. 13 dargestellt ist. Es ist jedoch schwierig, den Punkt P in Fig. 13 durch das asynchrone SS-BPSK-Demodulationsverfahren gemäß Fig. 11 abzutasten. Stattdessen ist ein gebräuchliches Verfahren bekannt, mit dem die Abtastfrequenz erhöht wird. Da jedoch die einem PN-Code-Chipsignal entsprechende Informationsmenge mit zuneh mender Abtastfrequenz zunimmt, ist es bei diesem Verfahren erforderlich, die Anzahl der Schieberegisterstufen in den digitalen Korrelatoren zu erhöhen.

Beispielsweise bei dem in Fig. 13B dargestellten Fall ist die Abtastperiode T gegenüber dem in Fig. 13A dargestellten Fall auf 1/4 reduziert. Daher muß die Anzahl der Schiebere gisterstufen in den digitalen Korrelatoren um den Faktor 4 erhöht werden.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die Erhöhung der Abtastfrequenz in einem System dadurch möglich zu machen, daß die A/D-Umsetzung im Bereich des Punktes er folgt, in dem der Pegel der PN-Code-Chipsignale stabil ist, so daß es unnötig wird, die Anzahl der Schieberegisterstu fen in den digitalen Korrelatoren zu erhöhen.

Diese Aufgabe wird bei einem Spreadspektrumempfänger der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 gelöst.

Im erfindungsgemäßen Empfänger wird ein PN-Code-Chipsignal der COS-Komponente und der SIN-Komponente unter Verwendung von Abtasttakten mit positiver und umgekehrter Phase abge tastet und einer A/D-Umsetzung unterworfen. Die durch A/D-Umsetzung gewonnenen Werte werden mit vorgegebenen Bezugs werten korreliert. Wenn die Differenz zwischen den durch den positiven Phasentakt und den umgekehrten Phasentakt gewon nenen Korrelationswerte einen vorgegebenen Wert nicht er reicht, so werden die Abtasttakte der positiven und umge kehrten Phase zur Abtastung der PN-Code-Chipsignale auf andere Abtasttakte mit positiver und umgekehrter Phase um geschaltet.

Weiterbildungen der Erfindung sind Gegenstand von Unter ansprüchen.

Die Erfindung wird im folgenden anhand von in den Figuren der Zeichnung dargestellten Ausführungsbeispielen näher er läutert. Es zeigt:

Fig. 1 ein Blockschaltbild des Aufbaus eines Spread spektrumsempfängers gemäß einer Ausführungsform der Erfindung;

Fig. 2 Signalverläufe zur Erläuterung der Wirkungsweise der Ausführungsform nach Fig. 1;

Fig. 3 Signalverläufe zur Erläuterung der Wirkungsweise der Ausführungsform nach Fig. 1;

Fig. 4 Signalverläufe zur Erläuterung der Wirkungsweise der Ausführungsform nach Fig. 1,

Fig. 5 ein Blockschaltbild einer Ausführungsform eines Steuergatters;

Fig. 6 ein Zeittaktdiagramm zur Erläuterung der Wir kungsweise der vorstehend angegebenen Ausführungs form;

Fig. 7 ein Zeittaktdiagramm zur Erläuterung der Wirkungs weise der vorstehend angegebenen Ausführungsform;

Fig. 8 ein Zeittaktdiagramm zur Erläuterung der Wirkungs weise der vorstehend angegebenen Ausführungsform;

Fig. 9 ein Blockschaltbild eines bekannten SSC-Systems;

Fig. 10 ein Blockschaltbild einer Ausführungsform eines digitalen Korrelators;

Fig. 11 ein Blockschaltbild des Aufbaus eines bekannten Spreadspektrumempfängers unter Verwendung des digitalen Korrelators;

Fig. 12 ein Vektordiagramm zur Erläuterung der Wirkungs weise des vorstehend angegebenen bekannten Empfän gers;

Fig. 13 Signalverläufe zur Erläuterung der Wirkungsweise des vorstehend angegebenen bekannten Empfängers;

Fig. 14 ein Blockschaltbild des Aufbaus eines Spreadspek trumempfängers gemäß einer weiteren Ausführungs form der Erfindung;

Fig. 15(A) und 15(B) Signalverläufe zur Erläuterung der Wirkungsweise der Ausführungsform nach Fig. 14;

Fig. 16 Signalverläufe zur Erläuterung des Abtastvorgangs für ein PN-Code-Chipsignal in der Ausführungsform nach Fig. 14;

Fig. 17(A), 17(B) und 17(C) jeweils ein Zeittaktdiagramm zur Erläuterung verschiedener Operationen in der Ausführungsform nach Fig. 14;

Fig. 18 ein Blockschaltbild des Aufbaus eines Spread- Spektrumempfängers gemäß einer weiteren Ausfüh rungsform der Erfindung; und

Fig. 19(A), 19(B) und 19(C) jeweils ein Zeittaktdiagramm zur Erläuterung verschiedener Operationen in der Aus führungsform gemäß Fig. 18.

Bei der Ausführungsform des Spreadspektrumempfängers gemäß der erfindungsgemäßen Ausführungsform nach Fig. 1 sind eine Antenne 10, ein HF-Verstärker 11, Multiplizierer 12 und 13, Tiefpaßfilter 14 und 15 (LPF), Steuergatter 16 bis 21 (SG1 bis SG6), A/D-Umsetzer 22 und 23 (AD1, AD2), digitale Korre latoren 24 und 25, eine Subtraktionsstufe 26 (SUB), eine Ab solutwert-Formerstufe 27 (ABS), ein Komparator 28 (COMP), ein Schwellwertgenerator 29 (TH) sowie eine Steuerschaltung 30 (CONT) vorgesehen.

Gemäß Fig. 1 werden PN-Code-Chipsignale der COS-Komponente und der SIN-Komponente in die Steuergatter 16 (SG1) und 19 (SG4) eingespeist. Ein Takt ICLK mit positive Phase sowie ein π/4 verschobener Takt QLK mit positiver Phase sowie ein Takt ICLK mit umgekehrter Phase und ein π/4 verschobener Takt QCLK mit umgekehrter Phase, welche eine der Breite eines PN-Code-Chipsignals gleiche Periode besitzen, werden als Abtasttakte für die A/D-Umsetzung gemäß Fig. 2(A) und (B) in die Steuergatter 20 (SG5) und 21 (SG6) eingespeist. Der Takt ICLK oder QCLK mit positiver Phase sowie der Takt ICLK oder QCLK mit umgekehrter Phase, welche Ausgangssig nale der Steuergatter 20 und 21 darstellen, werden in die Steuergatter 17 (SG2) und 18 (SG3) eingespeist. Ausgangs signale SIG1 und CLK1 der Steuergatter 16 und 17 werden in den A/D-Umsetzer 22 (AD1) eingespeist, welcher eine A/D- Umsetzung für das PN-Code-Chipsignal der COS-Komponente darstellt. Ausgangssignale SIG2 und CLK2 der Steuergatter 18 und 19 werden in den A/D-Umsetzer 23 (AD1) eingespeist, welcher eine A/D-Umsetzung für das PN-Code-Chipsignal der SIN-Komponente durchführt.

Die oben beschriebenen Steuergatter können beispielsweise durch drei NAND-Gatter NAND1, NAND2 und NAND3 sowie einen Inverter INV gemäß Fig. 5 aufgebaut werden. Ist gemäß Fig. 5 ein Auswahlsignal S1 gleich "1", so wird das PN-Code-Chip signal COS der COS-Komponente als als Signal SIG1 auszuge bendes Signal ausgewählt. Ist das Auswahlsignal S1 gleich "0", so wird das PN-Code-Chipsignal SIN der SIN-Komponente als auszugebendes Signal SIG1 ausgewählt.

Die Steuerschaltung 30 liefert Auswahlsignale S1 und S4 für die Steuergatter 16 und 19. Es wird angenommen, daß die Ausgangssignale S1 und S4 im Anfangszustand gleich "1" sind, so daß das PN-Code-Chipsignal der COS-Komponente ausgewählt wird. Weiterhin wird angenommen, daß das Auswahlsignal S5 gleich "1" ist, so daß der Takt ICLK mit positiver Phase und der Takt ICLK mit "umgekehrter Phase" ausgewählt werden. Da rüberhinaus wird vorausgesetzt, daß Auswahlsignale S2 und S3 durch die Steuerschaltung 30 in die Steuergatter 17 und 18 eingespeist werden und daß der Anfangszustand des Auswahls signals S2 gleich "1" ist, so daß der Takt ICLK mit posi tiver Phase gewählt wird, während das Auswahlsignal S3 gleich "0" ist, so daß der Takt ICLK mit umgekehrter Phase gewählt wird.

Der A/D-Umsetzer 22 tastet daher das PN-Code-Chipsignal SIG1 der COS-Komponente mit dem Takt CLK1 mit positiver Phase, d. h. mit dem Takt ICLK mit positiver Phase für die A/D-Umsetzung ab. Entsprechend tastet der A/D-Umsetzer 23 das PN-Code-Chipsignal SIG2 der COS-Komponente (SIG1 = SIG2 in diesen Zeitpunkt) mit dem Takt CLK2 mit umgekehrter Phase, d. h. mit dem Takt ICLK mit umgekehrter Phase für die A/D-Umsetzung ab. Die Abtastung erfolgt derart, daß gemäß Fig. 3 bei Abtastung eines Stabilisationspunktes V₂ durch die ansteigende Flanke des einen Taktes die ansteigende Flanke des anderes Taktes einen Punkt V₁ abtastet, wenn beispielsweise angenommen wird, daß die Abtastung durch die ansteigende Flanke des Taktes ICLK mit positiver Phase und des Taktes ICLK mit umgekehrter Phase erfolgt.

Ausgangssignale ADOUT1 und ADOUT2 der A/D-Umsetzer 22 und 23 werden in den entsprechenden digitalen Korrelator 24 bzw. 25 eingespeist, wodurch Korrelationswerte mit vorher für die digitalen Korrelatoren gesetzten Bezugsdaten gewonnen werden. Korrelationsausgangssignale C1 und C2 der digitalen Korrelatoren 24 und 25 werden in die Subtraktionsstufe 26 eingespeist, in der eine Subtraktion

C1 - C2 (2)

durchgeführt wird. Ein Ergebnisausgangssignal SUBOUT der Subtraktionsstufe 28 wird in die Absolutwert-Formerstufe 27 eingespeist.

Wird das Ergebnis gemäß Gleichung (2) negativ und ein Borgübertrag erzeugt, so wird in die Steuerstufe 30 ein Borgübertragssignal BORROW eingespeist.

Das Ausgangssignal SUBOUT der Subtraktionsstufe 26 wird durch die Absolutwert-Formerstufe 27 in ein Absolutwert- Ausgangssignal ABSOUT überführt und mit einem Schwellwert TH verglichen.

Der Schwellwert TH wird auf einen der Differenz des Korrela tionswertes entsprechend einer Differenz V zwischen den Ab tastwerten und dem Takt mit der positiven und umgekehrten Phase gleichen Wert gesetzt, welcher dann erhalten wird, wenn die Differenz zwischen den Abtastwerten des PN-Code- Chipsignals und des Taktes ICLK mit positiver Phase sowie des Taktes ICLK mit umgekehrter Phase und die Differenz zwischen den Abtastwerten und dem um π/4 verschobenen Takt QCLK mit positiver Phase sowie dem um π/4 verschobenen Takt QCLK mit umgekehrter Phase im gleichen zeitlichen Zusammen hang stehen, wie dies bei (a) in Fig. 4 dargestellt ist. Erreicht das Berechnungsergebnis gemäß Gleichung (2) den Schwellwert, so liefert der Komparator 28 ein Triggersignal COMPOUT für die Steuerschaltung 30. Liegt von der Subtrak tionsstufe 26 keine Eingabe des Borgübertragssignals BORROW vor, so ändert die Steuerschaltung unter Ausnutzung des Triggersignals COMPOUT den Zustand des Auswahlssignals S4 von "1" auf "0" ohne Änderung des Zustandes des Auswahl signals S5 für die Auswahl des PN-Code-Chipsignals der SIN-Komponente sowie den Zustand des Auswahlsignals S3 von "0" auf "1" für die Auswahl des Taktes ICLK mit positiver Phase. Dies ist der Funktion der Schaltungsanordnung nach Fig. 11 äquivalent. Es bedeutet, daß bei Abgabe des Triggersignals COMPOUT durch den Komparator 28 der Bereich des Stabilisa tionspunktes des PN-Code-Chipsignals erfaßt wird.

Wird dagegen kein Triggersignal COMPOUT ausgegeben, so legt die Steuerschaltung 30 (CONT) fest, daß der um π/4 verscho bene Takt QCLK mit positiver Phase sowie der um π/4 verscho bene Takt QCLK mit umgekehrter Phase den Bereich des Stabi lisationspunktes des PN-Code-Chipsignals abtasten und ändert den Zustand des Auswahlsignals von "1" auf "0" um das Steuersignal so umzuschalten, daß der um π/4 verschobene Takt QCLK mit positiver Phase und der um π/4 verschobene Takt QCLK mit umgekehrter Phase ausgewählt werden, wie dies bei (b) in Fig. 4 dargestellt ist. Sodann erfolgt eine der oben beschriebenen Operation für den Fall der Verwendung des Taktes ICLK mit positiver Phase und des Taktes ICLK mit umgekehrter Phase entsprechende Operation. Fig. 6 zeigt ein Zeittaktdiagramm der vorstehend beschriebenen Operation.

Liefert der Komparator 28 kein Triggersignal COMPOUT, so wird einer der Takte I oder Q ausgenutzt, da eine Wahrscheinlichkeit dafür besteht, daß sich derjenige Zustand fortsetzt, in dem die Modulationsträgerphase des empfangenen SS-BPSK-Signals und die Phase von COSωt und SINωt mit der Modulationsträgerfrequenz des SS-BPSK-Signals auf der Empfängerseite gleicher Frequenz für SINωt in Überein stimmung miteinander bestehen, so daß die Steuerschaltung 30 (CONT) den Zustand der Auswahlsignale S1 und S4 von "1" auf "0" ändert und das Steuersignal für die Auswahl des PN-Code- Chipsignals der SIN-Komponente setzt, um die oben beschriebene Operation für das PN-Code-Chipsignal der SIN-Komponente gemäß Fig. 12 durchzuführen. Fig. 7 zeigt ein Zeittaktdiagramm der vorstehend beschriebenen Operation.

Liefert die Subtraktionsstufe 26 das Borgübertragssignal BORROW, wenn der Komparator 28 das Triggersignal COMPOUT liefert, so ändert die Steuerschaltung 30 den Zustand des Auswahlsignals S2 von "1" auf "0" und setzt das Steuersig nal für die Auswahl des Taktes ICLK oder QCLK mit umgekehr ter Phase, da feststellbar ist, daß der Takt ICLK oder QCLK mit umgekehrter Phase den Bereich des Stabilisationspunktes des PN-Code-Chipsignals abtastet. Fig. 8 zeigt ein Zeittakt diagramm der vorstehend beschriebenen Operation.

Wie oben ausgeführt, ist es erfindungsgemäß in einem Spreadspektrumempfänger möglich, die A/D-Umsetzung im Bereich des Punktes durchzuführen, in dem der Pegel des PN-Code-Chipsignals stabil ist, ohne daß die Abtastfrequenz angehoben oder die Anzahl der Schieberegisterstufen in den digitalen Korrelatoren vergrößert werden muß, wenn die Datendemodulation unter Verwendung von digitalen Korre latoren erfolgt.

Fig. 14 zeigt eine weitere erfindungsgemäße Ausführungsform, bei der identische oder gleichartige Schaltungen mit den gleichen Bezugszeichen gemäß Fig. 1 bezeichnet sind. Bei dieser Ausführungsform sind weiterhin eine Gatterstufe GATE sowie eine HF-Stufe RF vorgesehen.

Gemäß Fig. 14 werden PN-Code-Chipsignale der COS-Komponente und der SIN-Komponente in die Steuergatter 16 und 19 einge speist. In die Steuergatter 17 und 18 werden ein Takt CLK mit positiver Phase und ein Takt CLK mit umgekehrter Phase mit einer der Breit der PN-Code-Chipsignale gleichen Periode gemäß Fig. 15(A) und (B) als Abtasttakte für die A/D-Umset zung eingespeist. Ausgangssignale SIG1 und CLK1 der Steuergatter SG1 und SG2 werden in den A/D-Umsetzer 22 für eine A/D-Umsetzung des PN-Code-Chipsignals der COS-Kompo nente eingespeist. Ausgangssignale SIG2 und CLK2 der Steuer gatter 16 und 17 werden zur A/D-Umsetzung des PN-Code-Chip signals der SIN-Komponente in den A/D-Umsetzer 23 einge speist.

Die Steuerschaltung 30 liefert Auswahlsignale S1 und S4 für die Steuerschaltungen 30. Für den Anfangszustand wird ange nommen, daß die Auswahlsignale S1 und S4 gleich "1" sind, so daß das PN-Code-Chipsignal der COS-Komponente gewählt wird. Weiterhin wird vorausgesetzt, daß die Auswahlsignale S2 und S3 von der Steuerschaltung 30 in die Steuergatter 17 und 18 eingespeist werden und daß das Auswahlsignal S2 im Anfangs zustand gleich "1" ist, so daß der Takt ICLK mit positiver Phase gewählt wird, während das Auswahlsignal S3 gleich "0" ist, so daß der Takt ICLK mit umgekehrter Phase gewählt wird.

Der A/D-Umsetzer 22 tastet daher das PN-Code-Chipsignal SIG1 der COS-Komponente für dessen A/D-Umsetzung mit dem Takt CLK1 mit positiver Phase ab. Entsprechend tastet der A/D-Umsetzer 23 das PN-Code-Chipsignal SIG2 der COS-Komponente (SIG1 = SIG2 in diesen Zeitpunkt) zu dessen A/D-Umsetzung mit dem Takt CLK2 mit umgekehrter Phase ab. Die Abtastung erfolgt dabei in der Weise, daß bei Abtastung eines Stabi lisationspunktes V2 durch die ansteigende Flanke eines Taktes die ansteigende Flanke des anderen Taktes einen Punkt V1 abtastet, wenn angenommen wird, daß die Abtastung durch die ansteigende Flanke des Taktes CLK mit positiver Phase und des Taktes CLK mit umgekehrter Phase erfolgt, wie dies in Fig. 16 dargestellt ist. Ausgangssignale ADOUT1 und ADOUT2 der A/D-Umsetzer 22 und 23 werden in die Subtrak tionsstufe 26 (SUB) eingespeist, welche eine Subtraktion

ADOUT1 - ADOUT2 (3)

durchführt. Ein Ausgangssignal SUBOUT der Subtraktionsstufe 26 wird in die Absolutwert-Formerstufe 27 eingespeist.

Wird das Berechnungsergebnis gemäß Gleichung (3) negativ, so wird ein Borgübertragssignal BORROW erzeugt und in die Steuerschaltung 30 eingespeist.

Es sei angenommen, daß der Schwellwert TH auf einen Wert ge setzt wird, welcher durch A/D-Umsetzung des Stabilisations punktes V2 des PN-Code-Chipsignals gemäß Fig. 16 gewonnen wird. Der Komparator 29 liefert ein Triggersignal COMPOUT für die Steuerschaltung 30, wenn das Berechnungsergebnis gemäß Gleichung (3) den Schwellwert erreicht. Die Steuer schaltung 30 realisiert einen Abschaltzustand zur Ausgabe eines Empfangs-Zeittakt-Rücksetzsignals RESET über das Triggersignal COMPOUT. Liefert die Subtraktionsstufe 26 (SUB) kein Borgübertragssignal BORROW, so wird die Steuer schaltung so gesetzt, daß der Zustand des Auswahlsignals S4 von "1" auf "0" geändert wird, so daß das PN-Code-Chipsig nal der SIN-Komponente gewählt wird, und der Zustand des Auswahlsignals S3 von "0" auf "1" geändert wird, so daß der Takt CLK mit positiver Phase gewählt wird. Das bedeutet, daß der Stabilisationspunkt des PN-Code-Chipsignals erfaßt wird, wenn der Komparator 28 das Triggersignal COMPOUT liefert.

Während der Zeitperiode, in welcher der Komparator 28 kein Triggersignal COMPOUT liefert, ändert die Steuerschaltung 30 den Zustand des Empfangs-Zeittakt-Rücksetzsignals RESET in einer vorgegebenen Periode von "1" auf "0" und taktet das durch die Antenne empfangene Signal für einen Moment durch eine Gatterstufe 31 vor der HF-Stufe RF. Durch diese Augen blickstaktung wird die zeitliche Lage des PN-Code-Chipsig nals und des Abtasttaktes geändert. Fig. 17(A) zeigt ein Zeittaktdiagramm zur Erläuterung der vorstehend beschrie benen Operation.

Liefert der Komparator 28 selbst nach Ablauf einer vorge gebenen Periode kein Triggersignal COMPOUT, so ändert die Steuerschaltung den Zustand des Auswahlsignals S1 und S4 von "1" auf "0" und setzt das Steuersignal für die Auswahl des PN-Code-Chipsignals der SIN-Komponente zur Durchführung der oben beschriebenen Operation für das PN-Code-Chipsignal der SIN-Komponente gemäß Fig. 12, weil eine Wahrscheinlichkeit dafür besteht, daß sich derjenige Zustand fortsetzt, indem die Modulationsträgerphase des empfangenen SS-BPSK-Signals und die Phase von COSωt und SINωt mit einer der Modulations trägerfrequenz des SS-BPSK-Signals auf der Empfängerseite gleichen Frequenz für SINωt übereinstimmen. Fig. 17(B) zeigt ein Zeittaktdiagramm für die vorstehend beschriebene Operation.

Liefert die Subtraktionsstufe das Borgübertragssignal BORROW, wenn der Komparator 28 das Triggersignal COMPOUT liefert, so ändert die Steuerschaltung 30 den Zustand des Auswahlsignals S2 von "1" auf "0" und setzt das Steuersig nal für die Auswahl des Taktes CLK mit umgekehrter Phase, da feststellbar ist, daß der Takt CLK mit umgekehrter Phase den Stabilisationspunkt des PN-Code-Chipsignals abtastet. Fig. 17(C) zeigt ein Zeittaktdiagramm der vorstehend beschrie benen Operation.

Fig. 18 zeigt eine weitere erfindungsgemäße Ausführungsform, welche der Ausführungsform nach Fig. 14 mit der Ausnahme entspricht, daß die Korrelationsausgangssignale C1 und C2 der digitalen Korrelatoren 24 und 25 in die Subtraktionsstu fe 26 eingespeist werden. Die Wirkungsweise dieser Ausfüh rungsformen entsprechen sich, wobei die Fig. 19(A), 19(B) und 19(C) Zeittaktdiagramme für die Operationen der Ausfüh rungsform nach Fig. 18 entsprechend den Zeittaktdiagrammen nach den Fig. 17(A), 17(B) und 17(C) zeigen.

Claims

1. Spreadspektrumempfänger mit
einer Teiler- und Umsetzeranordnung (11 bis 13; 31, 11 bis 13), welche ein empfangenes Signal in zwei Teile teilt, die unter Verwendung eines ersten Trägersignals mit einer der Modulationsfrequenz für das empfangene Signal gleichen Frequenz bzw. eines zweiten Trägersig nals mit einer der Frequenz des ersten Trägersignals gleichen Frequenz sowie einer Phasendifferenz von π/2 gegenüber dem ersten Trägersignal in ein COS-Komponen tensignal bzw. ein SIN-Komponentensignal umgesetzt werden,
einem ersten und zweiten Filter (14, 15) zur Abtrennung eines COS-PN-Code-Chipsignals bzw. eines SIN-PN-Code- Chipsignals aus dem COS-Komponentensignal bzw. dem SIN-Komponentensignal,
einem ersten und zweiten A/D-Umsetzer (22, 23) zur Abgabe von A/D-Umsetzersignalen entsprechend dem COS-PN-Code-Chipsignal bzw. dem SIN-PN-Code-Chipsignal,
einem ersten Digitalkorrelator (24) zur Korrelierung des Ausgangssignals des ersten A/D-Umsetzers (22) mit einem ersten Bezugssignal und
einem zweiten Digitalkorrelator (25) zur Korrelierung des Ausgangssignals des zweiten A/D-Umsetzers (23) mit einem zweiten Bezugssignal, dadurch gekennzeichnet, daß
zwischen dem ersten und zweiten Filter (14, 15) auf der einen Seite und dem ersten und zweiten A/D-Umsetzer (22, 23) auf der anderen Seite eine Steuergatteranord nung (16 bis 21; 16 bis 19), welche dem ersten und zweiten A/D-Umsetzer (22, 23) das COS-PN-Code-Chipsig nal bzw. das SIN-PN-Code-Chipsignal mit einem vorgege benen von einem Steuersignal abhängigen Zeittakt zu führt,
zur Durchführung einer Subtraktion entweder zwischen den Ausgangssignalen des ersten und zweiten A/D-Umset zers (22, 23) oder zwischen den Ausgangssignalen des ersten und zweiten Digitalkorrelators (24, 25) zwecks Ausgabe eines dem Subtraktionsergebnis entsprechenden Signals einer Subtraktionsanordnung (26),
zur Ausgabe eines Beurteilungssignals eine Vergleichs anordnung (28) zur Beurteilung, ob das dem Subtrak tionsergebnis entsprechende Signal in einem vorgegebe nen Bereich liegt oder nicht, und
eine Steueranordnung (30) zur Steuerung der Steuergat teranordnung (16 bis 21; 16 bis 19) durch Steuerung des Steuersignals auf der Basis des Zustandes des Steueran ordnungs-Ausgangssignals und des dem Subtraktionsergeb nis entsprechenden Signals vorgesehen ist.

2. Spreadspektrumempfänger nach Anspruch 1, dadurch ge kennzeichnet, daß die Steuergatteranordnung (16 bis 21) folgende Komponenten umfaßt:
ein erstes und zweites Steuergatter (16, 19), denen das COS-PN-Code-Chipsignal und das SIN-PN-Code-Chipsignal zugeführt werden und die diese Chipsignale als Funktion eines ersten Steuersignals selektiv ausgeben,
ein drittes Steuergatter (20), dem ein erster Takt mit positiver Phase und einer der PN-Code-Chipsignal-Breite gleichen Periode und ein zweiter in der Phase um π/2 in den ersten Takt verschobener Takt zugeführt werden und das diese Takte selektiv in Abhängigkeit von einem zweiten Steuersignal ausgibt,
ein viertes Steuergatter (21), dem ein dritter und vierter Takt mit gegenüber dem ersten und zweiten Takt umgekehrter Phase zugeführt werden und das diese Takte selektiv in Abhängigkeit vom zweiten Steuersignal aus gibt, und
ein fünftes und sechstes Steuergatter (17, 18), dem Ausgangssignale des dritten und vierten Steuergatters (20, 21) zugeführt werden und das diese Ausgangssignale selektiv in Abhängigkeit von einem dritten Steuersignal ausgibt,
und daß der erste A/D-Umsetzer (22) unter Ausnutzung des Ausgangssignals des fünften Steuergatters (17) als Abtasttakt eine A/D-Umsetzung des Ausgangssignals des ersten Steuergatters (16) und der zweite A/D-Umsetzer (23) unter Ausnutzung des Ausgangssignals des sechsten Steuergatters (18) als Abtasttakt eine A/D-Umsetzung des Ausgangssignals des zweiten Steuergatters (19) durchführt.

3. Spreadspektrumempfänger nach Anspruch 1, dadurch gekennzeichnet, daß die Steuergatteranordnung (16 bis 19) folgende Komponenten umfaßt:
ein erstes und zweites Steuergatter (16, 19), in die das COS-PN-Code-Chipsignal und das SIN-PN-Code-Chipsig nal eingespeist werden und die diese Chipsignale selek tiv als Funktion eines Steuersignals ausgeben, und ein drittes und viertes Steuergatter (17, 18), in die ein erstes und zweites Taktsignal normaler Phase und umgekehrter Phase mit einer der PN-Code-Chipsignal- Breite gleichen Periode eingespeist werden und die die se Takte selektiv in Abhängigkeit von einem weiteren Steuersignal ausgeben,
und daß der erste A/D-Umsetzer (22) unter Ausnutzung des Ausgangssignals des dritten Steuergatters (17) als Abtasttakt eine A/D-Umsetzung des Ausgangssignals des ersten Steuergatters (16) und der zweite A/D-Umsetzer (23) unter Ausnutzung des Ausgangssignals des vierten Steuergatters (18) als Abtasttakt eine A/D-Umsetzung des Ausgangssignals des zweiten Steuergatters (19) durchführt und die Subtraktionsanordnung eine Subtrak tion der Ausgangssignale des ersten und zweiten Digi talkorrelators (24, 25) durchführt.

4. Spreadspektrumempfänger nach Anspruch 3, dadurch gekennzeichnet, daß das empfangene Signal auf der Basis des Steuersignals zur Einspeisung in die Teiler- und Umsetzeranordnung (11 bis 13) über ein Gatter (31) ge leitet wird.

5. Spreadspektrumempfänger nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Steuergatter (16 bis 21; 16 bis 19) jeweils wenigstens drei NAND-Gatter (NAND1 bis NAND3) sowie einen Inverter (INV) enthalten.

6. Spreadspektrumempfänger nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Digitalkorrelatoren (24, 25) jeweils ein erstes Schieberegister (S), dem ein A/D-Umsetzer-Ausgangssignal zugeführt wird, ein zweites Schieberegister (R), dem ein Bezugssignal zuge führt wird, eine Vielzahl von EX-NOR-Gattern (EX-NOR₁ bis N) denen Ausgangssignale unterschiedlicher Stufen der Schieberegister (SR) zugeführt werden sowie einen die Ausgangssignale der EX-NOR-Gatter addierenden Addierer (ADD) enthalten.