DE4239121A1 - - Google Patents

Description

Die vorliegende Erfindung betrifft Halbleiter-Speichervor­ richtungen, und insbesondere eine Bitleitungs-Steuerschaltung zur Durchführung eines Meßvorgangs von Speicherzellendaten.

In einer hochintegrierten Halbleiter-Speichervorrichtung ist ein Hochgeschwindigkeitsbetrieb einer integrierten Schaltung erforderlich. Allerdings wird der Hochgeschwindigkeitsbetrieb durch die Verzögerung eines Wortleitungsvorgangs behindert, bei welchem eine Adresse von Speicherzellendaten zugeordnet und deren Ausgang freigeschaltet wird, sowie durch einen Bit­ leitungsvorgang, bei welchem die Speicherzellendaten gelesen werden. Um eine Hochgeschwindigkeitsentwicklung der Bitleitung während eines Lesevorgangs der Speicherzellendaten zu errei­ chen, sind Steuerschaltungen erforderlich, die eine Bitlei­ tungs-Vorladungsschaltung zum Vorladen eines Paares von Bit­ leitungen auf einen vorgegebenen Pegel umfassen sowie eine Angleichungsschaltung zum Angleichen des Bitleitungspaares während der Vorladung der Bitleitungen. Durch die Verwendung einer derartigen Bitleitungs-Steuerschaltung werden daher in einer vorgegebenen Speicherzelle gespeicherte Daten mit hoher Geschwindigkeit gelesen und eingeschrieben.

In Fig. 3 ist eine konventionelle Bitleitungs-Steuerschaltung dargestellt. Vorladungstransistoren P1 und P2 weisen Kanäle auf, die zwischen die Versorgungsspannung Vcc geschaltet sind, und Bitleitungen BL und werden jeweils durch ein erstes Angleichungssignal gesteuert. Ein Angleichungstransistor P5, der durch das erste Angleichungssignal gesteuert wird, gleicht den Spannungspegel der Bitleitungen BL und an. NMOS-Transistoren N1 und N2, die jeweils eine an die Ver­ sorgungsspannung Vcc angeschlossene Steuerklemme aufweisen, und PMOS-Transistoren P3 und P4, die durch ein zweites Anglei­ chungssignal gesteuert werden, beschleunigen einen Meß- oder Abtastvorgang der Bitleitung durch Steuern eines Pegels "low" ("niedrig") der Bitleitung während eines Lesevorgangs von Daten in einer Speicherzelle 1. Die in Fig. 3 dargestell­ te Konstruktion zeigt eine Spalte in einem Speicherfeld eines statischen RAM, und obwohl dies nicht in der Figur gezeigt ist, gibt es mehrere Speicherzellen sowohl in der Spalten- als auch Zeilenrichtung von Fig. 3.

Wenn die in Fig. 3 gezeigte Bitleitungs-Steuerschaltung einen Lesevorgang durchführt, so weist das zweite Angleichungssig­ nal einen Pegel "low" der Massespannung Vss auf, wie in Fig. 4 gezeigt ist. Die Bitleitungen BL und BL werden durch die PMOS-Transistoren P1, P2 und P5 vorgeladen und angegli­ chen, die durch das erste Angleichungssignal gesteuert werden. Darüber hinaus wird durch die Transistoren P3, P4, N1 und N2 verhindert, daß die Bitleitungen BL und auf einen festgelegten Pegel absinken. Die PMOS-Transistoren P3 und P4 sind so ausgelegt, daß sie eine geringe Größe aufweisen, um so eine schnelle Entwicklung der Bitleitungen BL und wäh­ rend des Lesevorgangs zu erzielen.

Wenn eine Wortleitung WL während des Lesevorgangs freigeschal­ tet ist, weisen die Bitleitungen BL und eine schnelle Ent­ wicklung auf, da sich die NMOS-Transistoren N1 und N2 in aus­ geschalteten Zuständen befinden, bis der Spannungspegel der Bitleitungen BL und BL auf Vcc-Vth abgesenkt wird (wobei Vth eine Schwellenspannung eines NMOS-Transistors ist), gegenüber der Versorgungsspannung Vcc. Darüber hinaus tritt, wenn die NMOS-Transistoren N1 und N2 bei einem Spannungspegel (Vcc-Vth -α) (wobei α eine willkürliche Konstante ist) eingeschaltet werden, kein Spannungsabfall der Bitleitung auf, und die An­ gleichungszeit kann in dem nachfolgenden Lesevorgang verrin­ gert werden. Wenn nach Beendigung des Lesevorgangs der Pegel der eingeschriebenen Daten "high" ("hoch") ist, wenn ein Schreibvorgang freigeschaltet wird, bildet allerdings ein Pegel "low" zwischen den Pegeln der Bitleitungen BL und einen direkten Strompfad durch den NMOS-Transistor N1 (oder N2) und die Bitleitung BL (oder ) in einen (nicht darge­ stellten) Schreibtreiber.

Da während des Herstellungsvorgangs für komplementäre MOS die NMOS- und PMOS-Transistoren auf den Bitleitungen BL und gleichzeitig hergestellt werden, nimmt darüber hinaus die in­ tegrierte Schaltung eine große Fläche ein, und dies ist bei einer hochintegrierten Halbleiter-Speichervorrichtung uner­ wünscht.

Ein Vorteil der vorliegenden Erfindung liegt daher in der Bereitstellung einer Bitleitung-Steuerschaltung zur Durchfüh­ rung eines Hochgeschwindigkeitsbetriebs durch Verbesserung der Entwicklung einer Bitleitung während eines Lesevorgangs.

Ein weiterer Vorteil der vorliegenden Erfindung besteht in der Bereitstellung einer Bitleitungs-Steuerschaltung zur Un­ terdrückung der Erzeugung eines Gleichstroms während eines Schreibvorgangs.

Ein weiterer Vorteil der vorliegenden Erfindung liegt in der Bereitstellung einer Bitleitungs-Steuerschaltung, die eine verringerte, von Transistoren eingenommene Fläche einer inte­ grierten Schaltung aufweist.

Gemäß einer Zielrichtung der vorliegenden Erfindung weist eine Bitleitungs-Steuerschaltung eine Vorladungsschaltung auf, um einen Spannungspegel einer Bitleitung vorzuladen, die an eine Speicherzelle einer Halbleiter-Speichervorrichtung ange­ schlossen ist, durch ein erstes Steuersignal, weist eine An­ gleichungsschaltung auf, um einen Spannungspegel der Bitlei­ tung anzugleichen, und weist eine Abtast-Beschleunigungsschal­ tung zur Beschleunigung der Entwicklung eines Abtastspannungs­ pegels der Bitleitung durch ein zweites Steuersignal während eines Lesevorgangs auf. Die Vorladungsschaltung, die Anglei­ chungsschaltung und die Abtast-Beschleunigungsschaltung be­ stehen aus demselben Typ eines MOS-Transistors. Ein Ladungs­ teilungsvorgang der Abtast-Beschleunigungsschaltung wird durch die Steuerung des zweiten Steuersignals während des Lesevor­ gangs gesperrt. Darüber hinaus sind das erste bzw. zweite Steuersignal Bitleitungs-Vorladungs- bzw. -Angleichungssigna­ le, die komplementäre Logikpegel aufweisen.

Die Erfindung wird nachstehend anhand zeichnerisch dargestell­ ter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen. Es zeigt:

Fig. 3 ein Schaltbild einer konventionellen Bitleitungs- Steuerschaltung;

Fig. 4 ein Zeitablaufdiagramm zur Erläuterung eines Bei­ spiels des Lesevorgangs der in Fig. 3 gezeigten Schaltung;

Fig. 1 ein Schaltbild einer Bitleitungs-Steuerschaltung gemäß der vorliegenden Erfindung; und

Fig. 2 ein Zeitablaufdiagramm zur Erläuterung eines Bei­ spiels des Lesevorgangs der in Fig. 1 gezeigten Schaltung.

Zwar besteht die Bitleitungs-Steuerschaltung bei der nachfol­ genden Ausführungsform aus PMOS-Transistoren, jedoch können für denselben Zweck auch NMOS-Transistoren auf analoge Weise eingesetzt werden. Dieselbe Ausführungsform läßt sich dadurch ausführen, daß ein Versorgungsspannungspegel für jedes in Fig. 2 gezeigte Steuersignal umgekehrt wird.

In Fig. 1 sind die in Fig. 3 gezeigten NMOS-Transistoren N1 und N2 weggefallen. Weiterhin ist der Logikbetrieb eines er­ sten und zweiten Steuersignals und einander ent­ gegengesetzt, wie in Fig. 2 gezeigt ist. Dies bedeutet, daß während eines Lesevorgangs von Speicherzellendaten das erste Steuersignal zugeordnet wird, während das zweite Steuer­ signal negiert wird. Daher werden die Abtast-Beschleuni­ gungstransistoren M3 und M3 abgeschaltet.

Ein Beispiel für einen Lesevorgang bei der in Fig. 1 darge­ stellten Schaltung wird nunmehr unter Bezug auf Fig. 2 be­ schrieben. Da die Schaltung von Fig. 1 unter Verwendung des­ selben Transistortyps aufgebaut ist, also mit PMOS-Transisto­ ren, wird die von den Transistoren eingenommene Fläche ent­ sprechend verringert, und dies führt dazu, daß sich eine integrierte Schaltung einfach entwerfen läßt. Um die schnelle Entwicklung einer Bitleitung durch Ausschalten der Abtast- Beschleunigungstransistoren M3 und M4 während einer festge­ legten Impulsperiode zu erreichen, wird um ein Intervall t1 unmittelbar bevor eine Wortleitung WL freigeschaltet wird, ein Ladungsteilungsvorgang zwischen den Bitleitungen BL und und den Daten einer Speicherzelle 10 mit hoher Geschwin­ digkeit durchgeführt.

Nach dem Lesevorgang wird ein Pegel "low" zwischen den Span­ nungspegeln der Bitleitungen BL und dadurch oberhalb einer konstanten Spannung (Vcc-α) gehalten, daß der Betrieb der Ab­ tast-Beschleunigungstransistoren M3 und M4 freigeschaltet wird. Darüber hinaus ist es möglich, einen Transistor großer Abmessungen vorzusehen, um die schnelle Entwicklung der Bit­ leitungen BL und zu erreichen, da die Abtast-Beschleuni­ gungstransistoren M3 und M4 ausgeschaltet werden, bis die Da­ ten der Speicherzelle 10 ausreichend gelesen wurden. Daher dienen die Abtast-Beschleunigungstransistoren M3 und M4 als die in Fig. 3 gezeigten NMOS-Transistoren N1 und N2. Darüber hinaus können Nachteile bei der konventionellen Bitleitungs- Steuerschaltung ausgeschaltet werden, wenn die Wortleitung WL freigeschaltet ist, die Abtast-Beschleunigungstransisto­ ren M3 und M4 ausgeschaltet sind, und jede Freischaltzeit des ersten und zweiten Steuersignals und eingestellt wird.

Bei der voranstehend beschriebenen Bitleitungs-Steuerschal­ tung gemäß der vorliegenden Erfindung wird ein Hochgeschwin­ digkeitsbetrieb erreicht, wenn ein Schreibvorgang nach einem Lesevorgang freigeschaltet wird. Darüber hinaus wird während eines Ladungsteilungsvorgangs zwischen Bitleitungen und Spei­ cherzellendaten die Erzeugung eines Gleichstroms unterdrückt. Schließlich wird die von den Transistoren eingenommene Fläche verringert, was zu dem wünschenswerten Ergebnis führt, daß eine hochintegrierte Halbleiter-Speichervorrichtung erhalten wird.

Zwar wurden im einzelnen bevorzugte Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben, jedoch ist es für Fachleute auf diesem Gebiet offensichtlich, daß die voranstehenden sowie weitere Änderungen der Form und der Ein­ zelheiten vorgenommen werden können, ohne vom Wesen und vom Umfang der vorliegenden Erfindung abzuweichen.

Claims (3)

1. Bitleitungs-Steuerschaltung, gekennzeichnet durch eine Vorladungsschaltung zum Vorladen eines Spannungspegels einer Bitleitung, die mit einer Speicherzelle einer Halb­ leiter-Speichervorrichtung verbunden ist, durch ein er­ stes Steuersignal, eine Angleichungsschaltung zum Anglei­ chen eines Spannungspegels der Bitleitung, und eine Ab­ tast-Beschleunigungsschaltung zur Beschleunigung der Ent­ wicklung eines Abtast-Spannungspegels der Bitleitung durch ein zweites Steuersignal während eines Lesevorgangs, wobei die Vorladungsschaltung, die Angleichungsschaltung und die Abtast-Beschleunigungsschaltung denselben Typ ei­ nes MOS-Transistors aufweisen, und ein Ladungsteilungs­ vorgang der Abtast-Beschleunigungsschaltung durch die Steuerung des zweiten Steuersignals während des Lesevor­ gangs gesperrt wird.

2. Bitleitungs-Steuerschaltung nach Anspruch 1, dadurch ge­ kennzeichnet, daß das erste bzw. zweite Steuersignal ein Bitleitungs-Vorladungssignal bzw. ein Angleichungssignal ist, und daß die beiden Signale einen komplementären Logik­ pegel aufweisen.

3. Bitleitungs-Steuerschaltung nach Anspruch 1, dadurch ge­ kennzeichnet, daß der MOS-Transistor ein PMOS-Transistor ist.