DE4127925A1 - Verfahren zum erzeugen einer isolierten, einkristallinen siliziuminsel - Google Patents

Verfahren zum erzeugen einer isolierten, einkristallinen siliziuminsel

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Description

Die vorliegende Erfindung befaßt sich mit einer Weiter­ bildung eines Verfahrens zum Erzeugen einer isolierten, einkristallinen Siliziuminsel nach der Deutschen Patentan­ meldung P 40 42 334.4-33. Der Erfindungsgegenstand ist somit ein verfahrensmäßiger Bestandteil des Herstellungsprozesses einer integrierten mikroelektronischen Schaltung.
Aus der Fachzeitschrift Electronics, 26. November 1987, Sei­ ten 127 bis 129 sowie aus der US 38 97 274 sind bereits Ver­ fahren zum Erzeugen isolierter Siliziuminseln bekannt, bei denen eine vergrabene Siliziumdioxidschicht zur Isolation der Siliziuminsel durch Ionenimplantation erzeugt wird, wo­ raufhin eine Trenchätzmaske zur Definition der Trenches zur lateralen Begrenzung der Siliziuminsel gebildet wird, mit deren Hilfe Trenches bis zu der vergrabenen Siliziumdioxid­ schicht geätzt werden, welche anschließend mit einem Dielek­ trikum aufgefüllt werden. Bei dem Verfahren nach der US 38 97 274 wird die Sauerstoffimplantation innerhalb der epitaxial aufgewachsenen Schichten durchgeführt, so daß ein anschließendes Hochtemperatur-Ausheilverfahren erforderlich wird, bei dem die Dotierungen der verschiedenen Schichten ineinander verlaufen, so daß man in der Wahl der gewünschten Dotierfolgen stark eingeschränkt ist. Alternativ ist es für den Fall von niedrigen gewünschten Beschleunigungsspannungen beschrieben, ausgehend von einem hochdotierten Substrat zunächst die Sauerstoffimplantation vorzunehmen, um sodann epitaxial aufgewachsene Schichten zu erzeugen. Wenn eine niedrige Dotierung des Substrates gefordert ist, ist diese Verfahrensalternative nicht anwendbar.
Aus der EP 03 28 331 A2 ist es bekannt, bei dem Ätzen von Trenches eine Trenchätzmaske vorzusehen, die Trenches bis zu einer vergrabenen Oxidschicht zu ätzen, eine hohe Dotierung in die Trenchseitenwände einzubringen, um sodann die Tren­ ches zu isolieren und aufzufüllen.
Aus der EP 03 25 161 A2 ist es bekannt, zum Auffüllen der Trenches Polysilizium zu verwenden.
Aus der DE-A1-24 51 861 ist bereits ein Verfahren zum Erzeu­ gen einer isolierten, einkristallinen Siliziuminsel inner­ halb eines Siliziumsubstrates bekannt, bei dem die Silizium­ insel gegenüber dem Substrat durch eine dielektrische Isola­ tionsschicht getrennt ist. Für die Erzeugung einer derarti­ gen Struktur werden zunächst im wesentlichen V-förmige Grä­ ben mittels anisotropen Ätzens erzeugt. Nunmehr kann, wenn dies gewünscht ist, eine n⁺-Schicht eindiffundiert werden. Anschließend wird eine isolierende Oxidschicht aufgewachsen. Nunmehr wird eine Polysiliziumschicht mit einer Schichtdicke von ungefähr 250 Mikrometer abgeschieden, die die spätere Substratschicht bildet. Die einkristalline Siliziumschicht wird nun mechanisch abgeschliffen, bis die Inseln isoliert sind. In diese Inseln können laterale Niederspannungsbau­ elemente oder Leistungsbauelemente integriert werden. Das Erzeugen vertikaler Bauelemente ist nicht möglich, da das durch Abscheiden von Polysilizium gemäß dem oben beschriebe­ nen Verfahrensschritt erzeugte Substrat eine polykristalline Struktur hat. Ein weiterer Nachteil dieses bekannten Verfah­ rens zum Erzeugen von isolierten, einkristallinen Silizium­ inseln besteht darin, daß zu seiner Durchführung Prozeß­ schritte erforderlich sind, die sich nur schwer in ein üb­ liches Fertigungsverfahren für integrierte Schaltungen ein­ gliedern lassen. Ferner ist diese bekannte Technologie sehr kostenaufwendig.
Aus der Fachveröffentlichung Y. Ohata, T. Izumita: "Dielec­ trically Isolated Intelligent Power Switch", IEEE Cust. Int. Circ. Conf. 1987, Seiten 443 bis 446 ist ein weiteres Ver­ fahren zum Erzeugen isolierter Siliziuminseln bekannt. Bei diesem Verfahren erfolgt die Isolation mittels Trenches. Für die Herstellung eines Leistungsschalters mit der in dieser Fachveröffentlichung dargestellten Struktur bedarf es der Verfahrensschritte des Waferbondens, des Ätzens der epita­ xialen Schicht sowie der Oxidschicht über dem später auszu­ bildenden vertikalen Leistungstransistor sowie der anschlie­ ßenden Epitaxie eines n-Gebietes des Leistungstransistors. Der für dieses bekannte Verfahren wesentliche, nunmehr fol­ gende Verfahrensschritt des Schleifens und Läppens der Wa­ feroberfläche ist in einer Fertigung für integrierte Schal­ tungen unüblich, so daß das dort beschriebene Herstellungs­ verfahren unter dem Gesichtspunkt der fehlenden Kompatibili­ tät zu anderen Herstellungsschritten innerhalb der Gesamt­ fertigung einer integrierten Schaltung nicht zu befriedigen vermag.
Aus der Fachveröffentlichung I.G. Stoev et al., "Formation Of Etch-Stop Structures Utilizing Ion-Beam Synthesized Buried Oxide And Nitride Layers In Silicon", Sensors and Actuators, Band 19, 1989, Seiten 183 bis 197 ist es bekannt, implantierte Oxidschichten als Ätzstopp beim Ätzen von Mem­ branen zu verwenden.
Aus der Fachveröffentlichung F. S. Becker et al., "Low Pressure Deposition Of TEOS Arsenosilicateglass (AsSG) For Trench Doping", ECS Ext. Abstr. Proc., Band 86-2, 1986, Seiten 396 ff. ist eine Dotierstoffbelegung von Trenches mit Arsen bekannt. Ebenso ist in dieser Fachveröffentlichung das Auffüllen von Trenches mit Polysilizium oder abgeschiedenem Oxid (TEOS) beschrieben.
Aus der Fachveröffentlichung A. Andreini et al., "A New Integrated Silicon Gate Technology Combining Bipolar Linear, CMOS Logic, and DMOS Power Parts", IEEE Tr. Elec. Dev., Band ED-33, Nummer 12, 1986, Seiten 2025 bis 2030 ist ein BCDMOS- Verfahren zum Herstellen von integrierten Schaltungen mit mittels BCDMOS-Isolation isolierten Bereichen bekannt, bei dem mittels drei getrennter Masken zunächst eine mittels Im­ plantation vergrabene n⁺-Schicht erzeugt wird, woraufhin eine p⁺-Trenndiffusion durchgeführt wird, auf die eine n⁺- Anschlußdiffusion folgt. Die BCDMOS-Isolation hat einen hohen Platz bedarf und bewirkt keine dielektrische Trennung. Es können Einflüsse von parasitären pn-Übergängen auftreten. Ferner kann im BCDMOS-Prozeß kein vertikaler Hochleistungs­ transistor integriert werden.
Zur verbesserten elektrischen und thermischen Isolation einer Siliziuminsel wird in der älteren, nicht vorveröffent­ lichten Deutschen Patentanmeldung P 40 42 334.4-33 ein Ver­ fahren mit folgenden Schritten vorgeschlagen: Sauerstoff­ implantation in einen hochdotierten, einkristallinen Sili­ ziumbereich zum Erzeugen einer vergrabenen Siliziumdioxid­ schicht, Abscheiden einer Siliziumepitaxieschicht mit vergleichsweise niedriger Dotierung, Erzeugen einer Trench­ ätzmaske und Definition der Trenches mittels Fotolithogra­ phie, Ätzen der Trenches, Isolation derselben, Auffüllen derselben, Erzeugen einer rückseitigen Maske, lokales Öffnen der rückseitigen Maske mittels Fotolithographie und aniso­ tropes Ätzen von der Siliziumscheibenrückseite her durch die lokale Öffnung der Maske bis zu der als Ätzstopp dienenden vergrabenen Siliziumdioxidschicht.
Ausgehend von diesem Stand der Technik liegt der vorliegen­ den Erfindung die Aufgabe zugrunde, ein Verfahren zum Erzeu­ gen einer isolierten, einkristallinen Siliziuminsel anzuge­ ben, das sich einerseits in den Herstellungsprozeß für inte­ grierte elektronische Schaltungen problemlos einfügen läßt und das andererseits eine verbesserte elektrische und ther­ mische Isolation der erzeugten Siliziuminsel ergibt.
Diese Aufgabe wird bei einem Verfahren zum Erzeugen einer isolierten, einkristallinen Siliziuminsel mit den im Patentanspruch 1 angegebenen Verfahrensschritten gelöst.
Der Erfindung liegt die Erkenntnis zugrunde, daß sich das Verfahren nach der Deutschen Patentanmeldung P 40 42 334.4-33 nicht nur bei den dort angegebenen Dotierungs­ bereichen des einkristallinen Siliziumbereichs zur Schaffung einer verbesserten elektrischen und thermischen Isolation der erzeugten Siliziuminsel eignet.
Bevorzugte Ausgestaltungen und Weiterbildungen des erfin­ dungsgemäßen Verfahrens sind in den Unteransprüchen ange­ geben.
Nachfolgend werden unter Bezugnahme auf die beiliegenden Zeichnungen Ausführungsbeispiele des erfindungsgemäßen Ver­ fahrens und mittels des erfindungsgemäßen Verfahrens erzeug­ te Schaltungsstrukturen näher erläutert. Es zeigen:
Fig. 1 bis 3 Schnittdarstellungen durch eine erste Halbleiter­ scheibe im Verlaufe eines ersten Ausführungsbei­ spiels des Verfahrens zum Erzeugen der isolierten Siliziuminsel;
Fig. 4 eine Schnittdarstellung durch eine zweite Halblei­ terscheibe, bei der die Siliziuminsel mittels eines zweiten Ausführungsbeispieles des Verfahrens er­ zeugt wird;
Fig. 5 eine Schnittdarstellung durch eine dritte Halblei­ terscheibe, bei der die Siliziuminsel mittels eines dritten Ausführungsbeispieles des Verfahrens er­ zeugt wird;
Fig. 6 eine Schnittdarstellung durch eine vierte Halblei­ terscheibe, bei der die Siliziuminsel mittels eines vierten Ausführungsbeispieles des erfindungsgemäßen Verfahrens erzeugt wird;
Fig. 7 eine Draufsicht auf die vierte Halbleiterscheibe mit der Siliziuminsel gemäß Fig. 6; und
Fig. 8 eine Schnittdarstellung durch eine fünfte Halblei­ terscheibe, bei der die Siliziuminsel mittels eines fünften Ausführungsbeispieles des erfindungsgemäßen Verfahrens erzeugt wird.
Bei der in den Fig. 1 bis 3 gezeigten, ersten bevorzugten Ausführungsform des Verfahrens beginnt der Prozeßablauf zum Herstellen der isolierten, einkristallinen Siliziuminsel mit der Wahl eines nicht hochdotierten, einkristallinen Substra­ tes 1.
Ausgehend von diesem niedrig- oder mittel-dotierten Substrat 1 bei der in Fig. 1 gezeigten Ausführungsform wird nunmehr eine Sauerstoffimplantation zum Erzeugen einer vergrabenen, isolierenden SiO2-Schicht 2 vorgenommen. Hierdurch wird die durch die vergrabene, isolierende SiO2-Schicht 2 isolierte, n-Siliziumschicht 3 definiert.
Nunmehr erfolgt ein thermisches Ausheilen des auf diese Weise erzeugten Schichtensystemes 1, 2, 3, so daß die n- Siliziumschicht 3 zu einer hochwertigen, einkristallinen Schicht wird.
Nun wird eine Siliziumepitaxieschicht 4 mit einer bevorzug­ ten Dicke von 1 bis 10 Mikrometer abgeschieden. Auf dieser 4 wird eine Padoxidschicht 5 mit einer Dicke von etwa 8 bis 25 nm abgeschieden oder durch thermisches Aufwachsen erzeugt. Auf die Padoxidschicht 5 wird eine Nitridschicht 6 mit einer Dicke von 100 bis 200 nm abgeschieden, die bei späteren Diffusionsschritten als Diffusionsbarriere dient. Auf die Nitridschicht 6 wird letztlich eine abschließende Oxid­ schicht 7 mit einer Dicke von etwa 1 Mikrometer abgeschie­ den.
Mittels an sich üblicher fotolithographischer Schritte wird eine Trenchätzmaske 5, 6, 7, die durch die Padoxidschicht 5, die Nitridschicht 6 und die abschließende Oxidschicht 7 ge­ bildet wird, zur Definition der späteren Trenchgräben struk­ turiert. Die bei dem bevorzugten Ausführungsbeispiel vorge­ sehene Breite der späteren Trenchgräben liegt bei 1 bis 1,5 Mikrometer.
Mittels dieser Trenchätzmaske 5, 6, 7 werden die Trenches 8 bis zu der als Ätzstoppmaske dienenden, vergrabenen SiO2- Schicht geätzt, wie dies in Fig. 2 verdeutlicht wird.
Nach dem Ätzen der Trenches 8 erfolgt eine Eindiffusion von Phosphor oder Arsen oder Bor in die Trenchseitenwände 9, wo­ durch die vergrabene SiO2-Schicht 2 über die hochdotierten Trenchseitenwände 9 zur Halbleiterscheibenoberfläche hin kontaktiert wird. Bei diesem Diffusionsprozeß dient die Nitridschicht 6 als Diffusionsbarriere zum Schutz der durch sie überdeckten Halbleiterscheibenoberfläche.
Wie in Fig. 3 zu erkennen ist, wird bei dem hier gezeigten Ausführungsbeispiel nunmehr eine Isolation der Trenchseiten­ wände 9 durch thermische Oxidation zum Erzeugen einer ther­ mischen Seitenwandoxidschicht 10 vorgenommen. Anstelle der thermischen Oxidation kommt selbstverständlich auch ein Oxidabscheiden zum Erzeugen einer abgeschiedenen Seitenwand­ oxidschicht in Betracht.
Nunmehr werden die Trenches 8 mit Polysilizium aufgefüllt. Gleichfalls ist es möglich, die Trenches 8 durch TEOS-Oxid aufzufüllen.
Nach dem Auffüllen der Trenches 8 mit Polysilizium 11 wird die abschließende Oxidschicht 7 entfernt.
In einem folgenden Verfahrensschritt wird eine lokale Oxida­ tion des Polysiliziums 11 im Bereich der Oberfläche der Trenches 8 an der Halbleiterscheibenoberseite vorgenommen, (vgl. Bezugszeichen 12 in Fig. 3) um die Trenches 8 zu isolieren. Hierbei dient die Nitridschicht 6 als Maske.
Es erfolgt nun das Entfernen der Nitridschicht 6. Damit ist das eigentliche Verfahren zum Erzeugen der isolierten, ein­ kristallinen Siliziuminsel abgeschlossen. In die Silizium­ inseln können nun die gewünschten Bauelemente eingebracht werden. Bei diesen Bauelementen kann es sich um NMOS-PMOS- oder Bipolar-Transistoren, quasivertikale Leistungstran­ sistoren, laterale Hochspannungstransistoren oder andere Elemente handeln.
Bei der Sauerstoffimplantation zum Erzeugen der vergrabenen SiO2-Schicht kann eine Maske verwendet werden, so daß die Siliziumepitaxieschicht außerhalb des Bereiches der vergra­ benen SiO2-Schicht 2 direkt mit dem Substrat 1 in Verbindung steht, wie dies unter anderem bei dem nachfolgend erläuter­ ten Ausführungsbeispiel gemäß Fig. 4 der Fall ist.
Die unter Bezugnahme auf die Fig. 1 bis 3 beschriebene Struktur ist in ihrer Spannungsfestigkeit aufgrund der Durchbruchspannung der vergrabenen SiO2-Schicht 2 be­ schränkt. Bei einer Dicke dieser Schicht von 0,35 Mikrome­ ter, wie sie bei dem bevorzugten Ausführungsbeispiel gewählt ist, ergibt sich eine Durchbruchspannung von etwa 250 V. Aus Gründen der Trenchätztechnik sollte die Trenchtiefe und da­ mit die Dicke der epitaktisch aufgewachsenen Schicht 4 bei weniger als 10 Mikrometer liegen. Damit ist die Durchbruch­ spannung von außerhalb der Siliziuminseln integrierten ver­ tikalen Bauelemente auf weniger als 150 V beschränkt. Falls es gewünscht ist, diesen außerhalb der Siliziuminseln inte­ grierten vertikalen Bauelementen Durchbruchspannungen von oberhalb 150 V zu verleihen, kann die Durchbruchspannung bei dem zu erläuternden Ausführungsbeispiel der Fig. 4 auf Werte erhöht werden, die je nach Wahl der eingesetzten, noch zu erläuternden Technik der Oxiddurchbruchspannung der SiO2- Schicht 2 entsprechen oder die nahezu beliebig hoch sind, wie dies bei dem Ausführungsbeispiel der Fig. 5 der Fall ist.
Bei der Ausführungsform gemäß Fig. 4 wird zunächst auf das Substrat 1 eine einkristalline Siliziumepitaxieschicht 4a mit einer ersten Schichtdicke aufgewachsen. Auf diesen Prozeßschritt folgt das lokale hohe Dotieren dieser ersten Siliziumepitaxieschicht 4a mittels Ionenimplantation unter Verwenden einer Dotiermaske. Nach diesem Dotieren erfolgt das Ausheilen des auf diese Weise erzeugten Schichtsystemes 1, 4a. Nunmehr wird die Sauerstoffimplantation in die dotierte Siliziumepitaxieschicht 4a zum Erzeugen der vergrabenen, isolierten SiO2-Schicht 2 unter Verwenden der genannten Dotiermaske vorgenommen. Daraufhin wird die erzeugte Struktur thermisch ausgeheilt. Anschließend wird eine zweite Siliziumepitaxieschicht 4b mit einer zweiten Schichtdicke aufgewachsen. Die Schichtdicke der zweiten Siliziumepitaxieschicht 4b liegt bei 1 bis 10 Mikrometer. Die Dicke der erstgenannten Siliziumepitaxieschicht liegt um die Dicke der zweiten Siliziumepitaxieschicht unter der für die Spannungsfestigkeit erforderlichen Gesamtdicke. Die epi­ taxiale Schichtdicke auf dem vergrabenen Oxid 2 liegt also bei einem für die Durchführung der Trenchisolation geeigne­ ten Wert von 1 bis 10 Mikrometer, während die Gesamtdicke der beiden epitaxialen Schichten 4a, 4b außerhalb des Berei­ ches der SiO2-Schicht 2 der gewünschten Durchbruchspannung angepaßt ist.
Die Ausführungsform nach Fig. 4 hat also unter Beibehaltung einer Trenchtiefe von maximal 10 Mikrometer eine Spannungs­ festigkeit der Siliziuminseln bis zur Durchbruchspannung des vergrabenen Oxids bzw. der SiO2-Schicht von etwa 250 V.
Falls auch diese Spannungsfestigkeit nicht ausreichend ist, kommt die in Fig. 5 gezeigte Ausführungsform in Betracht. Zusätzlich zu den unter Bezugnahme auf Fig. 4 erläuterten Prozeßschritten wird zum Erzeugen der Struktur nach Fig. 5 vor dem Aufwachsen der zweiten epitaktischen Siliziumschicht 4b unter Verwenden einer Dotiermaske ein tiefes Implantieren von Dotierstoffen unter die SiO2-Schicht 2 vorgenommen, so daß sich unterhalb der isolierenden SiO2-Schicht 2 eine ent­ gegengesetzt zum Substrat 1 dotierte Schicht 13 bildet. Die­ se entgegengesetzt zum Substrat 1 dotierte Schicht 13 wird mittels eines Kontaktierungsbereiches 14 zur Halbleiter­ scheibenoberfläche geführt. Der Kontaktierungsbereich 14 kann entweder nach dem epitaktischen Aufwachsen der zweiten Siliziumschicht 4b durch Tiefdiffusion hergestellt werden. Alternativ hierzu kommt auch eine Dotierung der Trenchsei­ tenwand 9 für die Herstellung einer leitenden Verbindung zwischen der entgegengesetzten Substrat 1 dotierten Schicht 13 und der Scheibenoberfläche in Betracht.
Bei dem in Fig. 5 gezeigten Ausführungsbeispiel haben die Siliziuminseln eine Spannungsfestigkeit von über 1000 V. Diese hohe Spannungsfestigkeit wird dadurch erzielt, daß die Schicht 13 mit einem festen Potential beaufschlagt wird, das zu einer Polung des an der Schicht 13 angrenzenden pn-Über­ ganges in Sperrichtung führt. Damit fällt der größte Teil der Spannung an dem im Substrat gebildeten pn-Übergang ab.
Um neben einer elektrischen Isolation auch eine thermische Isolation von auf den Halbleiterinseln ausgeführten Bauele­ menten zu erzielen, werden erfindungsgemäß die Strukturen nach den Fig. 6 bis 8 ausgebildet, die zusammen mit ihrem Herstellungsverfahren nachfolgend erläutert werden.
Eine thermische Isolation von Bauelementen ist beispielswei­ se dann von Interesse, wenn es sich bei diesen Bauelementen zum Beispiel um Transistoren bei Gassensoren, die bei über 150°C betrieben werden sollen, handelt. Wenn derartige Bau­ elemente thermisch isoliert angeordnet werden können, bleibt der übrige Schaltungsbereich verglichen mit dem geheizten Schaltungsbereich kühl, so daß eine geringe Heizleistung ausreichend ist.
Zur Herstellung der in Fig. 6 gezeigten Struktur bedient man sich als Ausgangsstruktur einer solchen, wie sie in den Fig. 1 bis 3 gezeigt und bezüglich ihres Herstellungsverfahrens eingangs erläutert ist. Je nach Anwendungsfall kann die hochdotierte Siliziumepitaxieschicht 3 oder die Dotierung der Seitenwand 9 entfallen. Ferner sind sowohl ganzflächige als auch partielle Sauerstoffimplantationen möglich. Zusätz­ lich zu den unter Bezugnahme auf die Fig. 1 bis 3 beschrie­ benen Verfahrensschritten werden folgende zusätzlichen Schritte ausgeführt:
Die Rückseite der Halbleiterscheibe wird mit einer rücksei­ tigen Maske versehen, die aus Siliziumnitrid oder Oxid be­ stehen kann. Mittels fotolithographischer Maßnahmen wird die Maske auf der Scheibenrückseite lokal geöffnet. Die so er­ zeugte Ätzmaske dient zum maskierenden Begrenzen des an­ schließenden anisotropen Ätzens der Siliziumscheibe von ihrer Rückseite her, wobei bei diesem Ätzvorgang die ver­ grabene SiO2-Schicht 2 als Ätzstopp dient. Auf diese Weise wird eine Siliziummembran 15 erzeugt, deren Dicke der Summe der Dicken der vergrabenen SiO2-Schicht, der n⁺-Silizium­ schicht 3, soweit diese vorgesehen ist, und der Silizium­ epitaxieschicht 4 entspricht.
Die Dotierung der erzeugten Siliziummembran 15 ist durch die Epitaxie festgelegt. Die Größe der Membran bestimmt sich aus der Maskenöffnung auf der Scheibenrückseite und dem Ätzwin­ kel der anisotropen Ätzlösung, der zum Beispiel 54,7° bei einem 100-Siliziumsubstrat beträgt.
Die auf diese Weise erzeugte Halbleiterstruktur weist eine thermisch isolierte Siliziummembran 15 auf, da die Membran­ schicht 15 nach oben und unten durch Luft isoliert ist, und die seitliche Isolation durch wenigstens einen Trench 8 ge­ bildet wird, der die Siliziuminsel umgibt und selbst auf der freigeätzten Fläche liegt.
Ein Wärmeübergang kann nun nur über die Luft oder den zu­ mindest teilweise mit Oxid gefüllten Trench 8 erfolgen, der wegen der geringen Wärmeleitfähigkeit von Oxid einen hohen Wärmewiderstand hat. Je nach Wahl der für die Auffüllung des Trenches 8 verwendeten Materialien ist dieser entweder mit Oxid und Polysilizium aufgefüllt oder komplett mit einem CVD-Oxid gefüllt, wie dies zum Beispiel TEOS sein kann. Der Wärmeübergang kann nun seitlich nur über den Trench erfol­ gen. Ein mit einem abgeschiedenen Oxid oder thermischen Oxid oder Polysilizium gefüllter Trench mit einer effektiven Oxiddicke von 1 Mikrometer hat eine thermische Isolations­ wirkung, die derjenigen einer Siliziummembran mit 100 Mikro­ meter Weite entspricht, da die Wärmeleitfähigkeit von Oxid nur einem 100stel von derjenigen des Silizium entspricht.
Die Draufsicht der sich ergebenden Membranstruktur ist in Fig. 7 wiedergegeben.
Falls eine gegenüber dem Ausführungsbeispiel der Fig. 6 und 7 weiter erhöhte Isolationswirkung benötigt wird, können mehrere Trenches 8 thermisch in Reihe geschaltet werden, wie dies bei dem Ausführungsbeispiel gemäß Fig. 8 zu sehen ist. Hier liegen zwei oder mehr Trenches konzentrisch zueinander um die Siliziuminsel herum, wobei sämtliche Trenches auf der freigeätzten Fläche liegen. Es ergibt sich eine sehr kompak­ te und damit stabile thermische Isolation einer dünnen Sili­ ziummembran 15. Diese ist aufgrund des erfindungsgemäßen Verfahrens einkristallin. Sie kann daher beispielsweise zur Integration eines Sensorelementes mit Heizung und Tempera­ turmessung genutzt werden.

Claims (18)

1. Verfahren zum Erzeugen einer isolierten, einkristalli­ nen Siliziuminsel, mit folgenden Verfahrensschritten:
  • - Sauerstoffimplantation in einen niedrig- oder mittel-dotierten, einkristallinen Siliziumbereich (1; 4a) zum Erzeugen einer vergrabenen, isolierten SiO2-Schicht(2);
  • - Ausheilen der erzeugten Schichtstruktur (1, 2, 3);
  • - Abscheiden einer einkristallinen Siliziumepitaxie­ schicht (4, 4a, 4b);
  • - Erzeugen einer Trenchätzmaske (5, 6, 7) auf der Sili­ ziumepitaxieschicht (4, 4b);
  • - Definieren der Trenches (8) mittels Fotolithographie;
  • - Ätzen der Trenches (8) bis zu der als Ätzstoppmaske dienenden, vergrabenen, isolierten SiO2-Schicht (2);
  • - Auffüllen (11) der Trenches (8);
  • - Erzeugen einer rückseitigen Maske auf der Silizium­ scheibenrückseite;
  • - Lokales Öffnen der rückseitigen Maske mittels Foto­ lithographie; und
  • - Ätzen des Siliziums (1) von der Siliziumscheibenrück­ seite her durch die lokale Öffnung der Maske bis zu der als Ätzstopp dienenden, vergrabenen, isolierenden SiO2-Schicht (2).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die rückseitige Maske aus Siliziumnitrid oder Siliziumoxid besteht.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet,
daß wenigstens zwei Trenches (8) konzentrisch angeord­ net sind, und
daß die lokale Öffnung der rückseitigen Maske derart angeordnet ist, daß der durch das anisotrope Ätzen innerhalb der Siliziumscheibe erzeugte Siliziummembran­ bereich von den konzentrisch verlaufenden Trenches (8) umschlossen ist.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Trench (8) eine in sich geschlossene Umgrenzung der Siliziuminsel bildet.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Trenches (8) mit Polysilizium aufgefüllt werden, woraufhin das Polysilizium zur Isolation der Trenches (8) lokal im Bereich der Halbleiterscheiben­ oberfläche oxidiert wird (Fig. 3, Bezugszeichen 12), bevor abschließend die Trenchätzmaske (5, 6, 7) zumin­ dest teilweise (6, 7) entfernt wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch ge­ kennzeichnet, daß die Trenches (8) mit Oxid aufgefüllt werden.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Verfahrensschritt des Erzeugens einer Trench­ ätzmaske (5, 6, 7) folgende Teilschritte umfaßt:
  • - Abscheiden oder thermisches Aufwachsen einer Oxid­ schicht (5);
  • - Abscheiden einer Nitridschicht (6); und
  • - Abscheiden einer Oxidschicht (7).
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die abgeschiedene oder thermisch aufgewachsene Oxidschicht (5) eine Dicke von 8 bis 25 nm hat.
9. Verfahren nach Anspruch 7 oder 8, dadurch gekenn­ zeichnet, daß die Nitridschicht (6) eine Dicke von 100 bis 200 nm hat.
10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß die auf der Nitridschicht (6) abgeschiedene Oxid­ schicht (7) eine Dicke von ungefähr 1 Mikrometer hat.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Breite der Trenchgräben (8) 1 bis 1,5 Mikro­ meter beträgt.
12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Dotierstoffe für das Dotieren mittels Diffusion der Trenchseitenwände (9) Phosphor oder Arsen oder Bor umfassen.
13. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Isolation der Trenchseitenwände (9) durch ther­ mische Oxidation oder durch Oxidabscheiden (Fig. 3, Be­ zugszeichen 10) erfolgt.
14. Verfahren nach einem der Ansprüche 5 bis 13 in direkter oder indirekter Rückbeziehung auf Anspruch 5, dadurch gekennzeichnet, daß die auf der Nitridschicht (6) abgeschiedene Oxid­ schicht (7) nach dem Auffüllen der Trenches (8) durch Polysilizium (11) entfernt wird.
15. Verfahren nach einem der Ansprüche 7 bis 14 in direkter oder indirekter Rückbeziehung auf Anspruch 7, dadurch gekennzeichnet, daß die Nitridschicht (6) bei der lokalen Oxidation (12) des Polysiliziums (11) zur Isolation der Trenches (8) als Maske dient, wobei die Nitridschicht (6) nach Abschluß der lokalen Oxidation (12) des Polysiliziums (11) entfernt wird.
16. Verfahren nach einem der Ansprüche 1 bis 15, gekenn­ zeichnet durch
  • - das Erzeugen von Bauelementen in der Siliziuminsel.
17. Verfahren nach einem der Ansprüche 1 bis 16, gekenn­ zeichnet durch den Verfahrensschritt der Erzeugung einer Sauerstoff­ implantationsmaske zur lokalen Begrenzung der vergra­ benen, isolierenden SiO2-Schicht.
18. Verfahren nach einem der Ansprüche 1 bis 17, gekenn­ zeichnet durch den Verfahrensschritt des Isolierens (10) der Trenchseiten­ wände (9) mit thermischen Oxid vor dem Auffüllen (11) der Trenches (8).
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5494846A (en) * 1993-12-17 1996-02-27 Nec Corporation Method of manufacturing semiconductor device
DE102007029756A1 (de) * 2007-06-27 2009-01-02 X-Fab Semiconductor Foundries Ag Halbleiterstruktur zur Herstellung eines Trägerwaferkontaktes in grabenisolierten SOI-Scheiben

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2451861A1 (de) * 1973-11-02 1975-05-15 Hitachi Ltd Integrierte halbleiterschaltungsbauelemente
US3897274A (en) * 1971-06-01 1975-07-29 Texas Instruments Inc Method of fabricating dielectrically isolated semiconductor structures
EP0325161A2 (de) * 1988-01-21 1989-07-26 Fujitsu Limited Halbleiteranordnung mit Isolationsgräben
EP0328331A2 (de) * 1988-02-08 1989-08-16 Kabushiki Kaisha Toshiba Halbleiteranordnung und Verfahren zu dessen Herstellung
FR2656738A1 (fr) * 1989-12-29 1991-07-05 Telemecanique Procede pour fabriquer un dispositif semiconducteur, dispositif et composant semiconducteur obtenus par le procede.

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3897274A (en) * 1971-06-01 1975-07-29 Texas Instruments Inc Method of fabricating dielectrically isolated semiconductor structures
DE2451861A1 (de) * 1973-11-02 1975-05-15 Hitachi Ltd Integrierte halbleiterschaltungsbauelemente
EP0325161A2 (de) * 1988-01-21 1989-07-26 Fujitsu Limited Halbleiteranordnung mit Isolationsgräben
EP0328331A2 (de) * 1988-02-08 1989-08-16 Kabushiki Kaisha Toshiba Halbleiteranordnung und Verfahren zu dessen Herstellung
FR2656738A1 (fr) * 1989-12-29 1991-07-05 Telemecanique Procede pour fabriquer un dispositif semiconducteur, dispositif et composant semiconducteur obtenus par le procede.

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
ANDREINI, A. et al., A New Integrated Silicon Gate Technology Combining Bipolar Linear, CMOS Logic, and DMOS Power Parts, in: US-Z.: IEEE Transactions on Electron Devices, Vol. ED-33, No. 12, December 1986, S. 2025-2030 *
BECKER, F.S.: Low Pressure Deposition of TEOS- Arsenosilicateglass (AsSG) for Trench Doping, in: ECS Ext. Abstract Proc., Bd. 86-2, 1986, S. 396-397 *
OHATA, Y., IZUMITA, T.: Dielectrically Isolated Intelligent Power Switch, in: IEEE Cust. Int. Circ. Conf., 1987, S. 443-446 *
STOEV, I.G. et al., Formation of Etch-Stop Struc- tures Utilizing Ion-Beam Synthesized Buried Oxide and Nitride Layers in Silicon, in: NL-Z.: Sensors and Actuators, 19, 1989, S. 183-197 *
WEBER, S.: A better way to protect VLSI Circuits from radiation, in: US-Z.: Electronics, Nov. 26, 1987, S. 127-129 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5494846A (en) * 1993-12-17 1996-02-27 Nec Corporation Method of manufacturing semiconductor device
DE102007029756A1 (de) * 2007-06-27 2009-01-02 X-Fab Semiconductor Foundries Ag Halbleiterstruktur zur Herstellung eines Trägerwaferkontaktes in grabenisolierten SOI-Scheiben
US8247884B2 (en) 2007-06-27 2012-08-21 X-Fab Semiconductor Foundries Ag Semiconductor structure for fabricating a handle wafer contact in a trench insulated SOI disc

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