DE4034693A1

DE4034693A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE4034693A1
Application number: DE4034693A
Authority: DE
Inventors: Dong-Sun Min; Dong-Soo Jun; Soo-In Cho; Yong-E Park
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1990-10-31
Filing date: 1990-10-31
Publication date: 1992-05-07
Also published as: GB9023721D0; GB2249418A

Description

Die vorliegende Erfindung bezieht sich auf ein DRAM (Dynamischer Zufallsspeicher mit wahlfreiem Zugriff), und insbesondere auf eine DRAM-Vorrichtung, die in der Lage ist, das mit kleinflächigen Layoutbereichen verbundene Kopplungsrauschen zu minimieren.

Bei einem konventionellen DRAM weist jede Speicherzelle einen Kondensator und einen MOS-Transistor auf, wobei diese Bauelemente zwischen den Bit- und Wortleitungen unter Bildung einer Matrix angeschlossen sind. Die Bitleitungen verlaufen parallel zueinander und besitzen die gleiche Länge. Weiter ist jedes Bitleitungspaar mit Leseverstärkern vom Flip-Flop-Typ verbunden.

Da das DRAM zu höheren Integrationsdichten tendiert, wird die dazugehörige Konstruktionsvorschrift immer minutiöser. Es wird also der Platz zwischen den Bitleitungen immer enger und der Speicherkondensator der Speicherzelle immer kleiner. Die Folge ist, daß sich ein falsches Funktionieren des Leseverstärkers aus der gegenseitigen Kopplungskapazität zwischen der Bitleitung eines arbeitenden Leseverstärkers und den darüber oder darunter befindlichen Bitleitungen während des Speicherzellenzugriffs und des Betriebs des Leseverstärkers ergibt.

Fig. 1 zeigt das Schaltbild einer konventionell gefalteten Bitleitungsstruktur. Gemäß Fig. 1 sind die Speicherzellen MC10 bis MC12 und MC20 bis MC22 an den Kreuzungen der Bitleitungen B0, , ..., B2, und an den Wortleitungen W1 und W2 angeschlossen. Weiter sind einige Bitleitungspaare (B0, ), (B1, ) und (B2, ) jeweils an Leseverstärker SA0 bis SA2 angeschlossen. Jede Speicherzelle weist einen MOS-Transistor M und einen Speicherkondensator C auf, der parallel zum Drain-Source-Pfad des MOS-Transistors M geschaltet ist. Jedes Drain des MOS-Transistors ist mit jeder Bitleitung B0, , ..., B2, verbunden, und jedes Gate der Speicherzellen MC10 bis MC12 und MC20 bis MC22 ist jeweils mit den Wortleitungen W1 oder W2 verbunden. Eine Klemme des Speicherkondensators C ist mit einer Spannungsklemme VP verbunden. Zwischen eine Bitleitung und das Substrat sind Kapazitäten C_BS eingefügt, während zwischen zwei benachbarten Bitleitungen Kapazitäten C_BB eingeschaltet sind, wobei C_S die Speicherkapazitäten der Speicherkondensatoren C bezeichnet.

Wenn die Speicherzellen MC10 bis MC12 durch ein von der Wortleitung W1 geliefertes Signal angesteuert werden, werden die Ladungen in den Speicherkondensatoren C dieser angesteuerten Speicherzellen jeweils durch die MOS-Transistoren M auf die Bitleitungen B0 bis B2 übertragen. Es wird also jede Spannung der betreffenden Bitleitung B0 bis B2 im Vergleich zu anderen Bitleitungen B0 bis B2 um den Wert Δ Vs erhöht oder erniedrigt

darin bedeutet: Vs die Spannung des Speicherkondensators C, und V_B die Spannung der Bitleitung vor der Ansteuerung der Speicherzellen.

Wenn die Spannung der Bitleitungen B0 bis B2 durch die Speicherzellen MC10 bis MC12 im Vergleich zur Spannung der anderen Bitleitungen bis um den Betrag Δ Vs erhöht wird, werden die Leseverstärker SA0 bis SA2 aktiviert, um die Spannung der Bitleitungen bis zu verringern, die um den Betrag Δ Vs kleiner als die Spannung der Bitleitungen B0 bis B2 ist. Dabei wird die Spannung an der Bitleitung B1 als Antwort auf die Spannungsabsenkung der benachbarten Bitleitungen und aufgrund der Wirkung der Kopplungskapazität C_BB verringert. Diese Wirkung wird zu einem immer ernsteren Problem, da der Platz zwischen den Bitleitungen bis und bis sowie die Kapazität der Speicherzellen MC10 bis MC12 und MC20 bis MC22 abnimmt.

Im einzelnen wird das Kopplungsverhältnis α, das den Grad des Kopplungsrauschens zwischen den Bitleitungen B0 bis B2 und bis wiedergibt, durch folgenden Ausdruck dargestellt:

Gemäß Gleichung (1) wird, wenn der Abstand zwischen den Bitleitungen B0 bis B2 und bis verringert wird, die Kopplungskapazität C_BB vergrößert, und damit wird auch das Kopplungsverhältnis α als Antwort auf die Abnahme der Speicherkapazität Cs der Speicherzellen MC10 bis MC12 und MC20 bis MC22 erhöht.

Wie zuvor erwähnt wird, wenn das Kopplungsrauschen zwischen den Bitleitungen erhöht wird, der Operationsbereich des Leseverstärkers verkleinert, so daß die Leseverstärker in die Lage kommen, falsch zu arbeiten. Um dieses Problem zu lösen, ist eine Speicherschaltung mit einer verdrillten Bitleiterstruktur entwickelt worden, wie in Fig. 2 dargestellt ist.

Gemäß Fig. 2 ist jedes Bitleitungspaar (B0, ), (B1, ), (B2, ), und (B3, ) 2N-mal oder mehrere Male verdrillt (N ist ganzzahlig), und die Leseverstärker SA0 bis SA3 sind an jedes Ende jedes der Bitleitungspaare (B0, ), (B1, ), (B2, ) und (B3, ) angeschlossen. Durch Verdrillen jedes Bitleitungspaares (B0, ), (B1, ), (B2, ) und (B3, ) in einander überkreuzenden Drehungen werden die benachbarten Bitleitungspaare im Überschneidungsbereich mit der gleichen Wortleitung nicht gleichzeitig verdrillt, so daß die Kopplungskapazität um etwa 50% gegenüber der in Fig. 1 dargestellten gefalteten Bitleitungsstruktur verringert werden kann.

Selbst wenn eine Intrakopplungskapazität innerhalb eines Bitleitungspaares bestehen bleibt, kann die Interkopplungskapazität zwischen benachbarten unterschiedlichen Bitleitungspaaren vollständig beseitigt werden. Die gesamte Kopplungskapazität der Bitleitung wird also um etwa 50% verkleinert, so daß das zwischen benachbarten Bitleitungen auftretende Kopplungsrauschen beträchtlich verringert werden kann. Um aber jedes Bitleitungspaar durch miteinander sich kreuzende Umdrehungen zu verdrillen, muß die Verdrillung mehr als zweimal erfolgen. Dadurch wird der Layoutbereich der Speicherzellengruppierung erheblich vergrößert, so daß es schwierig ist, einen hohen Integrationsgrad der Speicherzellen zu erreichen.

Es ist das Ziel der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, die das Kopplungsrauschen verringert und die Layoutgröße minimiert.

Gemäß der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung geschaffen, die gekennzeichnet ist durch:
Bitleitungen, die parallel zueinander angeordnet und an der gleichen Stelle durch eine Einheit von mehr als zwei Paaren benachbarter Bitleitungen verdrillt sind;
Wortleitungen, die die Bitleitungen kreuzen;
Leseverstärker, die an die Enden der Bitleitungspaare angeschlossen sind; und
Speicherzellen, die an den Kreuzungen der Bitleitungen und der Wortleitungen angeschlossen sind.

Diese und weitere Ziele, Merkmale und Vorteile der vorliegenden Erfindung sind in der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele in Verbindung mit den beigefügten Zeichnungen näher verdeutlicht.

Fig. 1 zeigt das Schaltbild eines konventionellen DRAM mit gefalteten Bitleitungen;

Fig. 2 stellt das Schaltbild eines konventionellen DRAM mit verdrillten Bitleitungen dar; und

Fig. 3 stellt das Schaltbild eines DRAM mit verdrillten Bitleitungen gemäß der vorliegenden Erfindung dar.

Nachfolgend wird die Erfindung unter Bezugnahme auf die beigefügten Zeichnungen näher beschrieben.

Fig. 2 stellt ein Schaltbild dar, das eine Ausführungsform eines DRAM mit verdrillter Bitleitungsstruktur gemäß der vorliegenden Erfindung veranschaulicht. Gemäß Fig. 3 sind obere Leseverstärker SAU in einer Reihe der oberen Seite, und untere Leseverstärker SAD in einer Reihe der unteren Seite angeordnet. Bitleitungen (B0, ) und (B2, ) sind mit den jeweiligen oberen Leseverstärkern SAU verbunden, während andere Bitleitungen (B1, ) und (B3, ) mit entsprechenden unteren Leseverstärkern SAD verbunden sind. Weiter sind Speicherzellen MC10 bis MC13 jeweils an den Kreuzungen der Bitleitungen B0 bis B3 und bis und den Wortleitungen Wl bis WK angeschlossen.

Die an die oberen Leseverstärker SAU angeschlossenen Bitleitungspaare (B0, ) und (B2, ) und die an die unteren Leseverstärker SAD angeschlossenen übrigen Bitleitungspaare (B1, ) und (B3, ) sind an der gleichen Stelle einmal miteinander verdrillt. Das heißt, das die Bitleitungspaare (B0, ) und (B2, ), die an die oberen Leseverstärker SAU angeschlossen sind, und die Bitleitungspaare (B1, ) und (B3, ), die an die unteren Leseverstärker SAD angeschlossen sind, jeweils an der gleichen Stelle in der Weise miteinander verdrillt sind, daß die Bitleitungspaare (B0, ) und (B2, ) nach außen hin verdrillt sind, während die Bitleitungspaare (B1, ) und (B3, ) jeweils im Mittelabschnitt verdrillt sind. Nach diesem Verdrillen verlaufen also die Bitleitungen so, daß sie nunmehr einer neuen bzw. einer anderen Bitleitung benachbart sind als vorher.

Dementsprechend wird sowohl die Intrakopplungskapazität, als auch die Interkopplungskapazität jeweils um etwa 50% reduziert, so daß die gesamte Kopplungskapazität ebenfalls um etwa 50% herabgesetzt und das Kopplungsrauschen wirksam verringert wird. Da weiter die Leseverstärker SAU und SAD getrennt voneinander an der Ober- und Unterseite angeordnet sind, kann die Größe jedes Leseverstärkers SAU und SAD verkleinert werden, so daß der Verstärkungsbereich vergrößert werden kann. Weiter werden alle Bitleitungen nur einmal in einer Einheit von vier Bitleitungen verdrillt, so daß der Zuwachs des Speicherzellenbereiches im Vergleich zur konventionell verdrillten Bitleitungsstruktur auf die Hälfte reduziert wird.

Das Verhältnis zwischen dem inkrementalen Kopplungsrauschen und der Speicherzellenfläche und der jeweiligen Bitleitungsstruktur geht aus der nachfolgenden Tabelle hervor:

Tabelle 1

Gemäß Tabelle 1 ist die Chipfläche der konventionell verdrillten Bitleitungsstruktur um den Wert ΔA größer als die der gefalteten Bitleitungsstruktur, während die Chipfläche der gemäß der vorliegenden Erfindung verdrillten Bitleitungsstruktur nur um 1/2 ΔA größer als die der gefalteten Bitleitungsstruktur ist.

Zum anderen besitzt das Intrakopplungsrauschen und das Interkopplungsrauschen der gefalteten Bitleitungsstruktur jeweils den Wert ΔN, so daß das gesamte Bitleitungsrauschen den Wert 2ΔN annimmt. Nun gibt es bei der konventionell verdrillten Bitleitungsstruktur kein Interkopplungsrauschen, während das Intrakopplungsrauschen den Wert ΔN besitzt. Infolgedessen liegt bei der verdrillten Bitleitungsstruktur gemäß der vorliegenden Erfindung das Intrakopplungsrauschen und das Interkopplungsrauschen jeweils bei 1/2 ΔN. Bei beiden verdrillten Bitleitungsstrukturen, also der konventionellen und der erfindungsgemäßen Struktur, beträgt die gesamte Kopplungskapazität gemeinsam ΔN.

Bisher wurde die vorliegende Erfindung in Verbindung mit der Verdrillung der Bitleitungen erläutert. Gemäß der Erfindung werden jedoch auch beim Verdrillen der Wortleitungen die gleichen Ergebnisse erzielt. Eine Vielzahl von oberen Leseverstärkern SAU werden ein einer Reihe an der Oberseite, und eine Vielzahl von unteren Leseverstärkern SAD werden in einer Reihe an der Unterseite angeordnet. Die Bitleitungen (B0, ) und (B2, ) werden jeweils an die oberen Leseverstärker SAU angeschlossen, während die Bitleitungen (B1, ) und (B3, ) jeweils an die unteren Leseverstärker SAD angeschlossen werden. Die Speicherzellen MCl0 bis MCl3 sind an den Kreuzungen der Bitleitungen B0 bis B3 und bis mit den Wortleitungen W1 bis WK angeschlossen, wobei die Wortleitungen an der gleichen Stelle durch eine Einheit von vier benachbarten Wortleitungen, anstelle der Bitleitungen, verdrillt sind. Nach diesem Verdrillen verläuft jede Wortleitung so, daß sie einer neuen Wortleitung benachbart ist. Gemäß der vorliegenden Erfindung können auch vier Wortleitungen und zwei Bitleitungspaare gleichzeitig verdrillt werden.

Wie oben erwähnt, wird gemäß der vorliegenden Erfindung das Intrakopplungsrauschen und das Interkopplungsrauschen wirksam verringert und weiter wird der Zuwachs der Chipfläche durch einmaliges Verdrillen aller Bitleitungen in einer Baueinheit von mehr als vier benachbarten Bitleitungen minimiert.

Die vorliegende Erfindung ist in keiner Weise auf die oben beschriebene Ausführungsform beschränkt. Verschiedene Abänderungen der offenbarten Ausführungsform sowie andere Ausführungsformen der Erfindungen liegen unter Bezugnahme auf die Erfindungsbeschreibung im Rahmen des fachmännischen Könnens. Es wird daher davon ausgegangen, daß die beigefügten Ansprüche jede solche Änderung oder Verkörperung als in den Rahmen der Erfindung fallend abdeckt.

Claims

1. Halbleiterspeichervorrichtung, gekennzeichnet durch:
Bitleitungen, die parallel zueinander angeordnet und an der gleichen Stelle durch eine Einheit von mehr als zwei Paaren benachbarten Bitleitungen verdrillt sind;
Wortleitungen, die die Bitleitungen kreuzen;
Leseverstärker, die an die Enden der Bitleitungspaare angeschlossen sind; und
Speicherzellen, die an den Kreuzungen der Bitleitungen und der Wortleitungen angeschlossen sind.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungen nach dem Verdrillen parallel in einer unterschiedlichen Reihenfolge gegenüber der ursprünglichen Anordnung verlaufen.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß ein Paar von Bitleitungen zwischen zwei getrennten Bitleitungen eines anderen Paares von Bitleitungen eingefügt ist.

4. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Leseverstärker in zwei Gruppen unterteilt sind, und jede Gruppe an der Oberseite und an der Unterseite angeordnet ist.

5. Halbleiterspeichervorrichtung nach den Ansprüchen 2 oder 4, dadurch gekennzeichnet, daß jeder Leseverstärker mit jedem Bitleitungspaar verbunden ist, das zwischen getrennten Bitleitungen an der Ober- und Unterseite eingefügt ist.

6. Halbleitervorrichtung, gekennzeichnet durch:
Bitleitungen, die parallel verlaufen;
Wortleitungen, die Bitleitungen kreuzen und an der gleichen Stelle in einer Einheit von mehr als vier benachbarten Wortleitungen verdrillt sind;
Leseverstärker, die an die Enden der Bitleitungspaare angeschlossen sind; und
Speicherzellen, die an den Kreuzungen der Bitleitungen und der Wortleitungen angeschlossen sind.

7. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Wortleitungen nach der Verdrillung parallel in einer unterschiedlichen Reihenfolge gegenüber ihrer ursprünglichen Anordnung verlaufen.

8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Leseverstärker in zwei Gruppen unterteilt sind und jede Gruppe an der oberen und unteren Seite angeordnet ist.

9. Halbleitervorrichtung, gekennzeichnet durch:
eine Vielzahl von Bitleitungen, die parallel verlaufen und an der gleichen Stelle in einer Einheit mit mehr als zwei Paaren benachbarter Bitleitungen verdrillt sind;
Wortleitungen, die die Bitleitungen kreuzen und parallel verlaufen und an der gleichen Stelle in einer Einheit von mehr als vier benachbarten Wortleitungen verdrillt sind;
Leseverstärker, die an die Enden der Bitleitungspaare angeschlossen sind; und
Speicherzellen, die an den Kreuzungen der Bitleitungen und der Wortleitungen angeschlossen sind.