DE4032178A1

DE4032178A1 - Doppelgate-synapsezelle

Info

Publication number: DE4032178A1
Application number: DE4032178A
Authority: DE
Inventors: Simon M Tam; Mark A Holler; Hernan A Castro
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1989-10-11
Filing date: 1990-10-10
Publication date: 1991-04-18
Also published as: JPH03174679A; GB2236881B; GB9011972D0; GB2236881A

Description

Die Erfindung bezieht sich auf das Gebiet von Assoziativ netzwerken zum Emulieren von Funktionen höherer Ordnung und insbesondere auf Synapsezellen zum Entladen einer neuralen Sum mierleitung in einem Assoziativnetzwerk.

In jüngster Zeit wurden erhebliche Anstrengungen auf die Entwicklung von elektronischen Schaltungen gerichtet, die Ge hirnfunktionen höherer Ordnung emulieren, wie Gedächtnistrai ning und/oder Wahrnehmung/Erkennung.

Eine Klasse von Schaltungsanordnungen, die ein Einga beereignis erfassen und ein Signalmuster zum Identifizieren dieses Ereignisses ausgeben, ist ein Assoziativnetzwerk. Asso ziationsnetzwerke nehmen generell die Form einer Matrix aus ho rizontalen Leitungen an, welche einen Satz vertikaler Leitungen gleicher Größe kreuzen und kontaktieren. Die horizontalen Lei tungen simulieren die Funktionen von Axonen im Cortex des Ge hirns und dienen als Eingänge. Die vertikalen Leitungen simu lieren die Funktion von Dendriten, die von Neuronen ausgehen. Jede vertikale Leitung endet an einem Summierelement, welches die Funktion des Neuronenzellenkörpers simuliert.

Innerhalb eines Assoziativnetzwerks werden Neuralsynapsen durch Schaltungszellen simuliert, welche elektrische Verbindun gen zwischen den horizontalen und vertikalen Leitungen des Netzwerks bilden. Individuelle Synapsen bilden eine gewichtete elektrische Verbindung zwischen einem Eingangs- und einem Sum mierelement, d. h. einem Neuronenkörper. Ein Neuron besteht aus einem Neuronenkörper, einer seine Eingänge modulierenden Syn apse und Axonen, welche seinen Ausgang verteilen.

Diese Synapsezellen können ihrer Natur nach entweder analog oder digital sein. Bei einer analogen Implementierung wird die gewichtete Summe der Eingangssignale gewöhnlich durch Summieren analoger Ströme oder Ladungspakete berechnet. Beschrieben ist eine Assoziativnetzwerk-Verarbeitungseinheit, bestehend aus analogen Verbindungselementen, in "VLSI for Artificial Intelli gence" herausgegeben von Jose G. DelGado-Frias und Will R. Moore, Kluwer Academic Publishers, 1989, Seiten 230-233.

Eine der schwierigsten und kritischsten Aufgaben, denen sich Forscher auf dem Gebiet von Neuralnetzwerken gegenüberse hen, ist die Integration der Synapsezellen, die auch als Kon taktstrukturen bezeichnet werden. Die verschiedenen vorgeschla genen Realisierungen reichen von nicht-programmierbaren binären bis zu programmierbaren analogen Verbindungen.

Bei einer analogen Synapsezelle müssen Betrachtungen der Zellengröße und Auflösung der Verbindungswichtung sorgfältig abgewogen werden. Außerdem bedingt ein Lernen innerhalb eines Assoziativnetzwerks adaptive Gewichtswerte, da ein typisches Netzwerksystem zyklisch eine Reihe von Wichtungsänderungen durchläuft, bis das Gesamtnetzwerk auf ein bestimmtes Muster zuläuft, welches von dem Muster von angelegten Eingaben abhän gig ist.

Fig. 2 der US-PS 48 02 103 zeigt eine Kontaktstruktur, die einen Transistor 34 mit schwebendem Gate verwendet. Das Bauele ment 34 dient zur Entladung einer Targetleitung des Netzwerks proportional zur Größe der auf dem schwebenden Gate des Bauele ments 34 gespeicherten Ladung. Die Größe der Konvergenzantwort des Netzwerks wird durch inkrementelles Löschen der Transisto ren mit schwebendem Gate geändert. Mit anderen Worten, die Ver bindungsstärke wird erhöht, um den der Targetleitung zugeordne ten Entladungsstrom zu vergrößern. Eine Detektorschaltung zeigt eine Konvergenzantwort an, sobald eine vorgegebene Ladungsmenge von der Targetleitung abgezogen worden ist.

Der Hauptnachteil der Kontaktstruktur gemäß dieser Druck schrift besteht darin, daß sie als einfaches Ein-Quadrant-Bau element arbeitet. D. h., die bekannte Synapsezelle erzeugt nur eine positive Aktivierungsfunktion entsprechend einer aktivier ten Anregungsverbindung. Es ist verständlich, daß biologische Speicher sowohl Anregungs- als auch Sperrverbindungen akkumu lieren, so daß sowohl positive als auch negative Antworten er zeugt werden. Eine sowohl anregende als auch sperrende Verbin dungen bildende Zelle ähnelt mehr der aktuellen Funktion, die von einer Synapse innerhalb des menschlichen Gehirns erfüllt wird. Außerdem hätte eine derartige Zelle die Möglichkeit, ra scher zu lernen, wodurch eine schnellere Konvergenz innerhalb eines Assoziativnetzwerks erzeugt wird. Was gebraucht wird, ist daher eine integrierte Multiquadranten-Synapsezelle, welche sowohl positive als auch negative Antworten erzeugt.

Wie zu sehen sein wird, umfaßt die Erfindung eine Synapse zelle, die einen oder mehrere Transistoren mit schwebendem Gate verwendet. Verschiedene Ausführungsformen der Erfindung bieten den Vorteil einer Multiquadranten-Funktionsweise, welche die Möglichkeit gibt, sowohl sperrende als auch anregende Verbin dungen innerhalb eines Assoziativnetzwerks herzustellen. Außer dem erreicht die erfindungsgemäße Zelle sehr hohe Dichten und schafft trotzdem volle inkrementelle Lernfähigkeiten.

Andere einschlägige Druckschriften sind die US-PS 47 60 437; die US-PS 46 60 166; die US-PS 47 82 460; "Programmable Analog Synapses For Micro Electronic Neural Networks using a Hybrid Digital-Analog Approach" von F.J. Mack u.a., IEEE In ternational Conference on Neural Networks, 24.-27. Juli, San Diego, Kalifornien; und "A Pipelined Associative Memory Imple mented in VLSI" von Clark u.a. in IEEE Journal of Solid State Circuits, Bd. 24, Nr. 1, Seiten 28-34, Februar 1989.

Die Erfindung ist auf eine Doppelgate-Synapsezelle zur Bil dung einer gewichteten Verbindung zwischen einer Eingabeleitung und einer mit zugehöriger Kapazität versehenen Ausgabe-Summier leitung gerichtet. Die Verbindung zwischen den Eingabe- und Ausgabeleitungen im Assoziativnetzwerk erfolgt unter Verwendung eines Transistors mit schwebendem Gate, wobei ein dem Transi stor zugeordnetes duales Steuergate mit der Eingabeleitung und dessen Drain-Elektrode mit der Ausgabeleitung gekoppelt sind. Die Ausgabesummierleitung in einem Assoziativnetzwerk ist ge wöhnlich mit einem Spannungsabtastelement, beispielsweise einem nicht-linearen Verstärker verbunden, der die Funktion des Neu ronenkörpers in einem biologischen Neuron simuliert.

Das schwebende Gate des Transistors dient zur Speicherung einer Ladung, welche der Stärke oder der Wichtung der neuralen Verbindung entspricht. Wenn ein binärer Spannungsimpuls einer gewissen Dauer an das Steuergate des Transistors mit schweben dem Gate angelegt wird, wird ein Strom erzeugt. Dieser Strom bewirkt eine Entladung der der Ausgabe-Summierleitung zugeord neten Kapazität. Da der Strom und damit die resultierende Ent ladung direkt proportional zu der auf dem schwebenden Gate ge speicherten Ladung und der Dauer des Eingabeimpulses sind, er füllt die Synapsezelle nach der vorliegenden Erfindung eine Multiplikationsfunktion.

Durch Verwendung einer Doppelgatestruktur wird eine Pro grammierstörung benachbarter Bauelemente im Netzwerk praktisch eliminiert.

Weitere Merkmale und Vorteile der Erfindung bzw. deren Aus führungsbeispiele ergeben sich aus der nachfolgenden Beschrei bung der Zeichnung. In der Zeichnung zeigen:

Fig. 1 ein Basisschaltungsmodell einer Kontaktstruktur, welche die Funktion einer Synapse im Cortex (Schale) des menschlichen Gehirns emuliert;

Fig. 2 eine Synapsezelle unter Verwendung eines einzigen Transistors mit schwebender Gate-Elektrode;

Fig. 3 die Ein-Quadranten-Synapsezelle gemäß Fig. 2 mit einem zusätzlichen Transistor zur Erleichterung se lektiver Programmierung/Löschung;

Fig. 4 eine Synapsezelle zur Bildung einer Zwei-Qua dranten-Multiplikation einer Eingangsspannung und einer gespeicherten Wichtung;

Fig. 5 die Zwei-Quadranten-Zelle gemäß Fig. 4 mit inte grierten zusätzlichen Transistoren zur Erleichte rung selektiver Programmierung/Löschung;

Fig. 6 eine Vier-Quadranten-Synapsezelle, welche einen Differenzeingang mit einer Differenzausgangssum mierleitung verbindet;

Fig. 7 die Vier-Quadranten-Zelle gemäß Fig. 6 unter Einbe ziehung zusätzlicher Transistoren zur Erleichterung selektiver Programmierung/Löschung;

Fig. 8 das bevorzugte Ausführungsbeispiel der Erfindung;

Fig. 9 eine Draufsicht auf eine Doppelgate-Bauelement struktur, wie sie bei der Erfindung Verwendung fin det; und

Fig. 10A und 10B Schnittansichten der Doppelgate-Bauele mentenstruktur.

In Fig. 1 ist ein Basisschaltungsmodell einer Kontaktstruk tur gezeigt, welche die Funktion einer Synapse im menschlichen Gehirn emuliert (vgl. Seite 104 in "Principles of Neuroscience" von Kandell & Schwartz, 2. Auflage, Elsevier). Die Schaltung gemäß Fig. 1 weist eine analoge Stromsummierleitung Sj auf, welche am Eingang eines neuralen Summierelements endet. Leitung Sj führt die Summe der einzelnen Strombeiträge aller dieser Leitung zugeordneten Synapsezellen. Leitung Sj ist mit einer Kapazität C gezeigt, die mit dem Knotenpunkt V gekoppelt ist. Ebenfalls mit dem Knotenpunkt V ist eine geschaltete Strom quelle verbunden, welche einen konstanten Strom von Io zuführt, wenn der Schalter T geschlossen ist. Die Schaltung gemäß Fig. 1 wird während des Zeitintervalls tp aktiviert, wenn der Schalter T geschlossen ist.

Wie für den Fachmann einzusehen ist, handelt es sich bei der Schaltung gemäß Fig. 1 um eine kapazitive Entladegrund schaltung. Eine vorgegebene, auf dem Kondensator C gespeicherte Ladungsmenge wird in direkter Proportionalität zum Produkt des Strom Io und des Zeitintervalls tp abgezogen. Daher erzeugt un ter Verwendung der Basiskontaktstruktur gemäß Fig. 1 ein Ein gangssignal in der Form eines Schließens des Schalters über eine gesteuerte Zeitspanne eine Ladungsverschiebung von dem Knotenpunkt V, welche sodann mit anderen Ladungsverschiebungen einfach durch Kopplung eines Anschlusses jeder Kontaktstruktur an den Knotenpunkt V summiert werden kann.

Die am Knotenpunkt V in Abhängigkeit vom Schließen des Schalters auftretende Spannungsänderung ist ein Vielfaches des Stroms Io (d. h. der gespeicherten Wichtung) und der Zeitspanne tp (d. h. der Eingabe in das Neuron), gegeben durch die Glei chung

Die Gesamtspannungsänderung am Knotenpunkt V für i Ein gänge, die über i Kontaktstrukturen mit dem Knotenpunkt V ver bunden sind, läßt sich wie folgt schreiben

wobei jedes Ioi und jedes t_pi unabhängig sind. Die elektri sche Funktion gemäß Gleichung (2) ist den Fachleuten als Punkt produktvektorberechnung bekannt und ist eine von mehreren übli chen Berechnungsmethoden, die bei der Modellbildung der Funk tion eines biologischen Neurons verwendet werden (siehe "Parallel Distributed Processing" von Rummelhart & McClellan, Bd. 1, Kapitel 2). Das Punktprodukt (dot product) wird konven tionell dargestellt als

wobei v und w den Eingangsvektor bzw. die gespeicherte Wichtung bezeichnen. Eine Stromquelle dient anstelle eines Wi derstandes dazu, jede Ladungsverschiebung unabhängig von der Spannung am Knotenpunkt V zu machen. Damit wird verhindert, daß eine Eingabe von dem Effekt einer anderen Eingabe abhängig wird.

Eine einfache Lernregel (häufig als Hebbische Lernregel be zeichnet) zum Programmieren der Kontaktstruktur gemäß Fig. 1 ist die Erhöhung des Stroms Io für alle Kontakte, die mit einer aktiven Eingabeleitung und einer Summierleitung, deren Antwort gesucht wird, verbunden sind. Dies hat den Effekt der Verstär kung der synaptischen Verbindung. Andere Lernregeln, beispiels weise Rückübertragung, können ebenfalls zur Einstellung der Io- Werte für die Gewinnung einer gewünschten Antwort von einem Neuronenkörper verwendet werden.

Fig. 2 zeigt eine gute funktionelle Integration der Kon taktstruktur, die durch das Schaltungsmodell gemäß Fig. 1 dar gestellt ist. In Fig. 2 ist die Konstantstromquelle Io durch einen MOS-Transistor 10 realisiert, der ein elektrisch ladbares schwebendes Gateelement hat. Am häufigsten wird der Transistor 10 mit einer schwebenden Polysilizium-Gateelektrode herge stellt, die von Isoliermaterial (z. B. Siliziumdioxid) vollstän dig umgeben ist. Ladung wird von dem schwebenden Gate mit Hilfe der Avalanche-Injektion, der Kanalinjektion, des Durchtunnelns usw. abgeführt. Es ist die Ladung auf der schwebenden Gate- Elektrode, welche die Leitfähigkeit des Bauelements beeinflußt. Wenn die Leitfähigkeit über einem bestimmten Pegel liegt, wird das Bauelement als in einem Binärzustand programmiert angese hen. Wenn die Leitfähigkeit unter einem anderen Pegel liegt, erscheint das Bauelement als programmiert in dem anderen Binär zustand. Für analoge Anwendungen wird die Ladung der schweben den Gate-Elektrode gesteuert, um Leitfähigkeits-Zwischenniveaus zwischen den oberen und unteren Grenzen zu bilden.

Transistoren mit schwebendem Gate können nach dem Stande der Technik in verschiedener Art aufgebaut sein; einige sind sowohl elektisch löschbar als auch elektrisch programmierbar, und andere benötigen zum Löschen beispielsweise ultraviolettes Licht. Die nicht-flüchtigen Speicherelemente werden häufig im Stande der Technik als EPROMs, EEPROMs oder Flash-EEPROMs be zeichnet. Die bevorzugte Ausführungsform der Erfindung verwen det Standard-Flash-EPROMs, verbessert mit gewöhnlichen Auswahl transistoren, obwohl Standard-EEPROMs oder EPROMs in geeigneter Weise im Rahmen des Erfindungsgedankens verwendet werden kön nen.

Im folgenden wird auf Fig. 2 Bezug genommen. Das Anlegen eines Eingangsspannungsimpulses einer vorgegebenen Nicht-Null- Dauer t_p an die Eingangsleitung 12 (bezeichnet mit Vi) ruft einen Strom Io im Transistor 10 hervor. Die Stärke des Stroms Io hängt von der auf dem schwebenden Gate des Transistors 10 programmierten Ladung ab. Wie gezeigt ist, ist das Steuergate des Bauelements 10 mit der Eingangsleitung 12, das Drain des Bauelements 10 mit dem Knotenpunkt 13 der Leitung 11 und die Source-Elektrode mit Erde verbunden. Der Strom Io bewirkt eine inkrementelle Entladung des mit der Leitung 11 am Knotenpunkt 13 verbundenen Kondensators 18. Nach der Gleichung (1) bewirkt dies eine entsprechende Änderung der Spannung auf der Leitung 11.

Es sei genauer der Fall betrachtet, daß ein Eingangsspan nungsimpuls einer gewissenen Dauer t_p an die Eingangsleitung 12 angelegt wird. Der Wert der Eingangsspannung ist seiner Natur nach digital und nimmt entweder einen Wert von 0 Volt oder des Versorgungspotentials z. B. VCC an. Die Pulsbreite ist jedoch ihrer Natur nach analog und dient zur Darstellung eines Werts innerhalb eines Kontinuums von möglichen Eingabewerten. Bei Eingang des Eingabeimpulses auf der Leitung 12 führt der Tran sistor 10 mit schwebender Gate-Elektrode einen Strom Io. Selbstverständlich hängt die Stärke des Stroms Io von der tatsächlichen Ladung auf der schwebenden Gate-Elektrode des Transistors 10 ab. Vorzugsweise ist der Transistor 10 als n-Ka nal-Bauelement ausgebildet, so daß die Stärke von Io relativ gering ist, wenn eine große negative Ladungsmenge auf dem schwebenden Gatebauteil vorhanden ist. Wenn andererseits eine kleine negative Ladungsmenge oder eine positive Ladung auf der schwebenden Gate-Elektrode vorhanden ist, so ist die Stärke von Io relativ groß.

Wie gesagt, bewirkt der Strom Io einen Abzug einer vorgege benen Ladungsmenge vom Kondensator 18. Es ist einzusehen, daß die Ladung auf verschiedene andere Weise gespeichert werden kann. Anstelle eines getrennten Speicherkondensators können beispielsweise der Leitung 11 zugeordnete parasitäre Kapazitä ten zur Ladungsspeicherung verwendet werden.

In der Zeit, in der die Eingangsleitung 12 auf einem hohen Potential ist, wird eine Ladungsmenge von der Leitung 11 abge zogen, welche direkt dem Produkt des Stroms Io und der Zeit spanne t_p entspricht. Die Spannung am Knotenpunkt 13 sinkt dementsprechend. Daher wirkt die erfindungsgemäße Synapsezelle gemäß Fig. 2 als eine Art von Ein-Quadranten-Multiplizierer, der ein Ausgangssignal liefert, welches von dem Produkt einer Eingangsimpulsbreite und der in der schwebenden Gate-Elektrode des Transistors 10 gespeicherten Ladungsmenge (d. h. die die ad aptive Wichtung darstellende Ladung auf der schwebenden Gate- Elektrode ) abhängig ist.

Die Verwendung von Pulsbreiten zur Darstellung von Ein gangssignalen zur Synapsezelle ist hinsichtlich der Energieauf nahme günstiger als konventionelle Spannungspegel-Abtastsche mata, da der Strom nur während des aktiven Abschnittes der Im pulsbreite fließt, wenn der Impuls "hoch" ist. Daher wird der Ruhestromverbrauch in den Zellen merklich reduziert.

Um die Übergangsstromspitzen zu reduzieren, werden die Vor derflanken 19 (Fig. 2) der an die verschiedenen Synapsen ange legten Eingangsimpulse relativ zueinander beliebig zeitverscho ben. Eine Möglichkeit hierfür besteht in der Verwendung eines freischwingenden Hochgeschwindigkeitstaktgebers zum Treiben ei nes Zählers, der dann die verschiedenen Übergangspunkte der Eingangsimpulse triggert. Auf diese Weise werden die Ein gangsimpulse relativ asynchron zu anderen Impulsen angelegt; niemals können mehrere Übergänge gleichzeitig auftreten. Wenn mehrere Eingangsimpulse derart synchronisiert wären, daß ihre Vorderflanken 19 gleichzeitig auftreten, so ergäben sich erheb liche Übergangsströme. Offensichtlich sind derartige Ströme un erwünscht. Zu beachten ist, daß das menschliche Gehirn Impulse erzeugt, die ebenfalls asynchron sind; möglicherweise hat dies die gleiche Ursache.

Das Programmieren und Löschen der Zelle gemäß Fig. 2 kann in bekannter Weise erfolgen. Beispielsweise kann im Falle von Flash-EPROM-Bauelementen das Bauelement 10 dadurch programmiert werden, daß sein Steuergate (verbunden mit der Eingangsleitung 12) und seine Drain-Elektrode (verbunden mit der Summierleitung 11) auf ein hoch positives Potential gebracht wird. Hoch posi tive Potentiale am Steuergate und Drain des Bauelements 10 be wirken, daß heiße Elektronen auf die schwebende Gate-Elektrode injiziert werden, wodurch deren Potentialschwelle angehoben und der Strom Io verringert wird.

Alle Transistoren mit schwebendem Gate innerhalb des Asso ziativnetzwerks können gleichzeitig dadurch gelöscht werden, daß die gemeinsame Source-Elektrode auf ein hohes positives Po tential angehoben wird, wie dies typischerweise bei Flash- EPROM-Bauelementen geschieht. Um beispielsweise den Transistor 10 zu löschen, wird das mit der Leitung 12 verbundene Steuer gate auf eine Spannung bei oder nahe Erdpotential gebracht. Das Anlegen eines hohen positiven Potentials an die gemeinsame Source-Elektrode bei Erdung des Steuergates bewirkt, daß Elek tronen von der schwebenden Gate-Elektrode zur Source-Elektrode hin tunneln. Dieser "Löschprozeß" reduziert den Schwellwert des Transistors mit schwebendem Gate und erhöht den Strom Io.

Um Bauelemente mit schwebender Gate-Elektrode innerhalb ei ner Synapsezelle selektiver zu löschen, ist ein getrenntes Source-Auswahl-Feldeffektbauelement erforderlich. Eine solche Schaltungskonfiguration mit einem Source-Auswahl-Feldeffektbau element 15 ist in Fig. 3 gezeigt. Das Bauelement 15 weist einen gewöhnlichen n-Kanal-MOS-Transistor auf. Wenn die Ansteuer- bzw. Auswahlleitung 16, die mit der Gate-Elektrode des Bauele ments 15 gekoppelt ist, auf ein hohes positives Potential ange hoben wird, wird die Source-Elektrode des Transistors 10 elek trisch mit der Leitung 14 gekoppelt. Ein hohes positives Pro grammierpotential (z. B. VPP) wird dann an die Source-Elektrode des Bauelements 10 über eine Leitung 14 angelegt. Während eines selektiven Löschens werden alle anderen Auswahlleitungen inner halb des Netzwerks generell geerdet. Bei einer normalen Lese- oder Assoziationsoperation werden alle Auswahlleitungen im Netzwerk auf ein hohes Potential gebracht, und ihre zugehörigen Programmierpotentialleitungen (z. B. Leitung 14) werden geerdet.

Die Einbeziehung des Auswahlbauelements 15 verdoppelt unge fähr die Zellengröße des Verbindungselements. Das Bauelement 15 fügt jedoch die Fähigkeit hinzu, die gespeicherte Wichtung in jeder Richtung, d. h. entweder positiv oder negativ, zu ändern. So kann beispielsweise die im Bauelement 10 gespeicherte Wich tung entweder vergrößert, und zwar durch inkrementelles Pro grammieren (d. h. Laden) der schwebenden Gate-Elektrode des Bau elements 10, oder durch inkrementelles Löschen (d. h. Entladen) des Bauelements 10 verringert werden. Die meisten Lernalgorith men, soweit sie der Anmelderin bekannt sind, erfordern inkre mentelle Wichtungsänderungen in beiden Richtungen. Die Einbe ziehung des Bauelements 15 ist außerordentlich erwünscht, mit Ausnahme derjenigen Fälle, bei denen eine vorgegebene Gewichts matrix in das Bauelement programmiert werden soll.

Da der Cortex des menschlichen Gehirns sowohl anregende als auch sperrende Verbindungen bildet, muß eine genaue Synapseim plementierung in der Lage sein, sowohl positive als auch nega tive Antworten zu erzeugen. Dies bedeutet, daß die Synapsezelle entweder zur Zwei-Quadranten- oder zur Vier-Quadranten-Multi plikation befähigt sein muß. Es hat sich gezeigt, daß Sperrver bindungen notwendig sind, damit ein Neuralnetzwerk zur Abbil dung von Eingabemustern auf Ausgabemuster generell geeignet ist.

Die Synapsezelle gemäß Fig. 4 implementiert eine Zwei-Qua dranten-Multiplikation, wobei eine Differenzspannung in Abhän gigkeit von einem Eingabespannungsimpuls erzeugt wird. Die Zelle weist zwei Transistoren 26 und 27 mit schwebenden Gate- Elektroden 28 bzw. 29 auf. Der Transistor 26 ist Drain-seitig mit einer Strom-Summierleitung 25 (bezeichnet als S_j1) gekop pelt, während die Drain-Elektrode des Transistors 27 mit der Strom-Summierleitung 26 (bezeichnet als S_j2) gekoppelt ist. Die Source-Elektroden beider Transistoren sind mit einem Bezugspo tential, z. B. Erde, gekoppelt. Die den Leitungen 25 und 26 zu geordneten Kapazitäten sind in Fig. 4 durch Kondensatoren 20 und 21 dargestellt, die mit Knotenpunkten 22 bzw. 23 gekoppelt sind. Der andere Belag jedes Kondensators ist geerdet. (Es ist klar, daß die tatsächliche Implementierung der Kondensatoren 20 und 21 verschiedene Formen annehmen kann, die auch von der oben beschriebenen Ausführungsform abweichen können.)

Ein bipolares Wichtungsmuster (der Ausdruck "bipolar" be zieht sich in diesem Zusammenhang auf die Befähigung des Ge wichts bzw. der Wichtung, entweder anregend oder sperrend zu wirken) ist in der Zelle der Fig. 4 durch Programmieren ver schiedener Spannungen auf die schwebenden Gate-Bauteile 28 und 29 gespeichert. Beispielsweise kann eine positive Wichtung als eine Spannung V₂₈ auf dem schwebendem Gate-Bauteil 28 definiert sein, die größer als eine Spannung V₂₉ ist, die auf dem schwe benden Gate-Bauteil 29 gespeichert ist. Eine negative Wichtung bzw. negatives Gewicht ist dann logischerweise durch den Fall definiert, daß V₂₉ größer als V₂₈ ist.

Beim Anlegen eines Eingangsspannungsimpulses der Dauer t_p führt jeder Transistor mit schwebendem Gate einen Strom, der direkt auf die gespeicherte Wichtung bezogen ist. Für den Fall einer programmierten positiven Wichtung (d. h. V₂₈ < V₂₉) ist der Strom I_o1 größer als der Strom I_o2. Daher ist die die Span nung am Knotenpunkt 22 betreffende Spannungsänderung größer als die Spannungsänderung am Knotenpunkt 23 (d. h. mehr elektrische Ladung wird vom Kondensator 20 abgezogen als vom Kondensator 21). Dieses Ergebnis läßt sich zweckmäßigerweise als eine posi tive Ausgangsantwort definieren. Eine negative Ausgabeantwort ergibt sich immer dann, wenn I_o2 größer ist als I_o1, wobei sich der Kondensator 21 stärker als der Kondensator 20 entlädt (selbstverständlich unter der Annahme, daß die Kondensatoren 20 und 21 gleiche Werte haben). Daher ist die Zelle gemäß Fig. 4 in der Lage, sowohl anregende als auch sperrende Verbindungen an einem neuralen Summierbauelement zu erzeugen.

Im folgenden wird auf Fig. 5 Bezug genommen, in der die Zwei-Quadranten-Synapsezelle gemäß Fig. 4 unter Einbeziehung zusätzlicher Transistoren 35 und 36 gezeigt ist, welche die se lektive Programmierung und Löschung von Bauelementen 26 und 27 mit schwebender Gate-Elektrode erleichtern. Die Auswahltransi storen 35 und 36, die bei dem beschriebenen Ausführungsbeispiel als gewöhnliche n-Kanal-MOS-Bauelemente ausgebildet sind, sind beide Gate-seitig mit der Auswahlleitung 37 gekoppelt, und ihre Drain-Elektroden sind mit den Source-Elektroden der Transisto ren 26 bzw. 27 gekoppelt; ihre Source-Elektroden sind mit den gemeinsamen Source-Leitungen 38 bzw. 39 gekoppelt.

Wie in Verbindung mit Fig. 3 beschrieben wurde, fügt die Einbeziehung von Auswahlbauelementen 35 und 36 die Fähigkeit hinzu, einzeln gespeicherte Wichtungen entweder in positive oder negative Richtung zu ändern oder anzupassen. Dies gibt der Synapsezelle gemäß Fig. 5 die Fähigkeit, im Vergleich zu einfa cheren Strukturen schneller zu lernen (d. h. rascher eine Kon vergenzantwort zu bilden).

Es ist einzusehen, daß unter Verwendung der Zeitintegrati onsmethoden die Notwendigkeit einer genauen Anpassung der Tran sistorbauelemente relativ unkritisch geworden ist. Solange der Strom durch jedes Bauelement mit schwebender Gate-Elektrode während der Zeitspanne t_p konstant bleibt, ist der Multiplika tionsprozeß linear genau (unter der Voraussetzung natürlich, daß die zugehörige Summierleitungskapazität selbst linear ist). Durch Bildung der Kapazität zum inkrementellen Programmieren und Löschen durch Verwendung von Auswahlbauelementen 35 und 36 unterstützt die Schaltung gemäß Fig. 5 auch das volle inkremen telle Lernen in einem Assoziativnetzwerk.

Eine Synapse, die zur vollen Vier-Quadranten-Multiplikation befähigt ist, ist insofern wichtig, als sie die Darstellung von Eingangsvektorkomponenten im Bereich von -1 bis +1 anstelle von 0 bis +1 ermöglicht. Generell ist die Länge (d. h. Größe) von Vektoren mit Komponenten im Bereich von -1 bis +1 nahezu kon stant, während die Länge von Vektoren mit Komponenten im Be reich von 0 bis +1 sich beträchtlich ändert. Neuronen, welche eine Punktproduktkalkulation ausführen, können zuverlässiger lernen, unterschiedliche Mustervektoren gleicher Länge im Ge gensatz zu Vektoren unterschiedlicher Längen zu erkennen.

Eine volle Vier-Quadranten-Multiplikation wird durch Ver wendung von Differenz-Eingabe- und -Ausgabe-Leitungen entspre chend der Prinzipdarstellung in Fig. 6 erreicht. Die Synapse zelle gemäß Fig. 6 weist Eingangsleitungen 50 und 51 auf, die mit den Gate-Elektroden von Transistoren 40, 41 bzw. 42, 43 ge koppelt sind. Die Drain-Elektroden der Transistoren 40 und 42 sind mit einer Stromsummierleitung 52 (bezeichnet als S_j1) ge koppelt, während die Drain-Elektroden der Bauelemente 41 und 43 mit einer Stromsummierleitung 53 (bezeichnet als S_j2) gekoppelt sind. Der Summierleitung 52 ist am Knotenpunkt 44 eine Kapazi tät 46 und der Stromsummierleitung 53 eine entsprechende Kapa zität 47 am Knotenpunkt 45 zugeordnet. Wie dargestellt ist, ist die andere Seite jedes Kondensators mit Erde verbunden. In ähn licher Weise ist die Source-Elektrode jedes Transistors in Fig. 6 mit einem Bezugspotential (z. B. Erde) gekoppelt.

Für positive Eingaben wird ein Spannungsimpuls über eine Zeitspanne t_PP an die Leitung 50 angelegt, während für negative Eingaben ein Spannungsimpuls über die Zeitspanne t_PN an die Eingabeleitung 51 angelegt werden kann. Wie zuvor ist die Länge oder Dauer des Impulses proportional zur Größe des Eingangssi gnals. Der durch die Bauelemente mit schwebender Gate-Elektrode fließende Strom ist ein Produkt der Eingangsimpulsdauer und des gespeicherten Wichtungsmusters in den Bauelementen 40-43. Zu beachten ist, daß nur ein Eingabeimpuls an der Zelle in Fig. 6 für ein vorgegebenes Eingangssignal ansteht. Mit anderen Wor ten, bei einem positiven Eingangssignal wird ein Impuls an die Leitung 50 angelegt, während Leitung 51 geerdet bleibt. Umge kehrt wird bei einem negativen Eingangssignal ein Impuls an die Leitung 51 angelegt, während Leitung 50 geerdet bleibt. Zu be achten ist, daß dieses Verfahren des Anlegens eines Eingangssi gnals an nur eine Leitung ein striktes Erfordernis ist. Die Potentiale des schwebenden Gates sind in Fig. 6 durch die Spannungen V₄₀-V₄₃ entsprechend den Transistoren 40-43 mit schwebender Gate-Elektrode dargestellt. Ein negatives Wich tungsmuster kann für den Fall definiert werden, daß V₄₁ größer als V₄₀ und V₄₂ größer als V₄₃ ist. Für diese Situation fließt dann, wenn ein positives Eingangssignal angelegt wird (d. h. t_PP < 0 und t_PN=0), mehr Strom durch den Transistor 41 im Ver gleich zum Transistor 40. Daher ist die Spannungsänderung am Knotenpunkt 45 aufgrund der Entladung des Kondensators 47 grö ßer als die Spannungsänderung am Knotenpunkt 44 aus der Entla dung des Kondensators 46. Diese Ausgabebedingung in Fig. 6 kann beliebig definiert werden als eine negative Ausgangsantwort. Logisch würde dann eine positive Ausgangsantwort dem Fall ent sprechen, bei dem die Spannungsänderung am Knotenpunkt 44 grö ßer als die Spannungsänderung am Knotenpunkt 45 ist.

In Übereinstimmung mit der angegeben Konvention würde ein positives gespeichertes Wichtungsmuster dem Fall entsprechen, bei dem die Spannung V₄₀ größer als V₄₁ und V₄₃ größer als V₄₂ ist. Bei Anlegen eines positiven Eingangssignals (d. h. t_PP < 0; t_PN=0) an die Zelle der Fig. 6 und Speichern eines positiven Wichtungsmusters wird eine Entladung auf der Leitung 52 er zeugt, die im Vergleich zur Entladung auf der Leitung 53 größer ist, d. h. eine positive Ausgabeantwort. Anlegen eines negativen Eingangssignals (d. h. t_PP=0; t_PN < 0) an die Zelle gemäß Fig. 6, die eine positive Wichtung speichert, erzeugt eine Entladung auf der Leitung 53, die im Vergleich zu derjenigen auf der Lei tung 52 größer ist, d. h. eine negative Antwort. In ähnlicher Weise führt das Anlegen eines negativen Eingangssignals an ein negatives gespeichertes Wichtungsmuster zu einer positiven Aus gangsantwort.

Zum Rekapitulieren: Nach den oben angegebenen Konventionen erzeugt ein positives Eingangssignal an einer positiven Wich tung eine positive Antwort, ein negatives Eingangssignal, ange legt an eine positive Wichtung (positive weight), eine negative Antwort; ein negatives Eingangssignal, angelegt an eine nega tive Wichtung, erzeugt eine positive Antwort; und ein positives Eingangssignal, angelegt an eine negative Wichtung, führt zu einer negativen Antwort. Daher liefert die Zelle gemäß Fig. 6 eine volle Vier-Quadranten-Multiplikation und bildet sowohl an regende als auch sperrende Verbindungen.

Es ist mit Bezug auf die Erörterung der Fig. 2 bis 6 einzusehen, daß die den Ausgangsstrom-Summierleitungen zugeord neten Kapazitäten voraufgeladen sein müssen, bevor eine neue Eingabeimpulsfolge oder ein Assoziationszyklus angelegt wird.

Voll inkrementelle Lernfähigkeiten können in die Zelle ge mäß Fig. 6 dadurch einbezogen werden, daß Auswahltransistoren mit den Source-Elektroden jedes der Transistoren 40-43 mit schwebendem Gate gekoppelt sind. Diese Transistoren werden nach der Beschreibung der Fig. 3 und der Fig. 5 angeordnet. Dies be deutet, daß die Gate-Elektrode jedes Auswahlbauelements mit ei ner Spannungsauswahlleitung und deren Source-Elektrode mit ei ner getrennten Programmierpotentialleitung gekoppelt ist. Pro grammieren und Löschen kann dann in der oben in Verbindung mit den Fig. 2-5 beschriebenen Weise stattfinden. Eine solche Schaltungskonfiguration unter Verwendung von Auswahltransisto ren zum Programmieren und Löschen ist in Fig. 7 gezeigt.

Fig. 7 zeigt n-Kanal-Auswahltransistoren 60-63, die mit Transistoren 40-43 gekoppelt sind. Die Spannungsauswahlleitung 67 ist mit den Gate-Elektroden der Transistoren 60 und 61 ge koppelt, während die Auswahlleitung 68 mit den Gate-Elektroden der Transistoren 62 und 63 gekoppelt ist. Die Transistoren 60 und 62 sind mit ihren Source-Elektroden mit der Leitung 64 ge koppelt, während die Source-Elektroden der Bauelemente 61 und 63 mit der Leitung 65 gekoppelt sind. Die Leitungen 64 und 65 liefern geeignete Potentiale für die Source-Elektroden der Transistoren 40-43 während des Programmierens, Löschens und normaler Leseoperationen.

Die Synapsezellen gemäß Fig. 6 und 7 sind nicht ohne Nach teile. Es sei der Fall angenommen, bei dem jeder der mit schwe bender Gate-Elektrode versehenen Transistoren 40-43 in Fig. 7 reine EEPROM-Bauelemente enthält und der Transistor 42 program miert werden soll. (EEPROM-Bauelemente sind manchmal für Anwen dungen vorzuziehen, bei denen niedriger Strom oder eine echte Fünf-Volt-Betriebsumgebung benötigt werden. Flash-EPROM-Bauele mente sind häufig großen Stromstößen unterworfen; beispiels weise dann, wenn die gesamte Spalte geschaltet wird. EPROMs ar beiten auch generell mit größeren Spannungen.) Um Bauelemente 42 zu programmieren, wird die Leitung 51 (verbunden mit dem Steuergate) auf ein Programmierpotential V_PP angehoben. Bei dem beschriebenen Beispiel ist V_PP angenähert 15-18 Volt. Die Drain-Elektrode wird danach geerdet, während die Source-Elek trode im wesentlichen potentialfrei gemacht wird, indem V_{select 2} (Leitung 68) auf ein niedriges Potential gebracht wird. Dies bewirkt, daß Elektronen vom Drainbereich zum schwe benden Gate des Bauelements 42 die dünne Oxidschicht nahe des Drains durchtunneln.

Ein Problem entsteht aufgrund der Tatsache, daß die Steuer gates der Bauelemente 42 und 43 mit derselben Eingangsleitung 51 gekoppelt sind. Da Leitung 51 während des Programmierens des Bauelements 42 auf Programmierpotential V_PP ist, hat das Bau element 43 dasselbe Potential. Als Folge davon wird der Pro grammierzustand des Bauelements 43 während eines Versuchs zum Programmieren des Bauelements 42 ernsthaft gestört.

In ähnlicher Weise wird beim Löschen des Bauelements 42 das Steuergate (über Leitung 51) geerdet, während das Drain (verbunden mit der Leitung 52) auf Programmierpotential (V_PP) gebracht wird. Dies führt zu einer Störung des Programmierzu standes des benachbarten Bauelements 40, da dessen Drain-Elek trode ebenfalls mit der Leitung 52 gekoppelt ist und die Span nung auf der Eingabeleitung 50 generell auf diejenige der Lei tung 51 während Programmier/Lösch-Operationen gebracht wird.

Zusammenfassend ist zu sagen, daß das Programmieren und Lö schen eines einzigen EEPROM-Transistors und der Synapsezelle entweder der Fig. 6 oder der Fig. 7 bedingt, daß die benach barten Transistoren in der Zelle ernsthaften Störbedingungen ausgesetzt sind. Die Störbedingungen für die Zelle gemäß Fig. 7 beim Programmieren oder Löschen des Bauelements 42 sind in Ta belle 1 weiter unten zusammengefaßt. Offensichtlich erzeugt ein Programmieren oder Löschen der anderen Bauelemente in der Zelle gemäß Fig. 6 oder 7 entsprechende Störungen in benachbarten Bauelementen.

Tabelle 1

In Fig. 8 ist das bevorzugte Ausführungsbeispiel der Erfin dung gezeigt. Die Zelle gemäß Fig. 8 weist vier identische EE PROM-Transistoren 70-73 auf, von denen jeder eine Doppelsteuer gatestruktur zur Verringerung der Störspannungsbedingungen in nerhalb der Zelle um einen Faktor von angenähert 2 enthält. Zu beachten ist, daß die Bauelemente 70-73 ohne einen zugehörigen Auswahltransistor gezeigt sind. Statt dessen sind die Source- Elektroden dieser Bauelemente direkt als mit Erde gekoppelt ge zeigt. Es ist einzusehen, daß Auswahltransistoren in die Zelle gemäß Fig. 8 einbezogen werden können, und zwar in ähnlicher Weise, wie bereits in Verbindung mit Fig. 7 beschrieben worden ist.

Bei dem Ausführungsbeispiel gemäß Fig. 8 weist Transistor 70 ein erstes Steuergate 74 auf, das räumlich über dem Feldbe reich des Bauelements orientiert ist. Das Steuergate 74 ist mit der Eingangsleitung 85, bezeichnet mit X_j1, verbunden, die auch mit dem Steuergate 78 des Bauelements 72 verbunden ist. In ähn licher Weise sind die Steuergates 76 und 80 der Bauelemente 71 und 73 mit der Eingangsleitung 86, bezeichnet als X_j2, gekop pelt. (Gates 76, 78 und 80 sind ebenfalls über dem Feldbereich ihrer entsprechenden Transistoren angeordnet bzw. orientiert.) Ein zweites Steuergate 75, das weitgehend über dem Kanalbe reich des Transistors 70 angeordnet ist, ist mit der Eingangs leitung 90, bezeichnet mit X_i1, verbunden, die ebenfalls mit dem Steuergate 77 des Transistors 71 verbunden ist. Die Steuer gates 79 und 81 der Bauelemente 72 bzw. 73 sind mit der Einga beleitung 91, bezeichnet mit X_i2, verbunden. (Die Gates 77, 79, 81 sind auch weitgehend über dem Kanalbereich ihrer entspre chenden Transistoren angeordnet.) Analoge Stromsummierleitungen 87 und 88 sind, wie gezeigt ist, mit den Drain-Elektroden der Bauelemente 70, 72 bzw. 71, 73 gekoppelt.

Um das Verständnis für die Betriebsweise der Zelle gemäß Fig. 8 zu erleichtern, sei der Fall betrachtet, daß der Transi stor 72 zuerst programmiert und dann gelöscht wird.

Um Transistor 72 zu programmieren, werden die Leitung 85 (verbunden mit dem Steuergate 78) und die Leitung 91 (verbunden mit dem Steuergate 79) beide auf ein hohes Programmierpotential V_pp gebracht. Die Drain-Elektrode des Bauelements 72 wird auf ein niedriges Potential durch Erden der Leitung 87 gebracht; Leitungen 86, 88 und 90 werden ebenfalls geerdet. Elektronenin jektion in die schwebende Gate-Elektrode wird durch Fowler- Nordheim-Durchtunneln der über dem N+ Drainbereich angeordneten dünnen Oxidschicht bewirkt, wenn beide Steuergates 78 und 79 auf ein hohes positives Potential kommen.

Die anderen Bauelemente, die das Potential V_pp an ihren Steuergates erhalten, umfassen die Transistoren 70 und 73. Auf grund des Programmierens des Bauelements 72 ist das Steuergate 74 des Transistors 70 auf dem Potential V_pp. Transistor 73 liegt mit seinem Steuergate 81 auf demselben Potential. Beide Transistoren 70 und 73 sind jedoch mit ihren anderen Steuerga tes (d. h. 74 bzw. 80) auf Erdpotential. Das insgesamt an beide Steuergates der Bauelemente 70 und 73 angelegte Potential wird daher um einen Faktor von angenähert 2 reduziert. Diese Reduk tion in dem angelegten Potential reicht aus, um Störungen der auf den schwebenden Gates dieser Bauelemente gespeicherten elektrischen Ladungen praktisch zu eliminieren. Daher wird die Empfindlichkeit der Transistoren 70 und 73 (sowie des Transi stors 71) auf Störungen infolge von Programmieroperationen am Transistor 72 wesentlich reduziert. Doppelgatetransistoren, welche ein hohes Potential auf einem Steuergate erhalten, wäh rend das andere auf niedrigem Potential bleibt, werden manchmal als "Betrieben in einem Halbauswahlmodus" bezeichnet.

Es sei jetzt der Fall betrachtet, daß der Transistor 72 ge löscht wird. Um den Transistor 72 zu löschen, wird die Leitung 87 auf das Potential V_pp gebracht, während Leitungen 85 und 91, die mit den Steuergates 78 und 79 gekoppelt sind, geerdet sind. Dies bewirkt, daß auf dem schwebenden Gate des Transistors 72 befindliche Elektronen die dünne Oxidschicht durchtunneln und in die Drain-Elektrode des Bauelements 72 eindringen. Um eine mögliche Störung der anderen Transistoren in der Zelle während des Löschens des Transistors 72 zu reduzieren, werden die Lei tungen 88 und 86 geerdet. Dies eliminiert eine mögliche Störbe dingung am Transistor 73.

Um die Störung für Transistor 70 zu vermeiden, wird die Leitung 90 (verbunden mit dem Steuergate 75) auf das Program mierpotential V_pp angehoben. Auch dadurch wird die Störung an dem Bauelement 70 merklich reduziert. Zu beachten ist, daß das Anlegen von V_pp an die Leitung 90 auch die Gate-Elektrode 77 des Transistors 71 auf das Programmierpotential bringt. Da die Leitung 86 jedoch normalerweise geerdet ist, während das Bau element 72 gelöscht wird, bleibt der Transistor 71 in dem Halb- Auswahl-Modus, was natürlich bedeutet, daß die Störung des Bau elements 71 praktisch nicht existiert.

Es ist auch zu realisieren, daß während der Leseoperationen der Synapsezelle gemäß Fig. 8 die X_j- und X_i-Leitungen mitein ander gekoppelt sein können. Dies bedeutet, daß der Eingangsim puls gleichzeitig an mehr als eine Eingangsspannungsleitung an gelegt werden kann, um die Zelle gemäß Fig. 8 abzutasten. Al ternativ kann ein Benutzer eine Bezugsspannung, beispielsweise V_CC, an die vertikalen Leitungen X_j anlegen, während die hori zontalen Leitungen X_i als Signalleitungen für die Eingangsspan nungsvektoren verwendet werden. Wenn beispielsweise die Leitun gen 85 und 86 auf V_CC gelegt werden, so liegt die Eingangsspan nung entweder an Leitung 90 oder 91.

Darüber hinaus könnte das Konzept der Verwendung von Transi storen mit doppeltem Steuergate zum Verhindern von Programmier störungen auch auf irgendeine der Synapsezellen der Fig. 2-7 ausgedehnt werden. Eine solche Implementierung würde natürlich das Splitten der Eingangsleitungen in X_i- und X_j-Komponenten enthalten.

Daher erzeugt das Splitten der Eingangsleitungen zum Akku mulieren der Doppelsteuergatestruktur der schwebende Gate-Elek troden aufweisenden Bauelemente eine verbesserte Synapsezelle, die gegenüber Störbedingungen während des Programmierens und Löschens der einzelnen Transistoren weitgehend immun ist. Die dem Programmieren und Löschen des Bauelements 72 zugeordneten Spannungspegel sind weiter unten in Tabelle 2 angegeben.

Tabelle 2

Tabelle 2 gibt eine gute Darstellung, wie Halb-Auswahlmodus in einer Doppelgatestruktur zum de facto-Eliminieren von Stö rungen in benachbarten Transistoren mit schwebendem Gate ver wendet werden kann.

Es ist auch klar, daß das Konzept der Verwendung eines Transistors mit doppeltem Steuergate zur Verhinderung von Pro grammierstörungen auch auf irgendeine der Synapsezellen gemäß Fig. 2-7 ausgedehnt werden kann. Eine solche Implementierung würde natürlich eine Trennung der Eingangsleitungen in X_i- und X_j-Komponenten bedingen.

Im folgenden wird auf Fig. 9 Bezug genommen, in der eine Draufsicht auf einen der Doppelgate-Transistoren 70-73 gemäß Fig. 8 gezeigt ist.

Das bevorzugte Ausführungsbeispiel gemäß Fig. 9 weist einen Drainkontakt 102 und einen Sourcekontakt 103 auf. Das schwe bende Gate ist durch eine erste Polysiliziumschicht 95 darge stellt. Das Steuergate weist zweite Polysiliziumschichten 75 und 74 auf. Die dünne Tunneloxidschicht ist in Fig. 9 durch das Rechteck 97 dargestellt. Die aktive Zone des Bauelements ist definiert durch die gestrichelte Linie 96, während die Überlap pung des aktiven Bereichs 96 und der Schicht 95 in der Zone un terhalb des Oxids 97 (siehe Fig. 10B) den Kanal 105 für den Transistor definiert. Bei der aktuellen Geräteimplementierung hat der rechteckige Tunnelbereich, der durch die Überlappung der Schichten 75 und 97 gebildet ist, eine Fläche von etwa 1,0 µm². Die Gesamtgröße der Zelle des Transistors gemäß Fig. 9 beträgt etwa 140 µm².

Zu beachten ist, daß die Polyschicht 75 dem X_i1-Eingang entspricht, während die Polyschicht 74 dem X_j1-Eingang des Transistors 70 entspricht. Bei dem bevorzugten Ausführungsbei spiel beträgt das Steuergate-Kapazitätsverhältnis zwischen den Gates 75 und 74 etwa 60 : 40. Es wird jedoch angenommen, daß ein großer Bereich von Kapazitätsverhältnissen zur Verhinderung von Störungen zwischen benachbarten Transistoren verwendet werden kann. Beispielsweise sollte ein Kapazitätsverhältnis von 50 : 50 oder 40 : 60 vernünftige Ergebnisse schaffen.

Im folgenden wird auf die Fig. 10A und 10B Bezug genom men, in der zwei Schnittansichten des Doppelsteuergate-EPROM- Bauelements gemäß Fig. 9 gezeigt sind. Fig. 10A ist eine Schnittansicht entlang der Schnittlinie A-A′, während Fig. 10B eine Schnittansicht entsprechend der Schnittlinie B-B′ der Fig. 9 ist. Wie in den Fig. 10A und 10B gezeigt ist, weisen die EEPROM-Transistoren 70-73 jeweils einen N+ Sourcebereich 99 auf, der von einem N+ Drainbereich 98 beabstandet ist. Das schwebende Gate 95 ist ein Polysiliziumgate, das vom Substrat 101 in einem Bereich des Bauelements durch Feldoxid 100 (siehe Fig. 10A) und in einem anderen Bereich des Bauelements durch ein dünnes Gateoxid 104 (Fig. 10B) isoliert ist. Das schwebende Gate 95 erstreckt sich vollständig über den Kanal 105 vom Rand der Source-Zone 99 und überlappt einen Teil der Drainzone 98, wie in Fig. 10B gezeigt.

Durchtunneln von Elektronen findet durch die sehr dünne Si liziumdioxidschicht 97 statt, welche bei dem bevorzugten Bei spiel eine Stärke von etwa 11 nm hat. Die Tunneloxidzone 97 liegt direkt über dem Drainbereich 98 des Bauelements. Ein dün nes Dielektrikum (z. B. Siliziumdioxid) trennt das schwebende Gate 95 von den Steuergateelementen 75 und 74. Das Steuergate 74 liegt über dem Feldoxid 100, während das Steuergate 75 in erster Linie über dem Kanalbereich des Transistors sowie über dem Tunnelbereich 97 angeordnet ist. EEPROM-Bauelemente 70-73 sind jeweils von einem Feldoxidbereich 100 umgeben.

Claims

1. Synapsezelle zum Entladen einer neuralen Summierleitung in einem Assoziativnetzwerk, deren Entladegeschwindigkeit eine Funktion der Dauer eines Eingangsspannungsimpulses und einer gespeicherten Wichtung ist, dadurch gekennzeichnet,
daß die Zelle einen Doppelgate-Transistor (70 ... 73) mit einer schwebenden Gate-Elektrode (95) zur Speicherung der ge speicherten Wichtung, einer Source-Elektrode (99), die mit ei nem Bezugspotential gekoppelt ist, einer Drain-Elektrode (98), die mit der neuralen Summierleitung (87) gekoppelt ist, einem ersten Steuergate (74), das mit einer ersten Eingabeleitung (85) gekoppelt ist, und einem zweiten Steuergate (75), das mit einer zweiten Eingabeleitung (90) gekoppelt ist, aufweist, und
daß die ersten und/oder zweiten Eingabeleitungen den Eingangs spannungsimpuls an den Doppelgate-Transistor (70) anlegen, um einen Stromfluß von der Drain-Elektrode zu der Source-Elektrode hervorzurufen, wobei der Strom die neurale Summierleitung (87) entlädt.

2. Synapsezelle nach Anspruch 1, dadurch gekennzeichnet, daß die gespeicherte Wichtung auf der schwebenden Gate-Elek trode (95) dadurch programmierbar ist, daß die ersten und zwei ten Steuergates (74, 75) auf ein hohes Potential gebracht wer den, während gleichzeitig die Drain-Elektrode (98) geerdet wird, so daß Elektronen von der Drain-Elektrode auf die schwe bende Gate-Elektrode tunneln.

3. Synapsezelle nach Anspruch 1 oder 2, dadurch gekenn zeichnet, daß die Wichtung von der schwebenden Gate-Elektrode (95) dadurch löschbar ist, daß die Drain-Elektrode (98) auf ein hohes Potential angehoben und gleichzeitig die ersten und zwei ten Steuergates (74, 75) geerdet werden, so daß Elektronen von der schwebenden Gate-Elektrode zur Drain-Elektrode tunneln.

4. Synapsezelle nach Anspruch 4, dadurch gekennzeichnet, daß die Drain-Elektrode (98) während des Löschens der Wichtung auf freiem, schwebendem Potential gehalten wird.

5. Synapsezelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Eingangsspannungsimpuls ein Binärimpuls ist.

6. Adaptive Synapsezelle zur Herstellung sowohl anregender als auch sperrender Verbindungen zwischen ersten und zweiten Eingangsspannungsleitungen einer neuralen Summiereinrichtung innerhalb eines Assoziativnetzwerks, dadurch gekennzeichnet,
daß die Zelle einen ersten Doppelgate-Transistor (70) mit einer ersten schwebenden Gate-Elektrode (95) zur Speicherung einer ersten Ladung, einer mit einer ersten Ausgangssummierlei tung (87) gekoppelten Drain-Elektrode (98) und mit ersten und zweiten Eingangsspannungsleitungen (85, 90) gekoppelten ersten und zweiten Steuergates (74, 75), wobei der ersten Ausgangssum mierleitung (87) eine erste Kapazität zugeordnet ist, und einen zweiten Doppelgatetransistor (71) aufweist, wobei letzterer eine zweite schwebende Gate-Elektrode zur Speicherung einer zweiten Ladung, eine mit einer zweiten Ausgangssummierleitung (88) gekoppelte Drain-Elektrode und mit der zweiten und einer dritten Eingangsspannungsleitung (90, 86) gekoppelte dritte und vierte Steuergates (76, 77) enthält, wobei der zweiten Aus gangssummierleitung eine zweite Kapazität zugeordnet ist und die Differenz zwischen den ersten und zweiten Ladungen eine Wichtung definiert; und
daß die ersten und zweiten Ausgangssummierleitungen (87, 88) ein Differenzsignal an die neurale Summiereinrichtung in Abhängigkeit von einem Eingangsspannungsimpuls einer gewissen Länge liefern, der an wenigstens eine der ersten, zweiten oder dritten Eingangsspannungsleitungen angelegt ist, wobei die Größe und das Vorzeichen des Differenzsignals direkt proportio nal zu der Dauer und der Wichtung sind.

7. Synapsezelle nach Anspruch 6, dadurch gekennzeichnet, daß der Eingangsspannungsimpuls an die zweite Eingangsspan nungsleitung anlegbar ist, während die ersten und dritten Ein gangsspannungsleitungen auf einem Bezugspotential liegen.

8. Synapsezelle nach Anspruch 6 oder 7, dadurch gekenn zeichnet, daß die erste Ladung dadurch auf die schwebende Gate- Elektrode programmiert wird, daß die ersten und zweiten Ein gangsspannungsleitungen (85, 90) auf ein hohes positives Poten tial angehoben werden, während gleichzeitig die erste Ausgangs summierleitung (87) geerdet wird, so daß ein Tunneln von Elek tronen aus der ersten Drain-Elektrode zur ersten schwebenden Gate-Elektrode bewirkt wird, und daß die dritte Eingangsspan nungsleitung während des Programmierens des ersten Doppelgate- Transistors (70) geerdet wird, damit die zweite Ladung auf der zweiten schwebenden Gate-Elektrode im wesentlichen frei von Störungen gehalten wird.

9. Synapsezelle nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß ein dritter Doppelgate-Transistor (72) mit einer dritten schwebenden Gate-Elektrode zur Speicherung einer dritten Ladung, einer mit der ersten Ausgangssummierleitung (87) gekoppelten dritten Drain-Elektrode und mit der ersten (85) und einer vierten (91) Eingangsspannungsleitung gekoppelte fünfte und sechste Steuergates (78, 79) und ein vierter Doppel gate-Transistor (73) mit einer vierten schwebenden Gate-Elek trode zur Speicherung einer vierten Ladung, einer mit der zwei ten Ausgangssummierleitung (88) gekoppelten Drain-Elektrode und mit den dritten und vierten Eingangsspannungsleitungen (86, 91) verbundenen siebten und achten Steuergates (80, 81) vorgesehen sind und daß die erste Ladung von dem ersten schwebenden Gate durch Anheben der ersten Ausgangssummierleitung (87) auf ein hohes positives Potential und gleichzeitiges Erden der ersten und zweiten Eingangsleitungen löschbar ist, so daß Elektronen von der ersten schwebenden Gate-Elektrode zur ersten Drain- Elektrode zum Tunneln gebracht werden.

10. Synapsezelle nach Anspruch 9, dadurch gekennzeichnet, daß die vierte Eingangsleitung (91) während des Löschens auf einem hohen positiven Potential gehalten wird, um eine Störung der dritten Ladung auf der dritten schwebenden Gate-Elektrode zu verhindern.

11. Synapsezelle nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, daß der Eingangsspannungsimpuls seiner Natur nach binär ist.

12. Synapsezelle zur Herstellung sowohl anregender als auch sperrender Verbindungen zwischen ersten, zweiten, dritten und vierten Eingangsleitungen und ersten und zweiten Ausgangssum mierleitungen, gekennzeichnet durch
einen ersten Doppelgate-Transistor (70) mit einer schweben den Gate-Elektrode (95), einer mit einem Bezugspotential gekop pelten Source-Elektrode (99), einem mit der ersten Ausgangssum mierleitung (87) gekoppelten Drain-Elektrode (98) und ersten und zweiten Steuergates (74, 75), die mit den ersten und drit ten Eingangsleitungen (85, 90) gekoppelt sind;
einen zweiten Doppelgate-Transistor (72) mit einer schwe benden Gate-Elektrode, einer mit einem Bezugspotential gekop pelten Source-Elektrode, einem mit der ersten Ausgangssummier leitung (87) gekoppelten Drain-Elektrode und dritten und vier ten Steuergates (78, 79), die mit der dritten bzw. der zweiten Eingangsleitung verbunden sind;
einen dritten Doppelgate-Transistor (71) mit einer schwe benden Gate-Elektrode, einer mit einem Bezugspotential gekop pelten Source-Elektrode, einer mit der zweiten Ausgangssummier leitung (88) gekoppelten Drain-Elektrode und fünften und sech sten Steuergates (76, 77), die mit den vierten bzw. ersten Ein gangsleitungen gekoppelt sind;
einen vierten Doppelgate-Transistor (73) mit einer schwe benden Gate-Elektrode, einer mit einem Bezugspotential gekop pelten Source-Elektrode, einer mit der zweiten Ausgangssummier leitung (88) gekoppelten Drain-Elektrode und siebten und achten Steuergates (80, 81), die mit den vierten bzw. zweiten Ein gangsleitungen gekoppelt sind;
wobei die Anordnung so getroffen ist, daß jede der schwe benden Gate-Elektroden elektrische Ladungen zum Steuern des Stromflusses durch die zugehörigen Transistoren derart spei chern kann, daß bei Anliegen einer Eingangsspannung gewisser Dauer an wenigstens einer der Eingangsleitungen ein Differenz ausgangssignal an den ersten und zweiten Ausgangssummierleitun gen (87, 88) erzeugt wird, dessen Größe und Vorzeichen direkt auf die Größe der elektrischen Ladungen, das durch die Diffe renz in den Ladungen zwischen den ersten, zweiten, dritten und vierten Transistoren gebildete Wichtungsmuster und die Dauer des Eingangsimpulses bezogen ist.

13. Synapsezelle nach Anspruch 12, dadurch gekennzeichnet, daß die Ladungen auf die schwebende Gate-Elektrode des zweiten Transistors (72) dadurch programmiert wird, daß die zweiten und dritten Eingangsleitungen (85, 91) auf ein hohes Potential ge bracht werden, während gleichzeitig die erste Ausgangssummier leitung (87) geerdet wird, so daß Elektronen von der Drain- Elektrode zur schwebenden Gate-Elektrode tunneln.

14. Synapsezelle nach Anspruch 13, dadurch gekennzeichnet, daß die ersten und vierten Eingangsleitungen (90, 86) und die zweite Ausgangsleitung (88) während des Programmierens geerdet sind, um eine Störung der elektrischen Ladungen auf dem schwe benden Gate der zweiten, dritten und vierten Transistoren zu vermeiden.

15. Synapsezelle nach einem der Ansprüche 12 bis 14, da durch gekennzeichnet, daß Ladungen von dem zweiten Transistor (72) dadurch gelöscht werden, daß die zweiten und dritten Ein gangsleitungen geerdet und gleichzeitig die erste Ausgangssum mierleitung (87) auf ein hohes positives Potential gebracht wird, um ein Tunneln von Elektronen aus der schwebenden Gate- Elektrode zur Drain-Elektrode des zweiten Transistors zu bewir ken.

16. Synapsezelle nach Anspruch 15, dadurch gekennzeichnet, daß die erste Eingangsleitung auf hohes positives Potential an gehoben wird, während die zweite Ausgangssummierleitung (88) während des Löschens geerdet wird, um eine Störung der elektri schen Ladungen auf den schwebenden Gate-Elektroden der ersten, dritten und vierten Transistoren (70, 71, 73) zu verhindern.