JPH03174679A - シナプスセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［関連出願の記載］ この出願は、本発明の譲受人に対して譲渡されている゛
連想ネットワークに興奮性結合と抑制性結合との双方を
与えることが可能なシナプスセル”′と称する１９８９
年７月１３日出願の同時係属出願第３７９，９３３号の
一部継続出願である。

［産業−にの利用骨！ｌＩＦ］ 本発明は、人の脳の皮質に於いて遂行される高次機能を
模倣するための連想ネットワークの分野に関する。更に
詳細には本発明は、入力ベク１〜ルとニューラル加算デ
バイスとの間に、重みを付けられた結合を提供するシナ
プスセルに関する。

［従来の技術］ 近頃、記憶学習及び／又は知覚・認識などの脳の高次機
能を模倣する電子回路の開発に、多大の努力が傾注され
ている。

入力事象を感知して、そのＦＩＴ象を表わす信号パター
ンを出力する回路デバイスの一形態に、連想ネットワー
クがある。連想ネットワークは通常、等しいサイズの垂
直ラインセットと交差し且つ接触している水平ラインか
らなるマトリックスの形をとる。水平ラインは、脳の皮
質の軸索の機能をシミュレートするものであり、入力と
して使用される。乗「ラインは、ニューロンから伸びて
いる樹状突起の機能をシミュレートする。各垂直ライン
は、ニューロン細胞体の機能をシミュレートすべく動作
する加算デバイスに於いて終わる。そうした連想ネット
ワークの一例が、この出願の譲受人に対して譲渡されて
いる“４象限乗算器を用いるニューラルネットワーク用
半導体セル“′と題する１９８８年１２月９日出願の同
時係属出願第０７／２８３，５５３号に示されている。

連想ネットワークに於いては、ネットワークの水平ライ
ンと垂直ラインとの間に電気的結合を提供する回路セル
によってニューラルシナプスがシミュレートされる。個
々のシナプスは、入力と、加算要素すなわちニューロン
との間に、重みを付けられた電気的結合を提供する。ニ
ューロンは、ニューロン細胞体と、その入力を調節する
シナプスと、その出力を分配する軸索とからなる。

これらのシナプスセルは、事実上、アナログであっても
ディジタルであってもよい。アナログ的実施に於ける入
力信号の重み付き加算は、普通、アナログ電流すなわち
チャージパケットの加算によって計算される。アナログ
結合要素からなる連想ネットワーク処理装置についての
一般的説明は、１９８９年、クルワー学術出版社（Ｋｌ
ｕｗｅｒＡｃａｄｅｍｉｃ　　Ｐｕｂｌｉｓｈｅｒｓ）
刊、ジョセ・Ｇ　デルガド　フリアス（Ｊｏｓｅ　　Ｇ
。

ＤｅｌＧａｄｏ−Ｆｒｉａｓ）　、ウィル・Ｒムーア（
Ｗｉｌｌ　　Ｒ，Ｍｏｏｒｅ）共編、゛″人工知能用Ｖ
ＬＳＩ（ＶＬＳＩ　　ｆｏｒ　　Ａｒｔｉｆｉｃｉａｌ
　　Ｉｎｔｅｌｌｉｇｅｎｃｅ）”の第２３０〜２３３
頁を参照するのがよい。

ニューラルネットワークの分野の研究者が直面する極め
て困難且つ重要な課題の一つは、接触構造体とも呼ばれ
るシナプスセルの集積化である。

これ迄に提案された幾つかの具体化束は、プログラムネ
能なバイナリから、プログラム可能なアナログ相互接続
にまで亘っている。

アナログ・シナプスセルに於いては、セルサイズについ
ての考察と、結合の重みの決定とは、注意深くバランス
させられねばならない。その上、代表的なネットワーク
システムは、供給される入力のパターンに依存する成る
パターンへとネットワーク全体が収束するまで一連の重
み変化を伴って循環する。従って、連想ネッｌ−ワーク
内に於ける学習は、重みの値に順応性を必要とする。双
方ともこの出願の譲受人に対して譲渡された“′ニュー
ラルネットワークセル等のための排他的論理和セル″と
題する１９８９年２月１０日出願の同時係属出願第３０
９．２４７号と゛浮遊ゲーｌ〜デバイスを用いたパター
ンマツチング用の排他的論理和セル“′と題する１９８
９年３月１７日出願の同時係属出願第３２５．３８０号
との中に、幾つがのシナプスセル回路が述べられている
。

フアイア（Ｆａｇｇｉｎ）他の米国特許第４゜８０２．
１０３号の第２図には、浮遊ゲート１〜ランジスタ３４
を用いる接点構造が開示されている。

デバイス３４は、デバイス３４の浮遊ゲート要素に蓄え
られている電荷の量に準じてネットワークの目標ライン
を放電させるために使用される。ネットワークの収束応
答の大きさは、浮遊ゲートトランジスタをインクリメン
タルに消去することによって変化させられる。言い換え
れば、目標ラインに関わる放電電流を増加させるために
は結合強度が強化される。予め定められた量の電荷がひ
とたび目標ラインから移動させられたならば、検出回路
が収束応答を表示する。

フアイア（Ｆａｇｇｉｎ）の第２図に示されている接点
構造の主な欠点は、それが単なる１象限デバイスとして
動作することである。すなわち、フアイアのシナプスセ
ルは、興奮性結合の活動化に対応して正の活動化機能を
果たすに過ぎない。

生物学的メモリは興奮性結合と抑制性結合との双方の機
能を有しており、従って、正の応答と負の応答との双方
を提供する。正の応答と負の応答との双方を提供し得る
セルの機能は、人の脳の中のシナプスによって遂行され
る実際の機能に一層よ０ く似ている。その」二、そうしたセルは素早く学習する
能力を有しているので、連想ネットワークに一層早い収
束をもたらす。それ故、必要とされるものは、正の応答
と負の応答との双方を生成することが可能な集積された
多象限シナプスセルである。

本発明は、１つ又はそれ以上の浮遊ゲー１へトランジス
タを用いるシナプスセルを包含している。

本発明の多様な実施態様は、興奮性結合のみならず抑制
性結合をする能力をも連想ボッ１〜ワークに提供すると
いう、多象限動作の利点を提供する。

さらに、本発明のセルは、極めて高い密度を成し遂げる
一方、インクリメンタルに学習する十分な能力をも提供
する。

当出願人が承知している上記り外の先行技術を以下に列
記する。デンカ−（Ｄｅｎｋｅｒ）他の米国特許第４，
７６０．４３７号。ホップフィールド（Ｈｏｐｆｉｅｌ
ｄ）の米国特許第４．６６０．１．６６号。スペンサー
（Ｓｐｅｎｃｅｒ）の米国特許第４，７８２．４．６０
号。カリフォルニ１ ア州すンディエゴ市で開催された７月２４〜２７日の「
ニューラルネッｌ−ワークに関するＩ　ＥＥＥ国際会議
」にて発表されたＦ・、■・マッグ（Ｆ。

Ｊ、Ｍａｃｋ）他による″混成ディジタルーアナログ手
法を使用する、マイクロエレクトロニックニューラルネ
ッ１〜ワーク用のプログラム可能なアナログシナプス”
、１９８９年２Ｅ刊ｒＩＥＥＥ半導体回路ジャーナルＪ
ＶＯ１，２４，第１巻、第２８〜３４頁のクラーク（Ｃ
１ａｒｋ）他による’ＶＬＳＩの中に具体化されるパイ
プライン処理連想メモリ″ ［発明の概要］ 本発明は、入力ラインと、関連付けられた静電容量を有
する出力加算ラインとの間に、重みを付けられた結合を
提供するためのデュアルゲ−１〜・シナプスセルに関す
る。連想ボッ１〜ワークの入力ラインと出力ラインとの
間の結合は浮遊グー１〜１〜ランジスタを用いてなされ
、そのｌ・ランジスタのデノーアル制御ゲートは入力ラ
インへ結合され、そのドレインは出力ラインへ結合され
る。連想ネッ２ トワーク内の出力加算ラインは、普通、生物学的ニュー
ロン内のニューロン細胞体の機能をシミニレ−１−１，
得る非線形増幅器などの電圧感知要素へと接続される。

神経の結合強度すなわち重みに対応する電荷を蓄えるた
め、トランジスタの浮遊ゲートが使用される。若干の持
続期間を有する２値電圧パルスが浮遊ゲートトランジス
タ たとき、電流が流れる。この電流は、出力加算ラインに
関連付けられている静電容量を放電させるように働く。

この電流及びその結果として生ずる放電は、浮遊ゲート
要素に蓄えられている電荷と入力パルスの持続期間とに
正比例するので、本発明のシナ１スセルは乗算機能を遂
行することとなる。

その上、デヱアルゲートｔｆ４造を用いることによって
、ネットワーク内の隣り合うデバイスのプログラミング
擾乱が事実」二除去される。

以下、添付図面を参照しつつ本発明の実施例について説
明する。

３ 「実施例］ 第１図には、人の脳の中のシナプスの機能を模倣する接
点構造の基本的回路モデルが示されている。（参考資料
としては、エルセヒエル（Ｅｌｓｅｖｉｅｒ）刊、カン
デル（Ｋａｎｄｃ　Ｉ　］　）、シュワルツ（Ｓｃｈｗ
ａｒｔｚ）共著“神経科学の原理（Ｐｒｊｎｃｉｐｌｅ
ｓ　　ｏｆ　　Ｎｅｕｒｏｓｃｉｅｎｃｅ）”第２版の
１．０４頁を参照のこと）。第１図の回路はアナログ電
流加算ラインＳ．を含んでおり、ラインＳ．はニューラ
ル加Ｊ　　　　　　　　　　　　　　　　　　　　　　
Ｊ算デバイスの入力端にて終わっている。ラインＳ、は
、そのラインに関連付けられている各シナプスセル個々
の寄与電流の合計を流す。ラインＳ。

は、ノード■にて静電容量Ｃに接続されている。

ノードＶには、スイッチＴが閉じられているときに一定
の電流■　を供給するための電流源も接続されている。

第１図の回路は、スイッチＴが閉じられている期間上　
の間だけ活動化される。

第１図の回路は、当業者ならば承知している筈の、静電
容量からの基本的な放電回路である。コ４ ンデンサＣに蓄えられている電荷が、電流Ｉ　と期間上
　との積に正比例する量だけ放出される。

このように、第１図の基本的な接点構造を用いて、「制
御された期間のスイッチ閉」の形式の入力信号がノード
■からの電荷移動を生じさせ、この電荷移動は次に、単
に各接点構造の電圧の１つをノード■へと結合すること
によって他の電荷移動と合計される。

スイッチの閉に応答してノード■に発生する電圧変化は
、電流Ｉ　（すなわち、蓄えられている重み〉と期間ｔ
　（すなわち、ニューロンへの入力）との積であり、次
式で表わされる。

ΔＶ＝ｃＩ　　ｔ　　　　　　　　　　　　　（１）　
　ｐ ｊ個の接点構造体を通じてノードＶへ結合されるｉ個の
入力に対する、ノードＶに於ける全電圧変化は、次式で
表わされる。

ΔＶＴ　ＯＴ−千”　工ｏ　ｉ七ｐｉ（２〉ここに、各
Ｉ　、と各ｔ　、とは独立である。

０１　　　　　　ｐ　１ 式（２）により与えられる電気的機能は点乗積ベク＋−
ル計算として当業者に知られており、生物学】５ 的ニューロンの機能をモデリングする場合にかなり一般
的に使用される計算の１つである。（ラメルバー１＝　
（Ｒｕｍｍｅ　１ｈａｒｔ）及びマクレラン（ＭｃＣｌ
ｅｌｌａｎ）による“′並列分布処理（Ｐａｒａｌｌｅ
ｌ　　ＤｉｓｔｒｉｂｕｔｅｄＰ　ｒ　ｏ　ｃ　ｅ　ｓ
　ｓ　ｉ　ｎ　ｇ　）　”の第１巻、第２章を見よ）。

点乗積は通常、次式で表わされる。

点乗積−・方−￥Ｖｉ・ｗｉ　　　　（３）ここに、お
よびＷはそれぞれ、入力ベクトル、蓄えられている重み
を表わす。ノードＶに於ける電圧から各電荷移動を独立
させるため、抵抗器の代わりに電流源が使用される。こ
れにより、入力が他の入力の影響を受けることを阻止す
る。

第１図の接点構造をプログラミングする為の簡単な学習
規則（ヘブ学習としてしばしば引用される）は、活動的
入力ラインと応答を得たい加算ラインとに結合されてい
る全ての接点に関わる電流Ｉ　を増加させることである
。これは、シナプス結合を強化する効果を有する。ニュ
ーロン細胞体から希望通りの応答が得られるように■　
の値を６ 設定するため、逆伝搬法などの他の学習規則が使用され
てもよい。

第２図は、第１図の回路モデルにより表わされる接点構
造の機能を良好に果たし得る完成された回路を示してい
る。第２図の定電流源Ｉ　は、電気的にチャージされ得
る浮遊ゲート要素を有するＭＯＳ）ランジスタ１０によ
って実現される。■・ランジスタ１０はしばしば、絶縁
物（例えば二酸化ケイ素）によって完全に取り囲まれて
いる多結晶シリコン浮遊ゲートを具備するようにして製
造される。なだれ注入、チャネル注入、トンネル効果に
よる潜り抜は等の様々な機構によって、負の電荷が浮遊
ゲートへと移動させられる。このデバイスの導電性を左
右するものは、浮遊ゲート」二の電荷である。もし、導
電率が成るレベル塩」二であるならば、そのデバイスは
２進の一方の状態にプログラムきれているものと見なさ
れる。また、もし導電率がもう１つのレベル以下である
ならば、２進の他方の状態にプログラムされているもの
と見なされる。アナログ的な適用業務に対しては、７ 浮遊ゲートは、上限と下限との間の中間的レベルの導電
率を与えるように制御される。

浮遊ゲートトランジスタは従来技術に於いて様々な形式
をとっており、成るものは電気的消去と電気的プログラ
ミングとが共に可能であり、また、他のものは消去用に
例えば紫外線を必要とする。

これらの不揮発性記憶素子は、従来技術に於いては、Ｅ
ＰＲＯＭ、ＥＥＰＲＯＭ、又はフラッシュＲＯＭとして
しばしば言及される。ここに提示する本発明の実施例は
、普通の選択用１〜ランジスタを付加されている標準的
フラッシュＥＰＲＯＭデバイスを使用するけれども、本
発明の精神及び範囲から逸脱することなく、標準的なＥ
ＥＰＲＯＭ又はＥＰＲＯＭへと容易に置換することが出
来る。

第２図について述べれば、予め定められたゼロではない
持続期間ｔ　を有する入力電圧パルスを人力ライン１２
（Ｖ、と記されている）へ与えることにより、■・ラン
ジスタ１０に電流Ｉ　が流れる。電流Ｉ　の大きさは、
■・ランジスタ１０の浮遊ゲート」二にプログラムされ
ている蓄積電荷によ８ って左右される。図示されているように、デバイス１０
の制御ゲートは入力ライン１２へ接続されており、デバ
イス１０のドレインはライン１１のノード１３へ接続さ
れており、ソースは接地されている。電流■　は、ノー
ド１３にてライン】１に接続されているコンデンサー８
をインクリメンタルに放電させるように動作する。これ
は、式（１）に従って、ライン１１上に存在する電圧に
、上記放電に対応する変化を生じさせる。

若干の持続期間上　を有する入力電圧パルスが入力ライ
ン１２へ加えられる場合をもっと詳細に考察してみよう
。入力電圧の値は事実上ディジタルであり、Ｏポル１−
であるか、もしくはＶ　　などの供給電位をとる。しか
しながら、パルス幅は元来アナログであり、とり得る連
続的な入力値を表現するために使用される。入力パルス
がライン１２に加えられると、浮遊ゲートトランジスタ
ー０は電流■　を導通させる。勿論、電流■　の大０　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　０きさは、トランジスター０の浮遊ゲート要素」二
に実在する電荷に左右される。トランジスター０は１つ ｎチャネルデバイスであるのが好ましく、従って、もし
大量の負電荷が浮遊ゲート要素上に存在するならば、電
流■　は相対的に小さくなる。他方、少量の負電荷もし
くは正電荷が浮遊グー１〜上に存在するならば、電流■
　は相対的に大きくなる。

上述したように、電流１　は、予定量の電荷をコンデン
サー８からＩＪＰ出させるように動作する。

電荷は、様々な代替手段により蓄えられてもよい。

例えば、独立したコンデンサを用いる代わりに、ライン
１１に付随しているバラスデイック容量が電荷を蓄える
ために用いられてよい。

入力ライン１２が高状態である間に、電流丁。

と期間１．　との積に正比例する量の電荷がライン１１
から排出される。それに付随して、ノード１３に於ける
電圧が低下する。それゆえ、第２図に示されている本発
明のシナプスセルは１象限乗算器タイプとして動作し、
その出力は、１〜ランジスタ１０の浮遊ゲー１〜」二に
蓄えられている電荷の量と入力パルス幅との積に依存す
る。（すなわち、浮遊ゲート」−に格納されている電荷
か、適応性を０ 有する重みを表現している。） シナゲスセルへの入力を表現するのにパルス幅を用いる
この方式は、パルスが高状態となっている活動的期間に
のみ電流が流れるので、通常の電圧レベル検出方式より
遥かに効率的である。かくて、非活動期に於けるセル内
の電力消費は著しく減少する。

過渡的電流スパイクを減少させるため、多数のシナプス
へと供給される多くの入力パルスの立上り遷移点１つ（
第２図を参照）が、互いに他のパルスに対してランダム
に、適宜ずらされてよい。

これを達成するための１つの方法は高速の自走クロック
を用いてカウンタを駆動するものであり、上記のカウン
タが、多数の入力パルスの遷移点を様々にトリガする。

このようにして、同時に多数の遷移が生ずることの無い
よう、どちらかと言えば互いに非同期的に多くの入力パ
ルスが供給される。もし、多数の人力パルスが同期させ
られてそれらの立上り遷移点１つが同時に生成されるな
らば、大きな過渡電流が流れる結果となる。そのよ１ うな電流は、明らかに望ましくないものである。

人の脳が、多分同様の理由で非同期的なパルスを生成し
ている点に留意されたい。

第２図のセルのプログラミング及び消去は、従来技術と
してよく知られた手法にてなされてよい。

フラッシュＥＰＲＯＭデバイスが用いられている場合に
は、例えば、デバイス］０の制御ゲート（入力ライン１
２へ接続されている）とトレイン（加算ライン１１へ接
続されている）とを正の高電位へと持上げることによっ
てプログラムされてよい。デバイス１０の制御ゲート及
びドレインに加えられた正の高電圧が、浮遊ゲー１〜へ
の熱い電子の注入をもたらし、それにより、スレショル
ドを」二昇させ電流■　を減少させる。

連思ネッ１〜ワーク内の全ての浮遊ゲートトランジスタ て一般に行われているように、共通ソースを正の高電位
へと持上げることにより同時に消去され得る。例えば、
）・ランジスタ１０を消去する際、ライン１２に接続さ
れている制御ゲー１〜は接地電位２ 付近の電圧とされる。制御ゲートを接地する一方で共通
ソースに正の高電位を加えると、浮遊ゲートからソース
へとトンネル効果によって電子が潜り抜ける。この゛消
去プロセス″は、浮遊ゲートトランジスタのスレショル
ドを低下させ、電流■。を増加させる。

シナプスセル内の浮遊グー１〜トランジスタデバイスを
もっと選択的に消去するには、ソースを個別に選択し得
る電界効果型デバイスが必要とされる。ソース選択用電
界効果型デバイス１５を含むそのような回路構成が第３
図に示されている。デバイス１５は、普通のｎチャネル
ＭＯＳトランジスタからなる。デバイス１５のゲートに
接続されている選択用ライン１６が正の高電位へと持ち
上げられたとき、トランジスタ１０のソースは電気的に
ライン】４に接続される。次に、正のプログラミング用
高電位〈例えばＶ　　）が、ライン１　ｐ ４を経由して浮遊ゲーＩ・デバイス１０のソースへと供
給される。選択的消去の間中、ネットワーク内の他の選
択用ラインの全ては、一般に接地され３ る。通常の読出し動作すなわち連想動作に於いては、ネ
ットワーク内の選択用ラインの全ては高状態とされ、そ
れらに関連付けられているプログラミング用電位ライン
（例えばライン１４）は接地される。

選択用デバイス１５を付加することによってこの結合要
素のセルの寸法はほぼ２倍になるけれども、デバイス１
５は、格納される重みを両方向に、すなわち正方向又は
負の方向に変化させる能力を付は加える。例えば、デバ
イス１０の中に格納される重みは、デバイス１０の浮遊
ゲー）〜要素をインクリメンタルにプログラミングする
（すなわち電荷を注入する）ことによって増加させられ
てもよく、また、デバイス１０をインクリメンタルに消
去する（すなわち放電させる）ことによって減少させら
れてもよい。支出願人が承知している学習アルゴリズム
の大多数は、重みの、両方向へのインクリメンタルな変
化を要求する。従って、予め定められた重みマｌ〜リッ
クスがデバイス内にプログラムされるべきである場合を
除き、デバイス４ １５を含むことは極めて好ましい。

人の脳の皮質は興奮性結合と抑制性結合との双方を有し
ているので、正確なシナプスを実現するためには、正の
応答ならびに負の応答を生成することが可能でなければ
ならない。これは、シナプスセルが２象限乗算又は４象
限乗算を遂行可能でなければならないということを意味
している。入力バターンを出力パターンヘマッピングす
るための十分な普遍性を有するニューラルネッ１〜ワー
クには、抑制性結合が必要である。

第４図のシナプスセルは２象限乗算を実現するものであ
り、２象限乗算に於いては入力電圧パルスに応じて差動
電圧が生成される。このセルは２つの浮遊ゲートトラン
ジスタ２６．２７を含んでおり、トランジスタ２６．２
７はそれぞれ、対応する浮遊ゲート要素２８．２つを有
している。トランジスタ２６のドレインは電流加算ライ
ン２５（Ｓｊｌと記されている）へ接続されており、方
、■・ランジスタ２７のトレインは電流加算ライン２６
′　（Ｓｊ２と記されている）へ接続されて５ いる。双方の１〜ランジスタのソースは、例えば接地な
どの基準電位へ結合されている。ライン２５、ライン２
６′に関連付けられている静電容量は、第４図に於いて
は、それぞれノード２２、ノード２３へ接続されている
コンデンサ２０、コンデンサ２１によって表現されてい
る。各コンデンサの他方の極板は接地されている。（も
ちろん、上に述べたように、実際の静電容量２０．２１
の具体的表現は様々な形式をとってよい。） 種々の電圧を浮遊ゲート要素２８．２つ上にプログラミ
ングすることによって、第４図のセルに両極性重みパタ
ーンが格納される。（この場合の゛′両両極性上いう語
は、重みの、興奮性と抑制性とのいずれをもとり得る能
力を表わす。）−例として、浮遊グー１〜要素２つに格
納されている電圧■　　よりも大きい電圧Ｖ２８を浮遊
グー１〜要素９ ２８に格納することによって、正の重みが定義される。

■　　の方かＶ２８よりも大きい場合には、２つ 当然、負の重みが定義される。

持続期間１．　の電圧入力パルスを加えられると、６ 各浮遊ゲートトランジスタは、格納されている重みと直
接的に関連する量だけの電流を導通させる。

たとえば、正の重みがプログラミングされている場合（
すなわち、■２８〉■２．の場合〉には、電流Ｉ　　の
方が電流Ｉ。２よりも大きくなる。

１ したがって、ノード２２に於ける電圧変化の方が、ノー
ド２３に於ける電圧変化よりも大きくなる。

（すなわち、コンデンサ２０から移動させられる電荷の
方が、コンデンサ２１から移動させられる電荷よりも多
い。）このような結果は、しきたりに従って、正の出力
応答と定義されてよい。電流■　　の方が電流Ｉ。、よ
りも大きい場合には、２ コンデンサ２１の方がコンデンサ２０よりも一層多くの
電荷を放電し、負の出力応答となる（もちろん、コンデ
ンサ２０及びコンデンサ２１は同じ容量値を有するもの
と仮定する〉。このように、第４図のセルは、ニューラ
ル加算デバイスに興奮性結合と抑制性結合との双方を生
皮することが可能である。

第５図には、浮遊ゲートデバイス２６．２７の７ プログラミングと消去との選択的実行を容易にするため
の補助的トランジスタ３５．３６を組み込んでいる第４
図の２象限シナプスセルが示されている。この提示実施
例に於ける選択用トランジスタ３５．３６は普通のｎチ
ャネルＭＯＳデバイスであり、それら双方のゲートは選
択用ライン３７へ接続されており、ドレインはそれぞれ
浮遊ゲー１−）ランジスタ２６．２７のソースへ接続さ
れており、ソースはそれぞれ共通ソースライン３８．３
９へ接続されている。

第３図との関連で述べたように、選択用デバイス３５．
３６を付加することにより、格納されている個々の重み
を正方向へでも負方向へでも変更し得る能力、すなわち
改造し得る能力が付加される。これは、第５図のシナプ
スに、単純な１象眼ｔｆ４戒に比し一層早い学習（すな
わち、より早い収束応答〉の能力を与える。

時間について積分する技術を使用することにより、トラ
ンジスタデバイスを厳密にマツチングさせる必要性がか
なり緩和される。浮遊ゲー）〜デバ８ イスの各々を流れる電流が持続期間ｔ　を通じて一定値
であるならば、乗算処理は線形であり正確である。（勿
論、関連付けられた加算ラインの静電容量自身が線形で
あるものと仮定する。）さらに、第５図の回路は、選択
用デバイス３５．３６を使用してプログラミングと消去
とをインクリメンタルに行なう能力を与えるので、連想
ネッｌ〜ワークに於ける完全にインクリメンタルな学習
を可能とする。

４象限乗算が可能なシナプスは、Ｏから＋ｌ迄ではなく
−１から＋１迄の範囲の入力ベクトル成分を表現可能と
するので極めて有益である。一般に、−１から＋１迄の
範囲の成分を有する入力ベクトルの長さ（すなわち大き
さ）はほぼ一定であるが、０から＋］迄の範囲の成分を
有するベク）〜ルの長さはかなり変化する。点乗積計算
を行なうシナプスを具備するニス−ロンは、長さが異な
るベタ１〜ルとは対照的な等しい長さを有する種々のパ
ターンのベクトルを識別し得るよう、−層適確に学習す
ることが可能である。

２つ ４象限乗算は、第６図に示されているように、示差的な
入力ラインと出力ラインとを用いて実行される。第６図
のシナプスセルの入力ライン５０及び入力ライン５１は
、それぞれ、浮遊グー１−１〜ランジスタ４０及び４１
のゲート、浮遊ゲー１−）ランジスタ４２及び４３のゲ
ートへ接続される。

■・ランジスタ４０のドレイン及びｌ・ランジスタ４２
のトレインは電流加算ライン５２（Ｓ、、）へ接続され
、一方、デバイスＡ１のトレイン及びデバイス４３のド
レインは電流加算ライン５３（Ｓ、２）へ接続される。

関連付けられたコンデンサ４６がノード４４にて加算ラ
イン５２へ接続され、また、同様のコンデンサ４７がノ
ード４５にて電流加算ライン５３へ接続される。図示さ
れているように、各コンデンサの他方の極板はアースへ
接続されている。同様に、第６図の各１〜ランジスタの
ソースは基準電位（例えばアース）へ結合されている。

例えば、正の入力としては持続期間上　　を有ｐ する電圧パルスがライン５０へ供給され、負の入０ イン５】へ供給されてよい。前に述べたように、パルス
の長さすなわち持続期間は、その入力の大きさに比例す
る。これらの浮遊ゲートトランジスタによって導通され
る電流は、入力パルスの持続期間と、デバイス４０〜４
３に格納されている重みパターンとの積である。入力１
つにつき１つの入力電圧パルスのみが第６図のセルに供
給されることに留意されたい。言い換えれば、正の入力
はライン５０へ供給されるパルスを右しており、ライン
５１は接地された状態のままである。逆に、負入力のパ
ルスはライン５１へ供給され、ライン５０は接地された
状態のままに止まる。−時に１本のラインのみに入力を
供給するようにしたこの方法の採用が厳格に必ず要求さ
れるわけではない。

双方のラインが活動的となっている状況によって、正の
値を表現することも可能であり負の値を表現することも
可能である。

１ 各浮遊ゲートの電位は、それぞれの浮遊ゲートトランジ
スタ Ｖ　　として第６図に示されている。Ｖ４１の方３ がＶ　　よりも大きく且つＶ　　の方が■４３よ４０　
　　　　　　　　　　　　４２ りも大きい場合に、負の重みパターンであると定義され
てよい。こうした状況で、正の人力（すなわち、１　　
　＞０、且つ、ｔ　　−０）が加えらｐｐ　　　　　　
　　　　　　ｐｎ れると、１〜ランジスタ４０を流れる電流よりも大きい
電流カ月−ランジスタ４１を通って流れる。従って、コ
ンデンサ４７の放電に起因してノード４５に引き起こさ
れる電圧変化は、コンデンサ４６の放電に起因してノー
ド４４に引き起こされる電圧変化よりも大きい。第６図
に於けるこのような出力状態が、任意に、負の出力応答
と定義されてよい。上述からの当然の帰結として、正の
出力応答は、ノード４４に引き起こされる電圧変化の方
がノード４５に引き起こされる爪Ｙ「変化を上口る状況
に対応する。

上述の約束事すなわち定義に従えば、格納される正の重
みパターンは、■　　の方かＶ４］より０ ２ も大きく且つＶ　　の方がＶ４２よりも大きい状３ 況に対応する。正の重みパターンを格納している第６図
のセルに正の入力（すなわち、ｔ　　〉０、ｐｐ 且つ、１　　　＝０）を加えると、ライン５３上にｐｎ 経験する放電よりも大きな放電がライン５２に生じ、す
なわち正の出力応答となる。正の重みを格納している第
６図のセルに負の入力（すなわち、七　　−〇、且つ、
ｔ　　〉０）を加えれば、うｐｐ　　　　　　　　　　
　　　ｐｎ イン５２上に経験する放電よりも大きな放電がライン５
３上に生じ、すなわち負の応答となる。同様にして、格
納されている負の重みパターンへ負の入力を加えると、
正の出力応答がもたらされる。

」二連の約束事に従いつつ要点を再び述べるならば、正
の重みに正の人力が与えられると正の応答を生じ、正の
重みに負の入力が与えられると負の応答を生じ、負の重
みに負の入力が与えられると正の応答を生じ、貝の垂み
に正の入力が与えられると負の応答を生ずる。このよう
に第６図のセルは、４象限乗算を行なって興奮性結合と
抑制性結合との双方を提供することが可能である。

３ 第２図〜第６図の説明に関連して述べるならば、新しい
入力パルスシーケンスすなわち新しい連想サイクルが与
えられる度毎に、その直前までに、出力電流加算ライン
に関連イ１けられているコンデンサを予め充電して置か
ねばならないことは当然である。

各浮遊ゲーｊ・トランジスタ４０〜４３のソースへ結合
される選択用トランジスタを設けることによって、イン
クリメンタルな学習能力が第６図のセルに組み込まれる
。これらの選択用１〜ランジスタは、第３図及び第５図
の教えるところに従って配列される。すなわち、幾つか
の選択用デバイスのゲー■〜が１本の電圧選択用ライン
へ接続され、それらのソースは別々のブロクラミング用
電位ラインへと接続される。プログラミング及び消去は
、第２図〜第５図に関連して上述したようにして行われ
てよい。そのような、プログラミング及び消去を容易に
するための３Ｚ択用１〜ランジスタを用いた回路楢戒が
、第７図に示されている。

第７図には、それぞれの浮遊ゲート１−ランジス４ タ４０〜４３に接続されているｎチャネルの選択用トラ
ンジスタ６０〜６３が示されている。電圧選択用ライン
６７はトランジスタ６０のゲート及びトランジスタ６１
のゲートへ接続され、一方、選択用ライン６８はトラン
ジスタ６２のゲート及びトランジスタ６３のゲー■・へ
接続される。トランジスタ６０のソース及びトランジス
タ６２のソースはライン６４へ接続され、一方、デバイ
ス６１のソース及びデバイス６３のソースはライン６５
へ接続される。ライン６４及びライン６５は、プログラ
ミング期間中、消去の期間中、及び、通常の読出し動作
の期間中、トランジスタ４０〜４３のソースに適切な電
位を与える。

８〜１０　の　　　についての 第６図および第７図のシナプスセルには、幾らかの欠点
が無いわけではない。第７図の各浮遊ゲートトランジス
タ４０〜４３が純然たるＥＥＰＲＯＭからなっており、
しかも、トランジスタ４２へのプログラミングを必要と
する状況を考えてみよう。（ＥＥＰＲＯＭデバイスは、
電流が少なく５ て済むことを要するか又は実際に５ボルトで動作し得る
ことを要するような応用に対してしばしば選択される。

一方、フラッシュＥＰＲＯＭデバイスは、例えば列全体
がスイッチングされるような場合に大きな電流サージを
しばしばこうむり易い。

ＥＰＲＯＭも一般に、高めの電圧で動作する。）デバイ
ス４２をプログラムずべく、制御ゲートに結合されてい
るライン５１かプログラミング電位Ｖ　　へと上昇させ
られる。ここに提出した実施ｐ 例に於いては、■　　はほぼ１５〜Ｊ８ポル１〜でｐ ある。次にドレインが接地され、一方、ソースは、Ｖｓ
ｅ　Ｉ　ｅｃｔ２　＜ライン６８）を低電位とすること
によって浮動状態にされる。これによって電子が、デバ
イス４２のドレイン領域から浮遊ゲー■・へと、ドレイ
ン付近の薄い酸化物領域を通って潜り抜ける。

デバイス４２の制御ゲー１〜とデバイス４３の制御ゲー
トとが同一の入力ライン５１へ結合されているという事
実に起因して、１つの問題が生ずる。

デバイス４２のプログラミング期間中はライン５６ １がプログラミング電位Ｖ　　であるから、デバｐ イス４３もその同一の電位となる。その結果、デバイス
４２をプログラムしようと企てる毎に、デバイス４３の
プログラミング状態が激しく掻き乱される。

同様に、デバイス４２を消去するには、制御ゲートが（
ライン５１を経由して〉接地され、一方、（ライン５２
に結合されている〉ドレインはプログラミング電位Ｖ　
　とされる。これは、隣りのｐ デバイス４ｏのプログラミング状態の擾乱をもたらす。

なぜならば、隣りのデバイス４０のドレインも又ライン
５２へ結合されており、その上、プログラミング／消去
動作期間中、入力ライン５０の電圧は一般にライン５１
の電圧の跡を追うからである。

つまり、第６図または第７図のシナプスセルの単一のＥ
ＥＰＲＯＭＩ−ランジスクをプログラムするか又は消去
しようとすると、セル内の隣接するトラ−９乙夕が激し
い擾乱状態にさらされることを□ｙｉ難い。デバイス４
２をプログラミング又は７ 消去する場合の第７図のセルに於ける擾乱状態が、以下
に示す表１に要約される。明らかに、第６図又は第７図
のセル内の他のデバイスのプログラミングもしくは消去
が、それに対応する擾乱を隣りのデバイスに生成する。

表１（ｉ） ８ 表１（ｉｉ） このたび提出された本発明の実施例が第８図に示されて
いる。第８図のセルは４つの同一のＥＥＰＲＯＭ）ラン
ジスタフ０〜７３からなっており、その各々は、セル内
の擾乱電圧状況をほぼ半分に減らすためのデュアル制御
ゲーｌ−構造を有している。デバイス７０〜７３には選
択用トランジスタが組み合わせられていない点に留意さ
れたい。そして、それらデバイスのソースは直接的に接
地へ結合されている。但し、第７図に於いて説明したと
同様の手法にて、選択用トランジスタが第８図９ のセルへ組み込まれてもよい。

第８図のトランジスタ７０は、このデバイスのフィール
ド領域の」一方に空間的拡がりをもって配置されている
第１の制御ゲート７４を具備している。デバイス７０の
制御ゲート７４とデバイス７２の制御ゲー１〜７８とが
、Ｘｊ］と記されている入力ライン８５へ結合されてい
る。同様に、デバイス７１の制御ゲート７６とデバイス
７３の制御ゲート８０とが、Ｘｊ２と記されている入力
ライン８６へ結合されている。〈ゲート７６、ゲート７
８及びゲート８０も又、それらの、対応するトランジス
タのフィールド頑域の上方に配置されている。〉 トランジスタ７０のチャネル領域の上方に通例配置され
ている第２の制御ゲート７５は、Ｘｉ□と記されている
入力ライン９０へ結合されている。

入力ライン９０は、トランジスタ７１の制御ゲート７７
へも結合されている。デバイス７２の制御ゲート７つと
デバイス７３の制御ゲート８１とは、Ｘ、２と記されて
いる入力ライン９１へ結合され０ ている。（ゲー１〜７７．７９及び８１は通例、対応す
るトランジスタのチャネル領域の上方に配置される。〉
アナログ電流加算ライン８７．８８にはそれぞれ、デバ
イス７０及び７２のドレイン、デバイス７１及び７３の
ドレインが結合されている。

第８図のセルの動作を理解する助けとするため、トラン
ジスタ７２が先ずプログラムされ、次いで消去されるケ
ースを検討してみる。

トランジスタ７２をプログラムするためには、（制御ゲ
ート７８へ結合されている）ライン８５と〈制御ゲート
７９へ結合されている）ライン９１との双方が、プログ
ラミング用高電位Ｖ　　とｐ される。デバイス７２のトレインは、ライン８７を接地
することによって低電位とされる。ライン８６．８８及
び９０も接地される。制御ゲート７８と制御ゲート７９
との双方を正の高電位にすると、ファウラーノルドハイ
ムトンネリングによって、Ｎ＋ドレイン領域の」一方に
配置されている薄い酸化物を貫いて電子が浮遊ゲート内
へと注入さ１ れる。

制御ゲートに電位Ｖ　　を受は取るこれ以外のｐ デバイスには、１〜ランジスタフｏ及びトランジスタ７
３がある。デバイス７２のプログラミングのおかげで、
トランジスタ７ｏの制御ゲート７４が電位Ｖ　　となり
、一方、１〜ランジスタフ３は制ｐ 御ゲート８１がその同じ電位となる。しがしながら、ト
ランジスタ７０及び７３のもう一方の制御ゲート〈すな
わち、それぞれゲート７５及びゲー１−８０　）は接地
電位である。従って、デバイス７０の制御ゲート及びデ
バイス７３の制御ゲートへ供給される合計としての電位
は、はぼ半分に減らされる。供給電位に於けるこの減少
は、これらのデバイスの浮遊ゲート上に蓄えられている
電荷の擾乱を事実上除去するに十分である。こうして、
トランジスタ７２のプログラミングによって引き起こさ
れる擾乱に対する）・ランジスタフｏ及び７３（ならび
にトランジスタ７１）の感度は、十分に低下させられる
。制御ゲートの一方には高電位を受取り他方は低電位に
とどまっているデュアル２ ゲート■・ランジスタは、「半選択モード」の動作状態
にあると言われることがある。

ここで、トランジスタ７２が消去される状況について検
討してみる。１〜ランジスタフ２を消去するためには、
ライン８７は電位Ｖ　　とされ、−ｐ 方、制御ゲート７８、制御ゲート７９にそれぞれ結合さ
れているライン８５及びライン９１は接地される。これ
によって、１〜ランジスタフ２の浮遊ゲート上に存在す
る電子が、薄い酸化物領域を通り抜けてデバイス７２の
ドレインの中へと戻る。

■・ランジスタフ２の消去期間中に起こり得るセル内の
他の１〜ランジスタに対する擾乱を減少させるため、ラ
イン８８及びライン８６が接地される。

これは、トランジスタ７３に於ける擾乱状態の可能性を
全て除去する。

トランジスタ７０に対する擾乱を除去するために、（制
御ゲート７５に結合されている）ライン９０がプログラ
ミング電位■　　へと上昇させら　ｐ れる。これは、デバイス７０に対する擾乱を著しく減少
させる。ライン９０への■　　の適用は、ｐ ３ トランジスタ７１のゲーＩ〜７７をもプログラミング電
位とする。しかしながら、デバイス７２を消去している
ときにはライン８６は通例接地されているので、トラン
ジスタ７１は半選択モードにとどまる一一一このことは
勿論、デバイス７１に対する擾乱が木質的に存在しない
ことを意味している。

第８図のシナプスセルの読出し動作期間中、Ｘ、ｊライ
ンとＸｉミラインが一緒に結合されてもよい。ずなわち
、第８図のセルを感知すべく、２つ以上の入力電圧ライ
ンへ同時に入力バルスが与えられてもよい。或いはまた
ユーザは、水平ラインＸｉを入力電圧ベクトルのための
信号ラインとして用いる一方で、垂直ラインＸｊにはＶ
　　など　Ｃ の電圧基準を供給することも出来る。例えば、もしライ
ン８５及びライン８６かＶ　　であるならば、入力電圧
はライン９０かライン９１かのいずれかに与えられる。

その」二、プログラミング擾乱を阻止するためにデュア
ル制御ゲー１−１〜ランジスタを使用するこの４ 概念は、第２図〜第７図に示されているシナプスセルの
いずれに対しても拡張され得る。勿論、そのような実施
は、入力ラインをＸｉ要素及びＸｊ要素へ分割すること
を含む。

このように、浮遊ゲートデバイスのデュアル制御ゲーｌ
−構造に適応させるため入力ラインを分割することによ
って、個々の１〜ランジスタのプログラミング期間中及
び消去期間中に通例生ずる擾乱状況の影響を受けること
のない改首されたシナプスセルが作り出される。デバイ
ス７２のプログラミング及び消去に関わる電圧レベルを
表２に示す。

表２（ｉ） ／Ｉ５ 表２（ｉｉ） 隣り合う浮遊ゲート１ヘランジスタに於ける擾乱を実際
に除去するためデヱアルゲ−１・構造に於ける「半選択
モード」がどのように使用されるかを、表２は良く示し
ている。

第９図は、第８図のデュアルゲ−１・ｌ・ランジスタフ
０〜７３のうちの］つのものの」二面図である。

この提示実施例に於いて、トランジスタ７０〜７３は、
本発明の譲受人に対して譲渡されており且つ参考資料と
してここに組み入れられる１９８８年１１月２１日出願
の゛ＥＥＰＲ，ＯＭセル及びフラッシュＥＰＲＯＭセル
を同時に加＝［するための６ プロセス°”と称する同時係属出願第２７４．４．２０
号の中に述べられているようなプロセス、の流れを用い
て加工される。上述の同時係属出願に述べられているプ
ロセスとの基本的な違いは、制御ゲートが別個の２つの
部分７５．７４に分割されていることである。

第９図に示されている提示実施例は、ドレインコンタク
ｌ−１０２とソースコンタクｌ−１，０３とを含む。浮
遊ゲートは、第１の多結晶シリコン層９５によって表現
されている。制御ゲー１〜は、第２の多結晶シリコン層
７５．７４からなる。第９図に於いては、薄いｌ〜ンネ
ル酸化物領域が長方形９７によって表現されている。こ
のデバイスのアクティブ領域は破線９６によって定義さ
れており、一方、酸化物９７（第１．　ＯＢ図を参照〉
領域以外の領域に於けるアクティブ領域９６と層９５と
の交差が、トランジスタのためのチャネル１０５を形成
する。実際にこのデバイスを具体化する場合、層７５と
層９７との交差によって形成される正方形のトンネル領
域の面積は、はぼ１．０ミクロン７ 平方（μｍ２）である。第９図のトランジスタのユニツ
１〜セル全体のサイズは、はぼ１４０μｍ２である。

多結晶層７５はＩ・ランジスタフ０のＸ、１人力に対応
し、一方、多結晶層７４はＸ５１人力に対応する。この
提示実施例に於いて、ゲート７５とゲー■・７４との間
の制御ゲート静電容量比はほぼ６０・４０である。しか
しながら、隣接１〜ランジスタの擾乱を阻止するために
、広範囲の静電容量比が使用され得るものと考えられる
。たとえば、５０・５０又は４０６０の静電容量比は合
理的な結果をもたらすであろう。

第１．ＯＡ図及び第１．　ＯＢ図は共に、第９図のデュ
アル制御ゲー１−ＥＰＲＯＭデバイスの断面図である。

第１．ＯＡ図は切断線Ａ−Ａ′についての断面図であり
、第１０Ｂ図は線Ｂ−Ｂ′についての断面図である。第
１０Ａ図及び第１．ＯＢ図に示されているように、ＥＥ
ＰＲＯＭ＋−ランジスタフ０〜７３は各々、Ｎ＋ドレイ
ン領域９８がら離して配置されているＮ＋ソース領域９
つを具備する。

８ 浮遊ゲーＩ・９５は、デバイスの成る領域に於いてはフ
ィールド酸化物１００によって基板１０１から絶縁され
（第１０Ａ図を参照）、また、デバイスの他の領域に於
いては薄いゲート酸化物１０４によって基板１．０１か
ら絶縁されている（第１０Ｂ図を参照）多結晶シリコン
ゲートからなる。浮遊ゲート９５は、第１０Ｂ図に示さ
れているように、ソース領域９９の縁からチャネル１０
５を完全に横切って伸びており、月つ、ドレイン領域９
８の部分に覆い被さっている。

電子の潜り抜けは、この提示実施例に於いてはほぼ１］
０人の厚さである極めて薄い二酸化ケイ素の層９７を貫
いて生ずる。トンネル酸化物９７は、デバイスのドレイ
ン領域９８の上に直接に配置される。薄い絶縁体く例え
ば二酸化ケイ素）が、制御ゲート要素７５．７４から浮
遊ゲート９５を隔てている。制御ゲート７４はフィール
ド酸化物１、００の上方に配置されており、一方、制御
ゲート７５は、１〜ンネル領域９７の上方のみならず、
第−義的にトランジスタのチャネル領域の上方に９ 配置される。ＥＥＰＲＯＭデバイス７０〜７３は各々、
フィールド酸化物領域１００によって取り囲まれている
。

これまでに述べた説明を読み終えたならば、本発明につ
いての様々な変更と修正とが当業者には明らかとなるで
あろうが、例示の目的で示された特定的な実施例が本発
明を制限するものであるとみなされるべきではない。例
えば、この開示に於いてはデュアル制御ゲートデバイス
格造を具体化する為の特定の方法を示したけれども、こ
れ以外の実施方法を用いることも可能である。それゆえ
、ここに提示された実施例の詳細にわたる記述は請求の
範囲を限定する為のものではなく、本発明にとって不可
欠な特徴は請求項に列挙されている。

以」−、デュアルゲート１〜ランジスタ構造を使用する
改良されたシナプスセルについて説明を加えた。

【図面の簡単な説明】

第１図は、人の脳の皮質白に於ｃ′）るシナプスの０ 機能を模倣する接点構造の基本的回路モデルの図、第２
図は、ただ１個の浮遊ゲート１−ランジスタを用いるシ
ナプスセルの図、 第３図は、選択的なプログラミング／消去を容易にする
ための補助的トランジスタを組み込んだ第２図の１象限
シナプスセルの図、 第４図は、入力電圧と格納されている重みとの２象限乗
算を提供するシナプスセルを示す図、第５図は、選択的
なプログラミング／消去を容易にするための補助的トラ
ンジスタを組み込まれている第４図の２象限セルを示す
図、 第６図は、差動入力を差動出力加算ラインへと結合して
いる４象限シナプスセルの図、第７図は、選択的なプロ
グラミング／消去を容易にずべく補助的トランジスタを
組み込んだ第６図の４象限セルの図、 第８図は、このたび提出する本発明の実施例を示す図、 第９図番よ、本発明に於いて用いられるデコーアルゲー
１〜デバイス椙造の」ユ面図、 １ 明細書の浄書（内容に変更なし） 第１０Ａ　図及び第１０Ｂ図は、このたび提出する本発
明の実施例に於いて用いられるデュアルゲートデバイス
構造の断面図である。 １０．２６．２７．４０〜４３・・・浮遊ゲートトラン
ジスタ、 １１．２５．２６’、５２．５３・・・出力電流加算ラ
イン、 １２．３Ｌ　　５０ぐ　５１．８５．８６．９０．９１
・・・入力ライン、 １５．３５．３６．６０〜６３・・・ソース選択用の補
助的デバイス、 １６．３７．６７．６８・・・選択用ライン、１８．２
０．２１．４６．４７・・・コンデンサ、１９・・・入
力パルスの立上り、 ２８．２９・・・浮遊ゲート要素、 １４．３８．３９．６４．６５・・・共通ソースライン
（プロア”ラミング用電位ライン）、７０〜７３・・・
ＥＥＰＲＯＭ　）ランジスタ、７４．７６．７８．８０
・・・第１制御ゲート、７５．７７．７９．８１・・・
第２制御ゲート、５２− ９５　第１多結品シリコン層〈浮遊ゲート）９６・　ア
クティブ領域、 ９７−［い）〜ンネル酸化物領域、 ９８・・ドレイン（Ｎ　＋　）領域、 ９つ・・ソース（Ｎ＋）領域、 １００　・フィールド酸化物、 １０１・・・基板、 】０２・・・ドレインコンタク）・、 １０３・・ソースコンタクＩ・、 ｌＯ／ｌ・−博いゲート酸化物、 １０５　・ヂャネル

Claims (3)

【特許請求の範囲】
1. （１）連想ネットワーク内のニユーラル加算ラインを放
   電させるためのシナプスセルであつて：前記放電の割合
   は、入力電圧パルスの持続期間と、蓄えられている重み
   との関数であり； 前記シナプスセルは、デュアルゲートトランジスタから
   なつており； 前記デュアルゲートトランジスタは、前記重みを蓄える
   ための浮遊ゲートと、基準電位へ結合されているソース
   と、前記ニューラル加算ラインへ結合されているドレイ
   ンと、第１入力ラインへ結合されている第１制御ゲート
   と、第２入力ラインへ結合されている第２制御ゲートと
   を有しており；前記第１入力ライン及び／又は前記第２
   入力ラインは、前記ドレインから前記ソースへと電流を
   流すために、前記入力電圧パルスを前記デユアルゲート
   トランジスタへと結合し； 前記電流は、前記ニューラル加算ラインを放電させる； ようにしたことを特徴とするシナプスセル。
2. （２）ニューラル加算デバイス内の第１入力電圧ライン
   と第２入力電圧ラインとの間に興奮性結合と抑制性結合
   との双方を与えるための、適応性を有する連想ネットワ
   ーク用シナプスセルであつて：それぞれ第１入力電圧ラ
   イン、第２入力電圧ラインへ結合されている第１制御ゲ
   ート及び第２制御ゲートと、第１の電荷を蓄えるための
   第１浮遊ゲートと、第１出力加算ラインへ結合されてい
   る第１ドレインとを有する第１デュアルゲートトランジ
   スタと； それぞれ前記第１入力電圧ライン、第３入力電圧ライン
   へ結合されている第３制御ゲート及び第４制御ゲートと
   、第２の電荷を蓄えるための第２浮遊ゲートと、第２出
   力加算ラインへ結合されている第２ドレインとを有する
   第２デュアルゲートトランジスタと、を具備しており； 前記第１出力加算ラインは、そこへ結合させられた第１
   の静電容量を有しており； 前記第２出力加算ラインは、そこへ結合させられた第２
   の静電容量を有しており； 前記第１の電荷と前記第２の電荷との差が、重みを定義
   しており； 前記第１出力加算ライン及び前記第２出力加算ラインは
   、前記第１、第２、第３入力電圧ラインのうちの少くと
   も１つへ与えられる幾らかの持続期間を有する入力電圧
   パルスに応答して、前記ニューラル加算デバイスへ差分
   信号を提供し；前記差分信号の大きさ及び極性は、前記
   持続期間と前記重みとに正比例する； ようにしたととを特徴とするシナプスセル。
3. （３）第１、第２、第３、第４入力ラインと第１、第２
   出力加算ラインとの間に、興奮性結合と抑制性結合との
   双方を与えるためのシナプスセルであつて： それぞれ前記第１入力ライン、前記第３入力ラインへ結
   合されている第１制御ゲート及び第２制御ゲートと、浮
   遊ゲートと、基準電位へ結合されているソースと、前記
   第１出力加算ラインへ結合されているドレインとを有す
   る第１デュアルゲートトランジスタと； それぞれ前記第３入力ライン、前記第２入力ラインへ結
   合されている第３制御ゲート及び第４制御ゲートと、浮
   遊ゲートと、基準電位へ結合されているソースと、前記
   第１出力加算ラインへ結合されているドレインとを有す
   る第２デュアルゲートトランジスタと； それぞれ前記第４入力ライン、前記第１入力ラインへ結
   合されている第５制御ゲート及び第６制御ゲートと、浮
   遊ゲートと、基準電位へ結合されているソースと、前記
   第２出力加算ラインへ結合されているドレインとを有す
   る第３デュアルゲートトランジスタと； それぞれ前記第４入力ライン、前記第２入力ラインへ結
   合されている第７制御ゲート及び第８制御ゲートと、浮
   遊ゲートと、基準電位へ結合されているソースと、前記
   第２出力加算ラインへ結合されているドレインとを有す
   る第４デユアルゲートトランジスタとを具備しており； 前記浮遊ゲートの各々は、幾らかの持続期間を有する入
   力電圧が前記入力ラインのうちの少くも１つへ与えられ
   たならばいつでも前記第１出力加算ラインと前記第２出
   力加算ラインとの間に差分出力信号が生成されるように
   前記トランジスタの電流を制御する電荷を蓄えており； 前記差分出力信号の大きさ及び極性は、前記電荷の大き
   さと、前記第１、第２、第３、第４トランジスタの間の
   前記電荷の差によつて形成される重みパターンと、前記
   入力パルスの持続期間とに直接的に関連付けられている
   ； ようにしたことを特徴とするシナプスセル。