DE3901364A1 - Anordnung zur herbeifuehrung eines "zoom"-effektes beim farbfernsehen - Google Patents

Description

Die Erfindung bezieht sich auf einen Fernsehempfänger mit einer Einrichtung zur Bildvergrößerung.

In der US-Patentschrift 47 74 581, die auf den gleichen Erfinder (Shiratsuchi) zurückgeht, ist eine Schaltungsanordnung zum Vergrößern eines Fernsehbildes in Realzeit beschrieben. Bei einer dort geschilderten Ausführungsform wird der Vergrößerungsfaktor MF zwischen 1 und 2 in kleinen Schritten (z. B. 1/256) verändert, um die Illusion einer stufenlosen Brennweitenverstellung, also eines kontinuierlichen "Zoom", zu schaffen.

Bei dem Zoom-System nach Shiratsuchi werden digitale Abfragewerte ("Proben"), die ein zusammengesetztes Videosignal im Basisband (CVBS) darstellen, in einem digitalen Teilbildspeicher gespeichert. Derjenige Teil des Originalbildes, der vergrößert werden soll, wird zunächst in der vertikalen Richtung gestreckt, indem beim Auslesen des Signals aus dem Teilbildspeicher ausgewählte Horizontalzeilen wiederholt werden. Für eine vertikale Streckung von z. B. 2 : 1 (d. h. MF = 2) wird jede Original-Horizontalzeile im vergrößerten Teil des Bildes zweimal ausgelesen, so daß die Zeilen in der Folge L₁, L₁, L₂, L₂, L₃, L₃ usw. erscheinen.

Ein sogenannter Y/C-Separator, der das in Vertikalrichtung gestreckte Ausgangssignal des Teilbildspeichers empfängt, trennt das Speicherausgangssignal in eine Leuchtdichtekomponente Y und eine Farbartkomponente C. Für eine 2 : 1- Vertikalvergrößerung ergeben sich für die Leuchtdichte- und Farbartsignale Y und C die folgenden Sequenzen:

Y = L₂+L₁, L₂+L₁, L₃+L₂, L₃+L₂, . . . ,

C = L₂-L₁, L₂-L₁, L₃-L₂, L₃-L₂, . . . ,

wobei L₁, L₂, L₃, . . . aufeinanderfolgende Horizontalzeilen der Proben eines im Raster abgetasteten Bildes darstellen.

In einem der NTSC-Norm entsprechenden System sind die Farbdifferenzsignale (z. B. R-Y und B-Y) einem Farbhilfsträgersignal aufmoduliert. Die unmodulierte Frequenz F _sc (3,58 MHz) des Farbhilfsträgersignals wird auf ein ungeradzahliges Vielfaches (455) der halben Horizontalzeilenfrequenz F _H (15 734 Hz) festgelegt, damit die gegenseitige Störung zwischen den wiedergewonnenen Leuchtdichte- und Farbartsignalen Y und C möglichst wenig sichtbar ist. Einige wenige Perioden (8 bis 10) des unmodulierten Farbhilfsträgersignals (als "Farbburst" bekannt) werden in das zusammengesetzte Basisband-Videosignal CVBS eingefügt, und zwar während der hinteren Schwarzschulter des Horizontalaustastsignals, um eine Wiedererzeugung des Farbhilfsträgersignals im Fernsehempfänger zu erlauben. Das wiedererzeugte Farbhilfsträgersignal wird im Fernsehempfänger dazu verwendet, das abgetrennte Farbartsignal C in die Farbdifferenzsignale zu demodulieren, wie es allgemein bekannt ist.

Wegen der Wahl der Farbhilfsträgerfrequenz F _sc als ungeradzahliges Vielfaches der halben Horizontalzeilenfrequenz F _H ändert sich die Phase des wiedergewonnenen Farbhilfsträgersignals von Zeile zu Zeile um jeweils 180°. Dieses Merkmal des Farbhilfsträgersignals erleichtert die Farbart-Decodie­ rung im Fernsehempfänger.

Wenn jedoch das Originalbild in vertikaler und horizontaler Richtung durch Wiederholung von Horizontalzeilen bzw. Bildpunkten gestreckt wird, dann wird die Phase des modulierten Farbhilfsträgersignals (d. h. des Farbartsignals C) gestört. Dies macht es schwierig, das zusammengesetzte Basisband- Videosignal CVBS in die Leuchtdichtekomponente Y und die beiden Farbdifferenzkomponenten R-Y und B-Y zu decodieren.

Mit der vorliegenden Erfindung wird eine Anordnung geschaffen, um die Phasenkohärenz des vertikal und horizontal gestreckten Farbartsignals C wiederherzustellen. Die erfindungsgemäße Anordnung zur Wiederherstellung der Farbartphase enthält eine Einrichtung zum Fühlen der Wiederholung des Farbartsignals und eine Einrichtung zur selektiven Invertierung der Polarität des Farbartsignals.

Die wesentlichen Merkmale einer erfindungsgemäßen Anordnung sind im Patentanspruch 1 beschrieben. Vorteilhafte Ausgestaltungen der Erfindung sind in Unteransprüchen gekennzeichnet.

Die Erfindung wird nachstehend an einem Ausführungsbeispiel anhand von Zeichnungen näher erläutert:

Fig. 1 ist ein Blockschaltbild eines Fernsehempfängers, der ein Zoom-System mit Schaltungen zur Invertierung der Farbartphase gemäß den Prinzipien der vorliegenden Erfindung enthält;

Fig. 2 ist ein Blockschaltbild der Schaltungsanordnung, die einen Teilbildspeicher enthält, um das ankommende Videosignal im Zoom-System nach Fig. 1 zu speichern;

Fig. 3 zeigt eine Schaltungsanordnung zur Erzeugung eines Zeilen-Leseadressensignals LNRAS und der Leuchtdichte- Vertikalinterpolationsfaktoren K _v und (1-K _v );

Fig. 4 zeigt Zeitdiagramme zur Erläuterung der Arbeitsweise der Schaltungsanordnung nach Fig. 3;

Fig. 5 ist ein Blockschaltbild eines Y/C-Separators zur Verwendung im Zoom-System nach Fig. 1;

Fig. 6 zeigt Zeitdiagramme zur Erläuterung der Arbeitsweise des Y/C-Separators nach Fig. 5;

Fig. 7 und 8 zeigen den Vertikal- bzw. den Horizontal- Interpolator zur Erzeugung der Leuchtdichteproben für das vergrößerte Bild;

Fig. 9 zeigt Zeitdiagramme zur Erläuterung der Arbeitsweise eines Farbart-Zeileninverters, der auf ein Farbart- Zeileninvertierungssignal CLINV anspricht;

Fig. 10 ist ein Blockschaltbild einer Schaltung zur Erzeugung eines Farbart-Zeileninvertierungssignals;

Fig. 11 zeigt Zeitdiagramme zur Erläuterung der Arbeitsweise der Schaltung nach Fig. 10;

Fig. 12 zeigt Zeitdiagramme zur Erläuterung des Verfahrens zur horizontalen Streckung des Farbartsignals und zur Wiederherstellung der Phasenkohärenz des horizontalgestreckten Farbartsignals;

Fig. 13 ist ein Blockschaltbild einer Schaltungsanordnung zur horizontalen Streckung und Invertierung des Farbartsignals;

Fig. 14 zeigt Zeitdiagramme zur Erläuterung der Arbeitsweise der Schaltungsanordnung nach Fig. 13;

Fig. 15 zeigt eine Schaltungsanordnung zur Erzeugung der Steuersignale, die in der Schaltungsanordnung nach Fig. 13 verwendet werden;

Fig. 16 zeigt Zeitdiagramme zur Erläuterung der Arbeitsweise der Schaltungsanordnung nach Fig. 15.

In den Zeichnungen bedeuten die Verbindungslinien zwischen den verschiedenen Blöcken je nach Fall entweder Einfachleiter zur Übertragung analoger Signale oder Mehrfachleitungen (Schienen) zur Übertragung binärer digitaler Signale. Eine Zahl neben einem Schrägstrich über eine Verbindungsleitung gibt an, wie viele Parallelverbindungen die betreffende Leitung oder Schiene bildet.

Je nach der Verarbeitungsgeschwindigkeit der verwendeten Bauteile können in manchen der Signalwege kompensierende Verzögerungseinrichtungen erforderlich sein. Der Fachmann auf dem Gebiet digitaler Videosignalverarbeitungsschaltungen wird von sich aus wissen, wo innerhalb eines speziellen Systems solche Verzögerungseinrichtungen einzufügen sind.

Der in Fig. 1 dargestellte Fernsehempfänger 20 hat ein Zoom-System zur Vergrößerung von Fernsehbildern in Realzeit unter Verwendung von 128 Vergrößerungsfaktoren MF, die ungefähr zwischen 1 und 2 liegen (d. h. Vergrößerungsfaktoren 256/255, 256/254 . . . 256/128). Wenn der Vergrößerungsfaktor MF z. B. gleich 2 ist, wird ein Teil des Originalbildes, der ein Viertel des Bildschirms ausfüllt, so weit vergrößert, daß er den gesamten Schirm belegt.

In der Fig. 1 ist mit der Bezugszahl 22 eine Quelle eines zusammengesetzten Basisband-Videosignals (Basisband-Videosignalgemisch) CVBS bezeichnet. Die Quelle 22 kann einen Tuner, einen ZF-Verstärker und einen Videodetektor eines herkömmlichen Fernsehempfängers umfassen oder aus einem Videocassettenrecorder (VCR) bestehen. Zum Zwecke der Erläuterung sei hier angenommen, daß das Basisband-Videosignalgemisch CVBS im NTSC-Format vorliegt. In diesem Format besteht das Videosignal aus abwechselnd erscheinenden "ungeraden" und "geraden" Teilbildern zur Erzeugung einer im Zeilensprung verschachtelten Bildwiedergabe auf dem Fernsehschirm. Jedes Teilbild besteht seinerseits aus 262,5 aufeinanderfolgenden Horizontalzeilen an Bildinformationen, die ein im Raster abgetastetes Fernsehbild darstellen, wie es in der Fernsehtechnik allgemein bekannt ist.

Das Basisband-Videosignalgemisch CVBS wird auf eine Schaltung 24 gegeben, die einen Synchronsignal-Separator und einen Taktgenerator enthält, und außerdem einem Analog/ Digital-Wandler (A/D-Wandler) 26 zugeführt. Die Schaltung 24, die herkömmlicher Bauart sein kann, verarbeitet das Basisband-Videosignalgemisch CVBS, um ein Horizontalsynchronsignal HS und ein Vertikalsynchronsignal VS zu erzeugen. Außerdem verzögert die Schaltung 24 das Signal VS um 128 Horizontalzeilenperioden, um ein verzögertes Vertikalsynchronsignal DVS zu bilden. Die Ablenkschaltung des Fernsehempfängers 20, die auf das Horizontalsynchronsignal HS und auf das verzögerte Vertikalsynchronsignal DVS anspricht, erzeugt einen Raster auf dem Fernsehschirm.

Die Schaltung 24 enthält außerdem eine phasensynchronisierte Schaltung, die ein Systemtaktsignal CK entwickelt, dessen Frequenz F _ck gleich dem Vierfachen der Frequenz F _sc des Farbhilfsträgersignals ist (d. h. F _ck = 4 F _sc ) und dessen Phase mit der Phase des im Basisband-Videosignalgemisch CVBS enthaltenen Farbburstsignals verriegelt (synchronisiert) ist.

Der A/D-Wandler 26 fragt das ankommende Basisband-Videosignalgemisch CVBS zu Zeitpunkten, die vom Systemtaktsignal CK bestimmt werden, ab und digitalisiert es. Die somit vom A/D-Wandler 26 gelieferten digitalen Abfragewerte oder "Proben" werden auf den Eingangsanschluß eines zwei Anschlüsse aufweisenden Teilbildspeichers 28 gegeben.

Der Teilbildspeicher 28 speichert unter Steuerung durch ein Schreibadressensignal WAS die digitalen Proben des Basisband-Videosignalgemischs CVBS, die mit der Taktfrequenz 4F _sc erscheinen. Unabhängig davon liefert der Speicher 28 unter Steuerung durch ein Leseadressensignal RAS an seinem Ausgangsanschluß eine andere Reihe von Proben, ebenfalls mit der Taktfrequenz 4F _sc .

Die Fig. 2 zeigt ein Blockschaltbild der Schaltungsanordnung, die den Teilbildspeicher 28 enthält. Die vom A/D- Wandler 26 gelieferten 8-Bit-Proben (auch Bildpunkte oder "Pixels" genannt) werden entweder in einem Speicherfeld 210 oder in einem Speicherfeld 220 gespeichert. Jedes der Speicherfelder 210 und 220 enthält vier (32 K·8)-Bit-RAMs in integrierter Schaltung (z. B. den Typ HM65256AP des Herstellers Hitachi). Die integrierten Speicherschaltungen in jedem der Speicherfelder 210 und 220 sind mit ihren Adressen- und Steueranschlüssen untereinander verbunden, ihre Dateneingangsanschlüsse und ihre Datenausgangsanschlüsse bleiben jedoch getrennt. Die Kombination der vier integrierten Schaltungen erscheint wie ein Speicherfeld mit 32 768 adressierbaren Datenblöcken, wobei jeder Block vier 8-Bit- Pixels speichert. Um einen kontinuierlichen Datenfluß zu erhalten, werden die Speicherfelder 210 und 220 in der Einschreibung und der Auslesung ihrer Daten verschachtelt betrieben. Während die Einschreibung von Daten in das Speicherfeld 210 erfolgt, werden Daten aus dem Speicherfeld 220 ausgelesen und umgekehrt.

Die Verschachtelung der Lese- und Schreiboperationen wird dadurch erreicht, daß der Teilbildspeicher 28 in zwei Abschnitte A und B unterteilt wird. Die an den Abschnitt B gelegten Adressen- und Steuersignale werden um vier Perioden des Systemtaktes CK gegenüber den entsprechenden Adressen- und Steuersignalen für den Abschnitt A verzögert. Bei dem in Fig. 2 dargestellten System befinden sich der Eingangspuffer 212, das Speicherzellenfeld 210 und ein Ausgangspuffer 214 im Abschnitt A, während sich im Abschnitt B ein Eingangspuffer 222, das Speicherzellenfeld 220 und ein Ausgangspuffer 224 befinden.

Der Fluß der Pixels in den Teilbildspeicher 28 und aus diesem Speicher ist in der Tabelle 1 dargestellt. Wie dort gezeigt, wird am Ende von vier Taktperioden ein Block von vier Pixels, die an einer Startadresse mit dem Adressenwert ADR1 gespeichert sind, aus dem Speicherfeld 210 ausgelesen. Vier Taktperioden später wird ein weiterer Block von vier Pixels aus dem Speicherfeld 220 ausgelesen, unter Verwendung derselben Adresse ADR1. Während dies geschieht, wird ein Block von vier ankommenden Pixels in das Speicherfeld 210 an einer anderen Startadresse ADR2 eingeschrieben. Nach weiteren vier Taktperioden wird ein Block von vier Pixels, der sich an einer Adresse ADR1+1 befindet, aus dem Speicherfeld 210 ausgelesen, und der nächste Block von vier ankommenden Pixels wird in das Speicherfeld 220 am Adressenplatz ADR2 eingeschrieben usw. Der Prozeß beginnt jedesmal neu, wenn die Lese- und Schreibadressengeneratoren als Antwort auf die Synchronsignale zurückgesetzt werden.

Tabelle 1

Äußerlich arbeitet der Teilbildspeicher 28 wie folgt. Die ankommenden Proben, die mit einer Rate von 4F _sc erscheinen, werden an aufeinanderfolgenden Plätzen in den Speicher 28 eingeschrieben, beginnend mit einer Anfangsadresse ADR2. An der Ausgangsseite werden gleichzeitig aus dem Speicher 28 Proben mit der Rate 4F _sc aus aufeinanderfolgenden Plätzen ausgelesen, beginnend mit einer anderen Anfangsadresse ADR1. Die Schreib- und Leseadressengeneratoren 32 und 34 werden als Antwort auf die Horizontal- und Vertikalsynchronsignale HS und VS auf ihre jeweiligen Anfangsadressen ADR2 und ADR1 zurückgesetzt.

Eine Speicher-Folgesteuerschaltung 20, die auf das Systemtaktsignal CK anspricht, erzeugt die Steuersignale und . Die Schaltung 30 wird am Beginn einer jeden Horizontalzeile der Proben durch das Horizontalsynchronsignal HS zurückgesetzt. Dies stellt sicher, daß die erste Probe in jeder gegebenen Zeile an einer Blockgrenze im Teilbildspeicher 28 gespeichert wird. Bezüglich weiterer Einzelheiten des Aufbaus und des Betriebs des Teilbildspeichers 28 sei auf die obenerwähnte US-Patentschrift 47 74 581 verwiesen.

Die an den Teilbildspeicher 28 gelegten Lese- und Schreibadressensignale haben zwei Teile: erstens eine Zeilenadresse, bestehend aus den 8 höchstwertigen Bits (MSBs), und zweitens eine Pixel-Blockadresse, bestehend aus den 7 niedrigstwertigen Bits (LSBs). Die Zeilenadressen entsprechen den 256 Zeilen von Videoproben, die während eines Teilbildintervalls am Speicher 28 eingeschrieben oder ausgelesen werden können. Die Pixel-Blockadressen (insgesamt 128 Blöcke) entsprechen den Positionen aufeinanderfolgender Blöcke von jeweils acht Pixels längs einer Horizontalzeile des Videobildes (jeweils vier Pixels aus den beiden Speicherfeldern A und B). Die Kombination einer 8-Bit-Zeilenadresse und einer 7-Bit-Pixelblockadresse weist auf einen bestimmten Block von (acht) Pixels in einer bestimmten Zeile im Teilbildspeicher 28.

Das die Pixel-Blockadresse darstellende 7-Bit-Signal PBAS und das die Zeilenschreibadresse darstellende 8-Bit-Signal LNWAS für die Einschreibung von Daten in den Teilbildspeicher 28 werden durch einen Schreibadressengenerator 32 erzeugt. Das die Zeilen-Leseadresse darstellende 8-Bit-Signal LNRAS (erzeugt durch einen Leseadressengenerator 34) wird mit dem die Pixel-Blockadresse darstellenden 7-Bit-Signal PBAS (erzeugt durch den Schreibadressengenerator 32) kombiniert, um Daten aus dem Teilbildspeicher 28 auszulesen. Der Schreibadressengenerator 32 enthält zwei Zähler (nicht dargestellt). Der erste Zähler wird durch das Vertikalsynschronsignal VS zurückgesetzt und durch das Horizontalsynchronsignal HS schrittweise weitergeschaltet. Der vom ersten Zähler gelieferte Zählwert ist das Zeilen-Schreibadressensignal LNWAS. Der zweite Zähler wird durch das Horizontalsynchronsignal HS zurückgestellt, und seine schrittweise Weiterschaltung erfolgt durch ein Signal CK/8, dessen Frequenz gleich einem Achtel der Frequenz 4F _sc des Systemtaktsignals CK ist. Dieser zweite Zähler liefert das Pixel-Blockadressensignal PBAS, das sowohl zum Auslesen als auch zum Einschreiben von Daten am Teilbildspeicher 28 verwendet wird.

Das Zeilen-Schreibadressensignal LNWAS und das Zeilen- Leseadressensignal LNRAS werden an einen ersten bzw. einen zweiten Eingangsanschluß eines Multiplexers 36 (abgekürzt MUX) gelegt. Der Multiplexer 36 wird durch ein Signal CK/8 gesteuert, dessen Frequenz gleich einem Achtel der Frequenz 4F _sc des Systemtaktsignals CK ist. Das vom Multiplexer 36 gelieferte 8-Bit-Signal bildet die 8 höchstwertigen Bits (MSBs) des Adressensignals ADDRA für den Teilbildspeicher 28. Das Pixel-Blockadressensignal PBAS bildet die 7 niedrigstwertigen Bits (LSBs) des Signals ADDRA. Der die Bildpunkt- Blockadresse darstellende Teil des Signals ADDRA ändert sich alle acht Perioden des Systemtaktsignals CK, um aufeinanderfolgende Blöcke von jeweils acht Pixels in einer Horizontalzeile zu adressieren (insgesamt 128 Blöcke). Der die Zeilenadresse darstellende Teil des Signals ADDRA ändert sich (insgesamt 256mal) alle vier Perioden des Taktsignals CK, dabei wechselt es zwischen einem Zeilen-Schreibadressenwert LNWAS, der zum Einschreiben von Daten in den Teilbildspeicher 28 benutzt wird, und einem Zeilen-Leseadressenwert LNRAS, der zum Auslesen von Daten aus dem Speicher benutzt wird.

Die Fig. 3 ist ein Blockschaltbild des Leseadressengenerators 34. Der Leseadressengenerator 34 spricht auf die folgenden Signale an:

• - einen Wert N, der repräsentativ für den Vergrößerungsfaktor MF ist (d. h. MF = M/N, wobei M eine Konstante ist);
• - einen Vertikalpositionswert VPV, der die Position der ersten Zeile desjenigen Teils des Originalbildes darstellt, welcher vergrößert werden soll (die Werte N und VPV werden von einer in Fig. 1 gezeigten, vom Benutzer gesteuerten Schaltung 38 geliefert);
• - das Horizontalsynchronsignal HS;
• - das verzögerte Vertikalsynchronsignal DVS.

Als Reaktion auf die vorstehend aufgelisteten Signale entwickelt der Leseadressengenerator 34 die nachfolgenden Signale:

• - das Zeilen-Leseadressensignal LNRAS, das den die Zeilenadresse darstellenden 8-Bit-Teil des 15-Bit-Leseadressensignals definiert (der die Pixel-Blockadresse darstellende 7-Bit-Teil BPAS des 15-Bit-Leseadressensignals wird vom Schreibadressengenerator 32 erzeugt);
• - ein Signal HLRS, das die Horizontalzeile erneut in Durchlauf bringt (Horizontalzeilen-Wiederholsignal) und von einem Y/C-Separator 40 verwendet wird;
• - die Maßstabsfaktoren 8K _v und 8 (1-K _v ), die von einem Leuchtdichte-Vertikalinterpolator 42 verwendet werden;
• - ein Vertikalzählungs-Pausesignal VCPS zur wahlweisen Abschaltung eines Zeilenadressenzählers 350.

Um die Funktion der in Fig. 3 gezeigten Schaltungsanordnung zu verstehen, ist es hilfreich, zunächst zu verstehen, wie aufeinanderfolgende Zeilen von Proben des Original-Videobildes interpoliert werden, um neue Zeilen von Proben zu erhalten, die das vergrößerte Bild darstellen. Bei der Interpolationsmethode, die für die hier beschriebene Ausführungsform der Erfindung angewandt wird, wird der Zwischenraum zwischen immer jeweils zwei aufeinanderfolgenden Zeilen des Originalbildes in 256 mögliche Zwischenzeilenpositionen unterteilt. Der Vergrößerungsfaktor MF (M/N) bei der hier beschriebenen Ausführungsform reicht von ungefähr 1 bis ungefähr 2, in Schritten von jeweils 1/256 (d. h. von 256/255 bis 256/128). Dies ist zweckmäßig, um die Illusion eines kontinuierlichen Zooms zu schaffen, wenn der Vergrößerungsfaktor MF geändert wird. Es ist ferner wichtig, um den räumlichen Aufbau des gesamten Bildes korrekt zu halten. Die 256 möglichen Zwischenzeilenpositionen zwischen jeweils zwei aufeinanderfolgenden Zeilen werden zunächst in eine kleinere Anzahl von Positionen (9 Positionen) zusammengruppiert, um eine Einzelzeile von Proben ohne ernsthafte Beeinträchtigung der Qualität des Systems zu interpolieren.

Die Fig. 4 zeigt die Zeitdiagramme (a) bis (d), die veranschaulichen, wie aus einem Paar aufeinanderfolgender Originalzeilen von Proben eine neue Zeile von Proben interpoliert wird. Das Zeitdiagramm (a) zeigt, wie das Intervall zwischen zwei aufeinanderfolgenden Originalzeilen von Proben in 256 Teile unterteilt wird. Das Zeitdiagramm (b) zeigt, wie diese 256 Teile zu neun Interpolationszonen zusammengruppiert werden. Das Zeitdiagramm (c) zeigt, wie die Interpolation für einen Vergrößerungsfaktor MF von 1,78 (d. h. 256/144) durchgeführt wird. Das Zeitdiagramm (d) in Fig. 4 schließlich zeigt, wie das Originalbild in Vertikalrichtung gestreckt wird.

Die Positionen einzelner Zeilen von Proben innerhalb der neun Interpolationszonen gemäß dem Zeitdiagramm nach Fig. 4 (b) werden dadurch bestimmt, daß wiederholt der Wert 144 (d. h. N = 144) zu dem von einem Modulo-256-Akkumulator (d. h. M = 256) gehaltenen Wert hinzuaddiert wird. Die erste Addition liefert einen Wert von 144, was die erste interpolierte Probe in eine Zone setzt, wo 5/8 der laufenden (gegenwärtigen) Probenzeile L₁ und 3/8 der vorherigen Probenzeile L₀ summiert werden, um die interpolierte neue Probenzeile Z₁ zu erhalten. Eine weitere Addition von 144 im Akkumulator führt zu einem Wert von 32 (288 modulo 256). Die Probenzeile Z₂ wird gebildet durch Addition von 1/8 einer jeden Probe in der laufenden Zeile L₂ mit 7/8 der entsprechenden Probe in der vorherigen Probenzeile L₁. Die Zeilen Z₃ bis Z₈ werden dadurch gebildet, daß der Wert 144 mit dem modulo-256-akkumulierten Wert wiederholt addiert wird und dann die im Zeitdiagramm nach Fig. 4 (b) dargestellte Beziehung benutzt wird, um die zu verwendenden Interpolationsfaktoren zu bestimmen. Die Zeitdiagramme (c) und (d) der Fig. 4 veranschaulichen, wie das Originalbild in der vertikalen Richtung vergrößert wird, wenn die interpolierten Probenzeilen Z₀ bis Z₅ an den gleichen Positionen wiedergegeben werden, wo ansonsten die Originalzeilen L₀ bis L₅ stehen sollten.

In der Schaltungsanordnung nach Fig. 3 wird der Digitalwert N über zwei in Kaskade angeordnete Latch-Schaltungen (Zwischenspeicher- oder Verriegelungsschaltungen) 302 und 304 auf einen Addierer 306 gegeben. Die Latch-Schaltung 302 wird durch das Vertikalsynchronsignal VS taktgesteuert. Die Latch-Schaltung 304 wird durch das verzögerte Vertikalsynchronsignal DVS zurückgesetzt und durch das Horizontalsynchronsignal HS taktgesteuert.

Der Addierer 306 summiert den Wert N von der Latch-Schaltung 304 mit dem Wert, der in einem 8-Bit-Register 308 gehalten wird. Das Register 308 wird durch das verzögerte Vertikalsynchronsignal DVS zurückgesetzt und durch das Horizontalsynchronsignal HS taktgesteuert, um den 8-Bit-Wert zu speichern, der vom Addierer 308 jeweils einmal pro Horizontalzeile geliefert wird. Der Addierer 306 und das Register 308 bilden einen Modulo-256-Akkumulator 310. Wie oben beschrieben, zeigt der vom Modulo-256-Akkumulator 310 gelieferte Ausgangswert, welche Position die interpolierte Zeile unter den 256 möglichen Horizontalzeilenpositionen zwischen jeweils zwei aufeinanderfolgenden Zeilen des Originalbildes hat. Die Ausgangswerte des Modulo-256-Akkumulators 310 sind im Diagramm (c) der Fig. 4 dargestellt.

In der Schaltungsanordnung nach Fig. 3 werden nur die vier MSBs des vom Register 308 gelieferten Werts dazu verwendet, die jeweiligen Beiträge der laufenden und der vorherigen Zeile zu den interpolierten Werten zu bestimmen. Die Verwendung nur der vier MSBs bedeutet effektiv eine Division des vom Register 308 gelieferten Wertes durch 16. Somit wird der Bereich verfügbarer Werte automatisch vom Bereich 0-255 auf den Bereich 0-15 reduziert. Die durch die vier MSBs dargestellte Zahl entspricht dem Beitrag der laufenden Zeile zum interpolierten Wert.

Die vier MSBs werden auf eine Gruppe von vier Invertern 312, 314, 316 und 318 gegeben, die das Einerkomplement des Wertes der vier MSBs bilden. Der Wert des Einerkomplementes entspricht dem Beitrag der vorherigen Zeile zum interpolierten Wert.

Die vier MSBs des vom Register 308 gelieferten Wertes und die vier MSBs des Einerkomplementes werden dann als LSBs und MSBs zusammengeknüpft, um Werte zu erzeugen, die einem Verzögerungselement 320 angelegt werden. Das Verzögerungselement 320 ist eine synchronisierende Verzögerungseinrichtung, um die Interpolations-Maßstabsfaktoren K _v und 1-K _v mit dem Zeilen-Leseadressensignal LNRAS und dem Horizontalzeilen-Wiederholsignal HLRS auszurichten.

Der Wert, der von den vier LSBs des vom Verzögerungselement 320 gelieferten Signals dargestellt ist (d. h. die vier MSBs des vom Register 308 gelieferten Wertes) wird mit einem Wert 1 addiert (in einem Addierer 322) und durch 2 dividiert (in einer Dividierschaltung 326), um einen ganzzahligen Wert 8K _v im Bereich von 0 bis 8 zu erzeugen. Der Ausgang der Dividierschaltung 326 wird durch ein synchronisierendes Verzögerungselement 328 verzögert.

Der Wert, der von den vier MSBs des vom Verzögerungselement 320 gelieferten Signals dargestellt ist (d. h. das Einerkomplement der vier MSBs des vom Register 308 gelieferten Wertes) wird mit einem Wert 1 addiert (in einem Addierer 332) und durch 2 dividiert (in einer Dividierschaltung 336), um einen ganzzahligen Wert 8 (1-K _v ) im Bereich von 0 bis 8 zu erzeugen. Der Ausgang der Dividierschaltung 336 wird durch ein synchronisierendes Verzögerungselement 338 verzögert.

Das Signal 8K _v stellt den ersten Maßstabsfaktor für die Vertikal-Interpolation dar. Dieser Faktor entspricht dem Beitrag der laufenden Zeile zum interpolierten Wert. Das Signal 8 (1-K _v ) stellt den zweiten Maßstabsfaktor für die Vertikalinterpolation dar und entspricht dem Beitrag der vorherigen Zeile zum interpolierten Wert. Die Signale 8K _v und 8 (1-K _v ) werden von einer in Fig. 7 dargestellten Leuchtdichte- Vertikalinterpolationsschaltung 42 benutzt, um die interpolierten Zeilen von Proben für die vergrößerten Bilder zu erzeugen. Das Diagramm (b) der Fig. 4 veranschaulicht, wie die Faktoren 8K _v und 8 (1-K _v ) den 256 Zwischenzeilenpositionen zwischen aufeinanderfolgenden Probenzeilen zugeteilt werden.

Ein Signal, welches das höchstwertige Bit des vom Verzögerungselement 320 gelieferten Wertes darstellt, und ein Signal, welches das höchstwertige Bit des vom Register 308 gelieferten Wertes darstellt, werden in einem NAND-Glied 340 kombiniert, um ein Signal zu erzeugen, das nach einer in einem Verzögerungselement 342 eingeführten Verzögerung um eine Horizontalzeilenperiode zum Vertikalzählungs-Pausesignal VCPS wird. Das Signal VCPS hat den Logikwert 0 nur dann, wenn zwei aufeinanderfolgende interpolierte Zeilen von Proben aus denselben beiden Probenzeilen aus dem Originalbild interpoliert werden sollen.

Das Vertikalzählungs-Pausesignal VCPS wird anschließend um eine Periode des Horizontalsynchronsignals HS verzögert (in einem Verzögerungselement 344), um das Horizontalzeilen- Wiederholsignal HLRS zu entwickeln.

Das Vertikalzählungs-Pausesignal VCPS wird an einen Eingang eines UND-Gliedes 346 gelegt. Ein anderer Eingang des UND-Gliedes 346 empfängt das Horizontalsynchronsignal HS. Das vom UND-Glied 346 "getastete" Horizontalsynchronsignal GHSS wird an den Takteingang eines Zählers 250 gelegt, der den die Zeilenadresse darstellenden Teil LNRAS des Leseadressensignals RAS erzeugt. Der Zähler 350 erhöht seinen Wert pro Horizontalzeilenperiode um jeweils einen Schritt, wenn nicht die zur Erzeugung der nächsten interpolierten Zeile verwendeten Probenzeilen dieselben sind wie diejenigen, die zur Erzeugung der vorherigen interpolierten Zeile verwendet wurden. Der Zähler 350 wird durch das verzögerte Vertikalsynchronsignal DVS gelöscht. Dann wird, als Reaktion auf eine vom Verzögerungselement 352 gelieferte verzögerte Version des Signals DVS, der Vertikalpositionswert VPV als Anfangswert in den Zähler 350 geladen. Dies stellt sicher, daß die aus dem Teilbildspeicher 28 während eines Teilbild-Wiedergabeintervalls ausgelesenen Probenzeilen alle aus demselben Teilbild des Eingangs-Videosignals stammen. Die Wiedergabe von Proben aus einem einzigen Eingangs- Teilbild während eines einzigen Teilbild-Wiedergabeintervalls ist wünschenswert, um ein "Zerreißen" des Bildes zu vermeiden, das zu befürchten ist, wenn Bewegung zwischen den Teilbildern ist.

Die Fig. 5 ist ein Blockschaltbild des Y/C-Separators 40. Die Zeilen der Proben des Videosignals VOUT aus dem Teilbildspeicher 28 werden an einen Eingangsanschluß eines Multiplexers (abgekürzt MUX) 510 gelegt. Der Ausgangsanschluß des Multiplexers 510 führt zu einem Verzögerungselement 512 mit Einzeilen-Verzögerung (1H-Verzögerung). Das Ausgangssignal des 1H-Verzögerungselementes 512 wird an einen zweiten Eingangsanschluß des Multiplexers 510 gelegt. Der Steuereingang des Multiplexers 510 empfängt das Horizontalzeilen- Wiederholsignal HLRS. Wenn das Signal HLRS den Logikwert 1 hat, dann ist der Multiplexer 510 so eingestellt, daß er das Signal VOUT an das 1H-Verzögerungselement 512 durchläßt. Hat das Signal HLRS jedoch den Logikwert 0, dann ist der Multiplexer 510 so eingestellt, daß er die vom 1H-Verzögerungselement 512 gelieferten Proben neu umlaufen läßt, zurück zum Eingang des Verzögerungselementes. In der Fig. 6 zeigen die Zeitdiagramme (a) und (b) die unverzögerten bzw. die um 1H verzögerten Proben des Videosignalgemischs.

Der übrige Teil der in Fig. 5 dargestellten Schaltung bildet ein herkömmliches 1H-Kammfilter. Einander entsprechende Proben aus einer verzögerten Zeile und aus einer unverzögerten Zeile werden in einem Addierer 514 summiert, um ein kammgefiltertes Leuchtdichtesignal CLS zu erzeugen (Zeitdiagramm (c) in Fig. 6). In einer Subtrahierschaltung 516 werden die verzögerten Proben von den unverzögerten Proben subtrahiert, um ein kammgefiltertes Farbartsignal CCS zu erzeugen (Zeitdiagramm (d) in Fig. 6). Das Horizontalzeilen- Wiederholsignal HLRS konditioniert das 1H-Kammfilter so, daß es für die Erzeugung der kammgefilterten Leuchtdichte- und Farbartsignale CLS und CCS Proben aus demselben Zeilenpaar verwendet, wenn zwei aufeinanderfolgende Zeilen des vertikal gestreckten Videosignals aus demselben Zeilenpaar des Original-Videosignals interpoliert werden sollen.

Das kammgefilterte Farbartsignal CCS wird auf ein Tiefpaßfilter (TPF) 518 gegeben, dessen Durchlaßbereich sich bis 2 MHz erstreckt, um ein Leuchtdichte-Vertikaldetailsignal VDTL zu erzeugen (Zeitdiagramm (e) in Fig. 6). Das Signal VDTL wird in einer Subtrahierschaltung 520 vom kammgefilterten Farbartsignal CCS subtrahiert, um aus dem kammge­ filterten Farbartsignal CCS die relativ niedrigfrequenten Vertikaldetailkomponenten der Leuchtdichte zu eliminieren. Das Ausgangssignal der Subtrahierschaltung 520 wird auf ein Bandpaßfilter (BPF) 522 gegeben, dessen Durchlaßbereich (z. B. 3,58±0,5 MHz) auf die Farbhilfsträger-Mittenfrequenz F _sc zentriert ist. Am Ausgang des Bandpaßfilters 522 erscheint das bandpaßgefilterte Farbartsignal C.

Die Fig. 7 ist ein Blockschaltbild des Leuchtdichte-Vertikalinterpolators 42. Wie dort gezeigt, wird das kammgefilterte Leuchtdichtesignal CLS an ein Verzögerungselement 710 gelegt. Das Verzögerungselement 710 wirkt kompensierend, um das kammgefilterte Leuchtdichtesignal CLS mit dem tiefpaßgefilterten Vertikaldetailsignal VDTL auszurichten. Ein Addierer 712 und eine Subtrahierschaltung 718 addiert bzw. subtrahiert das Vertikaldetailsignal VDTL zu bzw. von dem vom Verzögerungselement 710 gelieferten kammgefilterten Leuchtdichtesignal CLS.

Die vom Addierer und von der Subtrahierschaltung 718 entwickelten Signale sind angenähert die Leuchtdichtesignalkomponenten zwei aufeinanderfolgender Zeilen des Original- Videosignals. Die Leuchtdichteproben (Zeitdiagramm (f) in Fig. 6), die vom Addierer 712 erzeugt werden und angenähert den Leuchtdichteproben einer laufenden Zeile des Videosignals entsprechen, werden in einer Multiplizierschaltung 714 mit dem Interpolations-Maßstabsfaktor 8K _v multipliziert, der vom Leseadressengenerator 34 geliefert wird. Die Ausgangssignale der Multiplizierschaltung 714 werden auf einen Eingangsanschluß eines Addierers 716 gegeben.

Die Leuchtdichteproben (Zeitdiagramm (g) in Fig. 6), die von der Subtrahierschaltung 718 kommen und angenähert den Leuchtdichteproben aus der vorangegangenen Zeile des Videosignals entsprechen, werden in einer Multiplizierschaltung 720 mit dem Interpolations-Maßstabsfaktor 8 (1-K _v ) muultipliziert. Das Ausgangssignal der Multiplizierschaltung 720 wird auf einen zweiten Eingang des Addierers 716 gegeben. Das Ausgangssignal des Addierers 716 wird in der Schaltung 722 durch 8 dividiert, um das vertikal interpolierte Leuchtdichtesignal Y′ zu erzeugen.

Gemäß der Fig. 1 wird das vom Leuchtdichte-Vertikalinterpolator 42 gelieferte Signal Y′ an eine Einrichtung 44 zur Korrektur sogenannter "hängender Flecken" (hanging dots) gelegt. Diese Hängeflecken-Korrekturschaltung 44 ist vom gleichen Typ, wie die in der US-Patentschrift 46 36 842 beschriebene Schaltung, und entfernt ungewollte Farbartkomponenten aus dem vertikal interpolierten Leuchtdichtesignal Y′, basierend auf dem Betrag des Vertikaldetailsignals VDTL.

Das vom Hängeflecken-Korrektor 44 gelieferte Signal Y′ wird auf einen Leuchtdichte-Horizontalinterpolator 46 gegeben, der in Fig. 8 dargestellt ist. Die Schaltung 46 interpoliert Proben für die Einfügung zwischen Paaren aufeinanderfolgender Proben in jeder Zeile des Signals Y′, um das Signal ″ zu entwickeln, das sowohl vertikal als auch horizontal gegenüber dem von der Quelle 22 gelieferten Videosignal gestreckt ist. Die Schaltung 46 ist in zwei Teile unterteilt. Diejenige Anordnung, welche das Signal Y′ zur Erzeugung des Signals Y″ verarbeitet, befindet sich innerhalb der gestrichelten Umrahmung 810. Der Rest der in Fig. 8 gezeigten Schaltungsanordnung steuert die umrahmte Schaltung 810.

Das vertikal gestreckte Leuchtdichtesignal Y′ wird an den Eingangsanschluß eines Demultiplexers (abgekürzt DEMUX) 812 gelegt. Der Demultiplexer 812 legt seinerseits die Zeilen der Proben des Leuchtdichtesignals Y′ abwechselnd an zwei Zeilenspeicher 814 und 816. Das den Demultiplexer 812 steuernde Signal wird dadurch erzeugt, daß die Frequenz des Horizontalsynchronsignals HS in einem Frequenzteiler 832 halbiert wird. Die Ausgangsanschlüsse der Zeilenspeicher 814 und 816 sind mit einem ersten bzw. einem zweiten Eingangsanschluß eines Multiplexers 818 gekoppelt. Der Multiplexer 818 wird durch das vom Frequenzteiler 823 erzeugte Signal HS/2 gesteuert, um erstens Proben aus dem Zeilenspeicher 814 zu liefern, wenn der Demultiplexer 812 Proben an den Zeilenspeicher 816 legt, und zweitens Proben aus dem Zeilenspeicher 816 zu liefern, wenn der Demultiplexer 812 Proben an den Zeilenspeicher 814 legt.

Die vom Multiplexer 818 gelieferten Proben werden auf ein Verzögerungselement 820 gegeben, welches gesteuert wird durch ein getastetes Leuchtdichte-Taktsignal LGCS′, das von einem UND-Glied 868 kommt, wie es weiter unten erläutert wird. Das Verzögerungselement 820 liefert Proben an eine Multiplizierschaltung 824 und an ein Verzögerungselement 822. Das Verzögerungselement 822 wird ebenfalls durch das getastete Taktsignal LGCS′ aus dem UND-Glied 868 taktgesteuert. Die vom Verzögerungselement 822 gelieferten Proben werden einer Multiplizierschaltung 826 zugeführt. Die Multiplizierschaltungen 824 und 826, bei denen es sich um herkömmliche 8-Bit-mal-8-Bit-Multiplizierer handelt, multiplizieren die von den Verzögerungselementen 820 und 822 kommenden Probenwerte mit dem zugeordneten Interpolationsfaktor 8K _H und 8 (1-K _H ), die von zugehörigen Dividierschaltungen 878 bzw. 880 kommen. Die von den Multiplizierschaltungen 824 und 826 gelieferten, mit den Maßstabsfaktoren bemessenen Proben werden in einem Addierer 828 summiert und in einer Probenwert-Dividierschaltung 830 durch 8 dividiert, um Proben zu erzeugen, die das vertikal und horizontal gedehnte Leuchtdichtesignal Y″ darstellen.

Die Schaltung, welche die Interpolationsschaltung 810 steuert, erzeugt die Adressenwerte für die Zugriffe zu den Zeilenspeichern 814 und 816 und die Interpolations-Maßstabsfaktoren 8K _H und 8 (1-K _H ), die von den Multiplizierschaltungen 824 und 826 benutzt werden.

Jeder der Zeilenspeicher 814 und 816 ist ein Speicher mit wahlfreiem Zugriff (sogenannter Randomspeicher oder abgekürzt RAM). Adressen für die Zugriffe zu den Zeilenspeichern 814 und 816 werden von jeweils einem Multiplexer 836 bzw. 834 geliefert. Jeder der Multiplexer 834 und 836 empfängt an einem ersten Eingangsanschluß ein Leuchtdichtepixel-Leseadressensignal LPRAS von einem Pixel-Leseadressenzähler 838 und an einem zweiten Eingang ein Leuchtdichtepixel- Schreibadressensignal LPWAS von einem Pixel-Schreibadressenzähler 840. Die Multiplexer 834 und 836 werden durch das vom Frequenzteiler 832 gelieferte Signal HS/2 so konditioniert, daß sie das Leuchtdichtepixel-Schreibadressensignal LPWAS an denjenigen Zeilenspeicher legen, der die Leuchtdichteproben vom Demultiplexer 812 empfängt, und daß sie das Leuchtdichtepixel-Leseadressensignal LPRAS an den anderen der Zeilenspeicher legen.

Der Schreibadressenzähler 840 ist ein 10-Bit-Zähler, der durch das 4F _sc -Taktsignal CK taktgesteuert und durch das Horizontalsynchronsignal HS zurückgesetzt wird. Der Leseadressenzähler 838 ist ein voreinstellbarer 10-Bit-Zähler, der durch ein getastetes Leuchtdichte-Taktsignal LGCS taktgesteuert wird und der mit dem Horizontalpositionswert HPV geladen wird (geliefert von einer durch den Benutzer gesteuerten Schaltung 38), jeweils dann, wenn eine verzögerte Version des Horizontalsynchronsignals HS von einem Verzögerungselement 842 eintrifft.

Das getastete Taktsignal LGCS (geliefert von einem UND- Glied 844) ist die logische UND-Verknüpfung des 4F _sc -Taktsignals CK und Leuchtdichte-Horizontalzählungs-Pausesignals LHCPS, das von einem NAND-Glied 864 kommt. Das Signal LHCPS hindert den Leseadressenzähler 838 am Weiterschalten, wenn zwei aufeinanderfolgende interpolierte Pixels aus einem einzigen Paar von Probenwerten des Leuchtdichtesignals Y′ entwickelt werden sollen.

Die Schaltungsanordnung, die das Signal LHCPS erzeugt, erzeugt auch die Horizontalinterpolations-Maßstabsfaktoren 8K _H und 8 (1-K _H ), die zur Entwicklung des Signals Y″ verwendet werden. Als erster Schritt bei der Entwicklung dieser Faktoren wird der Wert N (der repräsentativ für den Vergrößerungsfaktor MF ist) an einen Eingangsanschluß eines Addierers 850 gelegt. Der Ausgangsanschluß des Addierers 850 ist mit dem Eingangsanschluß eines 8-Bit-Registers 852 verbunden, das durch das Systemtaktsignal CK taktgesteuert und durch das Horizontalsynchronsignal HS zurückgesetzt wird. Der Ausgangsanschluß des Registers 852 ist mit einem zweiten Eingangsanschluß des Addierers 850 verbunden. Das Register 852 und der Addierer 850 bilden einen Modulo-256-Akkumulator 848. Die vier MSBs des vom Register 852 gelieferten Wertes werden an den Eingangsanschluß eines Verzögerungselementes 862 gelegt, und zwar sowohl direkt als auch über zugeordnete Inverter 854, 856, 858 und 860. Das an das Verzögerungselement 862 gelegte Signal ist ein 8-Bit-Signal. Die von den Invertern 854 bis 860 gelieferten vier Bits sind die vier höchstwertigen Bits (MSBs) dieses 8-Bit-Signals, und die vom Register 852 direkt gelieferten vier Bits bilden die niedrigstwertigen 4 Bits (LSBs) des Signals.

Das höchstwertige Bit des vom Register 852 gelieferten Signals und das höchstwertige Bit des vom Verzögerungselement 862 gelieferten Signals werden dem NAND-Glied 864 zugeführt, um das Leuchtdichte-Horizontalzählungs-Pausesignal LHCPS zu erzeugen. Das Signal LHCPS hat den Logikwert 0 nur dann, wenn zwei aufeinanderfolgende Proben des interpolierten Signals Y″ aus dem gleichen Paar von Proben des Signals Y′ entwickelt werden.

Das Signal LHCPS wird nicht nur zur selektiven Abschaltung des Eingangstaktsignals für den Leseadressenzähler 838 verwendet, sondert es wird außerdem in einem Verzögerungselement 866 um eine Periode des Systemtaktsignals CK verzögert und dann auf den Eingangsanschluß des UND-Gliedes 868 gegeben. Ein anderer Eingang des UND-Gliedes 868 empfängt das Systemtaktsignal CK. Das vom UND-Glied 868 gelieferte Signal schleust periodisch aufeinanderfolgende Proben des Signals Y′ durch die Verzögerungselemente 820 und 822 zur Verwendung in den interpolierenden Multiplizierschaltungen 824 und 826. Wenn dieselben beiden Werte des Signals Y′ verwendet werden, um zwei Proben des Signals Y″ zu erzeugen, wird das an die Verzögerungselemente 820 und 822 gelegte getastete Taktsignal LGCS′ für eine Periode des Systemtaktsignals CK abgeschaltet. Die von den Verzögerungselementen 820 und 822 gelieferten Proben werden in den Multiplizierschaltungen 824 und 826 verarbeitet, wie es weiter oben beschrieben wurde.

Um die Maßstabsfaktoren 8K _H und 8 (1-K _H ) für die Horizontalinterpolation zu entwickeln, wird der Wert, der durch die vier LSBs des vom Verzögerungselement 862 gelieferten Signals repräsentiert, in einem Addierer 870 mit einem Wert 1 addiert, der von einer Digitalwertquelle 872 geliefert wird. Das vom Addierer 870 abgegebene Signal wird auf eine Dividierschaltung 878 gegeben, die es durch 2 dividiert, um den erstenHorizontalinterpolationsfaktor 8K _H zu erzeugen. Dieser Faktor wird an die interpolierende Multiplizierschaltung 824 gelegt.

In ähnlicher Weise wird der Wert, den die vier MSBs des vom Verzögerungselement 862 gelieferten Signals darstellen, in einem Addierer 874 mit einem Wert 1 addiert, der von einer Digitalwertquelle 876 geliefert wird. Die vom Addierer 874 abgegebenen Werte werden in einer Dividierschaltung 880 durch 2 dividiert, um den zweiten Horizontalinterpolationsfaktor 8 (1-K _H ) zu erzeugen. Dieser Faktor wird auf die interpolierende Multiplizierschaltung 826 gegeben.

Als nächstes sei die Arbeitsweise des Farbart-Zeileninverters 48 anhand der Fig. 9 erläutert. Die Spalte (b) in Fig. 9 zeigt die Phase der aufeinanderfolgenden Zeilen des Farbartsignals (d. h. L _i -L _i-1) des Originalbildes. Wie dargestellt, ändert sich die Phase des Farbartsignals von Zeile zu Zeile um jeweils 180°. Dies ist deswegen so, weil die unmodulierte Frequenz F _sc des Farbhilfsträgersignals ein ungeradzahliges Vielfaches der Hälfte der Horizontalzeilenfrequenz F _H ist (d. h. F _sc = (455/2)·F _H ). Wenn jedoch die Zeilen von Proben wiederholt werden, um das Originalbild in vertikaler Richtung zu strecken, behält das Farbartsignal nicht immer diese Phasenbeziehung von Zeile zu Zeile.

Die Spalte (d) in Fig. 9 zeigt die Phase des vertikal- gestreckten Farbartsignals C aus dem Y/C-Separator 40. Die Folge der Zeilen des Farbartsignals in der Spalte (d) der Fig. 9 ist die gleiche wie im Diagramm (d) der Fig. 6. Das vertikal-gestreckte Farbartsignal in den Zeilen 2, 3, 4 und 5 ist um 180° phasenversetzt gegenüber der gewünschten Phase des Farbartsignals (d. h. gegenüber dem 180°-Phasenwechsel von Zeile zu Zeile).

Gemäß der vorliegenden Erfindung invertiert ein Farbart- Zeileninverter 48 selektiv die Polarität des Farbartsignals C unter Steuerung durch das Farbart-Zeileninvertierungssignal CLINV (in Fig. 9 (e) dargestellt), um die Phasenkohärenz wiederherzustellen. Die Schaltung 48 beginnt mit Invertierung der Polarität der Farbartproben, wenn zwei neue Zeilen von Farbartproben (z. B. Zeilen L₂-L₂ und L₂-L₁) aus denselben beiden Zeilen der Originalproben (z. B. L₁ und L₂) erzeugt werden. Die Schaltung 48 fährt dann fort, die Polarität der aufeinanderfolgenden Zeilen von Farbartproben zu invertieren (z. B. Zeilen L₃-L₂, L₄-L₃ und L₅-L₄), bis wiederum zwei neue Zeilen von Farbartproben (z. B. Zeile L₅-L₄ und L₅-L₄) unter Verwendung zweier gleicher Zeilen von Originalproben (z. B. Zeilen L₄ und L₅) erzeugt werden.

Die Spalte (f) in Fig. 9 zeigt das phasenkorrigierte Farbartsignal C′ am Ausgang des Farbartinverters 48. Wie dort zu sehen, ändert sich die Phase des vertikal-gestreckten Farbartsignals C′ um 180° von Zeile zu Zeile.

Der Farbart-Zeileninverter 48 kann aus einer Vielzahl von Invertern und Multiplexern bestehen, um selektiv die Polarität des vertikal-gestreckten Farbartsignals C zu invertieren. Ein Fachmann auf dem Gebiet der Schaltungen für digitale Videosignalverarbeitung wird aufgrund der vorstehenden, in Verbindung mit Fig. 9 gegebenen Beschreibung in der Lage sein, einen geeigneten Farbartinverter zu bauen.

Die Fig. 10 ist ein Blockschaltbild einer Schaltung 1000 zur Erzeugung des Farbart-Zeileninvertierungssignals CLINV, das zur wahlweisen Invertierung der Polarität des vertikal- gestreckten Farbartsignals benutzt wird. Die Schaltung 1000 zur Erzeugung des Farbart-Zeileninvertierungssignals spricht auf die folgenden Eingangssignale an:

• - das Horizontalsynchronsignal HS;
• - das niedrigstwertige Bit (LSB) des Zeilen-Leseadressensignals LNRAS;
• - ein Laufbild/-Signal M/;
• - ein Teilbild-Markierungssignal FFS.

Das Zeilen-Leseadressensignal LNRAS wird durch das Erscheinen des verzögerten Vertikalsynchronsignals DVS zurückgesetzt und durch ein getastetes Horizontalsynchronsignal GHSS um jeweils einen Schritt erhöht, wie es in Fig. 3 gezeigt ist. Das Signal LNRAS erhöht seinen Wert einmal pro Horizontalzeilenperiode (1H), es sei denn, eine Zeile von Proben soll wiederholt werden, um das Bild in Vertikalrichtung zu strecken.

Wenn der Vergrößerungsfaktor MF gleich 1 ist, dann wird das Signal LNRAS mit jeder Horizontalzeile erhöht. In dieser Situation kippt das Signal LNRAS mit der Horizontalzeilenfrequenz F _H zwischen dem Logikwert 1 und dem Logikwert 0.

Wenn der Vergrößerungsfaktor MF gleich 2 ist, dann wird das Signal LNRAS alle zwei Horizontalzeilen erhöht. In dieser Situation kippt das LSB des Signals LNRAS mit der Hälfte der Zeilenfrequenz (F _H /2) zwischen seinem hohen und niedrigen Logikwert.

Beim Laufbild-Zoombetrieb wird das Signal M/ hoch. In dieser Betriebsart werden die ankommenden Teilbilder in den Teilbildspeicher 28 geschrieben, dem Zoom unterworfen ("gezoomt") und auf dem Fernsehschirm wiedergegeben, um einen Laufbildzoom zu erzeugen. Bei dem sich auf ein einziges Teilbild konzentrierenden Standbild-Zoombetrieb ist das Signal M/ auf niedrigen Wert gebracht. In dieser Betriebsart wird ein erstes Exemplar der beiden Teilbilder in den Teilbildspeicher 28 eingeschrieben und dann wiederholt ausgelesen, "gezoomt" und auf dem Fernsehschirm wiedergegeben, um einen Standbildzoom zu erzeugen.

Das Teilbild-Markierungssignal FFS hat eine Periodendauer von 262 H für das erste Teilbild F 1 und eine Periodendauer von 263 H für das zweite Teilbild F 2, wie es im Diagramm (a) der Fig. 11 dargestellt ist. Das Teilbild-Markierungssignal FFS wird an den Dateneingang eines Flipflops 1002 gelegt. Das Flipflop 1002 wird durch das 4F _sc -Taktsignal CK taktgesteuert. Der Ausgang des Flipflops 1002 wird invertiert (mittels eines Inverters 1004) und dann auf ein zweites Flipflop 1006 gegeben. Das Flipflop 1006 wird ebenfalls mit dem 4F _sc -Taktsignal CK taktgesteuert. Die Ausgangssignale der beiden Flipflops 1002 und 1006 erfahren eine UND-Verknüpfung in einem UND-Glied 1008.

Das Ausgangssignal TS 1 des UND-Gliedes 1008 wird zur Initialisierung eines Flipflops 1012 und zur Taktsteuerung eines Flipflops 1014 verwendet. Das Signal TS 1 ist ein positiv gerichteter Impuls, dessen Dauer gleich einer Periode des 4F _sc -Taktsignals CK ist und der am Beginn eines jeden ersten, aus 262 Horizontalzeilen bestehenden Teilbildes F 1 erscheint, wie es im Zeitdiagramm (b) der Fig. 11 dargestellt ist.

Die Ausgangssignale TS 2 und TS 3 der beiden Flipflops 1012 und 1014 werden auf ein Exklusiv-ODER-Glied 1016 gegeben. Das Ausgangssignal TS 4 des Exklusiv-ODER-Gliedes 1016 und das LSB des Zeilen-Leseadressensignals LNRAS werden an ein zweites Exklusiv-ODER-Glied 1018 gelegt. Die Ausgangsgröße des zweiten Exklusiv-ODER-Gliedes 1018 ist das Farbart-Zeileninvertierungssignal CLINV.

Das Flipflop 1012 liefert das Phasenbezugssignal TS 2 zum zweiten Exlusiv-ODER-Glied 1018 zum Vergleich mit dem LSB des Signals LNRAS. Das Phasenbezugssignal TS 2 wird am Beginn eines jeden ersten Teilbildes F 1 zurückgesetzt und kippt mit der Zeilenfrequenz F _H zwischen dem Logikwert 1 und dem Logikwert 0.

Wenn der Fernsehempfänger 20 in der Betriebsart des Laufbild- Zooms ist, dann ist das Signal M/ in seinen hohen Zustand gebracht. Dies bewirkt, daß das Ausgangssignal TS 3 des Flipflops 1014 niedrig wird. Wenn TS 3 niedrig ist, läßt das Exklusiv-ODER-Glied 1016 das Phasenbezugssignal TS 2 unverändert durch.

Ist der Fernsehempfänger 20 in der Betriebsart für den sich auf ein Teilbild konzentrierenden Standbild-Zoom, dann wird das Signal M/ niedrig. Bei niedrigem Signal M/ kippt das Ausgangssignal TS 3 des Flipflops 1014 mit der Vollbildfrequenz zwischen dem Logikwert 1 und dem Logikwert 0, wie es das Zeitdiagramm (c) der Fig. 11 veranschaulicht. Wenn das Signal TS 3 hoch ist, invertiert das Exklusiv-ODER-Glied 1016 das Phasenbezugssignal TS 2. Andernfalls wird das Phasenbezugsignal TS 2 unverändert durchgelassen.

Das Signal TS 1 initialisiert das Flipflop 1012 am Beginn eines jeden ersten Teilbildes FF, um sicherzustellen, daß das Phasenbezugssignal TS 2 in jedem Teilbild mit dem gleichen Zustand (z. B. dem Logikwert 0) beginnt, unabhängig davon, welches der beiden Teilbilder (das über 262 H gehende erste Teilbild F 1 oder das über 263 H gehende zweite Teilbild F 2) momentan aus dem Teilbildspeicher 28 ausgelesen wird. Da das Phasenbezugssignal TS 2 am Beginn jedes ersten Teilbildes F 1 zurückgesetzt wird und weil im ersten Teilbild eine gerade Anzahl von Zeilen (d. h. 262) enthalten ist, beginnt das Phasenbezugssignal TS 2 automatisch am Beginn des zweiten Teilbildes mit dem jeweils gleichen Zustand (d. h. dem Logikwert 0), ohne daß eine zusätzliche Initialisierung am Beginn des zweiten Teilbildes notwendig wäre. Das Phasenbezugssignal TS 2 wird jedoch am Beginn des ersten Teilbilds F 1 zurückgesetzt, weil im zweiten Teilbild F 2 eine ungerade Anzahl von Zeilen sind (d. h. 263 Zeilen).

Das Signal TS 3 hat den Logikwert 0, wenn der Fernsehempfänger 20 im Laufbild-Zoombetrieb ist. Dies stellt das Exklusiv-ODER-Glied 1016 so ein, daß es das Phasenbezugssignal TS 2 unverändert durchläßt. Bei dem sich auf ein Teilbild konzentrierenden Standbild-Zoombetrieb wird das Phasenbezugssignal TS 2 jedoch ein über das andere Vollbild invertiert, unter Verwendung des Signals TS 3. Dies ist deswegen so, weil dem erwähnten Standbild-Zoombetrieb ein einziges Teilbild des ankommenden Videosignals wiederholt benutzt wird, um alle Teilbilder einer Sequenz von vier Teilbildern zu erzeugen.

Das vertikal-gestreckte und in seiner Phasenbeziehung wiederhergestellte Farbartsignal C′ vom Farbart-Zeileninverter 48 wird gemäß den Prinzipien der vorliegenden Erfindung an einen Farbart-Horizontaldehner 50 gelegt. Dieser Farbart-Horizontaldehner 50 dehnt oder streckt das vertikal-gestreckte Farbartsignal C′ in der horizontalen Richtung, indem er selektiv die Farbartpixels wiederholt und indem er die Polarität des horizontal-gestreckten Farbartsignals so invertiert, daß die Phasenkohärenz des Ausgangssignals C″ wiederhergestellt wird.

Das Verfahren zur horizontalen Streckung des Farbartsignals und anschließenden Wiederherstellung der Phase des horizontal- gestreckten Farbartsignals sei nun in Verbindung mit der Fig. 12 erläutert. Anschließend wird anhand der Fig. 13 bis 16 die zur Durchführung des besagten Verfahrens benutzte Hardware beschrieben. Die Schaltungsanordnung zur horizontalen Streckung des Farbartsignals C′ ist allgemein ähnlich der in Fig. 8 gezeigten Schaltungsanordnung 48 zur Streckung des Leuchtdichtesignals Y′ in der Horizontalrichtung.

Das Zeitdiagramm (a) in Fig. 12 zeigt die digitalen Farbartproben S₀, S₁, S₂, . . ., die das in Horizontalrichtung zu streckende Farbartsignal C′ darstellen. Diese Farbartproben S₀, S₁, S₂, . . . erscheinen mit der Rate 4F _sc . Um die Beschreibung zu vereinfachen, sei angenommen, daß das Farbartsignal C′ die gleiche Frequenz und Phase wie das Farbburstsignal hat. Physikalisch bedeutet dies eine Gelbfärbung auf dem Fernsehschirm.

Im Zeitdiagramm (b) der Fig. 12 sind aufeinanderfolgende Paare von Farbartproben (S₀, S₁), (S₂, S₃), (S₄, S₅), (S₆, S₇), (S₈, S₉), . . . in dieser Reihenfolge durch gleichwertige Farbproben C₀, C₁, C₂, C₃, C₄, . . . dargestellt, die mit der Rate 2F _sc erscheinen. Die Abfragefrequenz 2F _sc der gleichwertigen oder äquivalenten Farbartproben ist höher als ausreichend zur Wiedergabe des gesamten Farbartsignalspektrums.

Das Zeitdiagramm (c) der Fig. 12 zeigt die aufeinanderfolgenden Positionen X₀, X₁, X₂, . . ., die den neuen Farbartproben für das vergrößerte Bild entsprechen. Um die neuen Positionen X₀, X₁, X₂, . . . der Farbartproben herzustellen, wird der Zwischenraum zwischen aufeinanderfolgenden äquivalenten Farbartpixels C₀, C₁, C₂ in 256 Teile unterteilt. Die aufeinanderfolgenden Positionen der neuen Farbartpixels werden dann bestimmt, indem wiederholt ein digitaler Inkrementwert N (zwischen 128 und 255) in einem Modulo-256-Akkumulator (M = 256) addiert wird.

Als nächstes werden die Digitalwerte bestimmt, welche die Farbartpixels darstellen, die den Positionen X₀, X₁, X₂, . . . entsprechen. Bei dem in Fig. 12 gezeigten Algorithmus ist angenommen, daß die Digitalwerte der neuen Farbartpixels die gleichen sind wie die Werte der unmittelbar vorhergehenden äquivalenten Farbartpixels, wie im Zeitdiagramm (d) gezeigt. Beispielsweise sind die Werte der neuen Farbartpixels, die den Positionen X₀, X₁, X₂, X₃, X₄, X₅, X₆, X₇, . . . entsprechen, in dieser Reihenfolge auf C₀, C₀, C₁, C₂, C₃, C₃, C₄, C₅, . . . eingestellt.

Im Zeitdiagramm (e) der Fig. 12 sind die neu erzeugten Farbartpixels C₀, C₀, C₁, C₂, C₃, C₃, C₄, C₅, . . . (die den Pixelpositionen X₀, X₁, X₂, X₃, X₄, X₅, X₆, X₇, . . . entsprechen) in dieser Reihenfolge durch ihre jeweiligen Originalwerte (S₀, S₁), (S₀, S₁), (S₂, S₃), (S₄, S₅), (S₆, S₇), (S₆, S₇), (S₈, S₉), (S₁₀, S₁₁), . . . ersetzt.

Aus dem Zeitdiagramm (e) der Fig. 12 geht hervor, daß die Polaritäten der neu erzeugten Farbartpixels, die den Positionen X₁, X₂, X₃ und X₄ entsprechen, im Vergleich zu den Polaritäten im Farbartsignal C′ des Diagramms (a) invertiert sind.

Um die Originalfarben (z. B. Gelb) im vergrößerten Bild getreu wiederzugeben, muß die Phase des horizontal-gestreckten Farbartsignals die gleiche bleiben wie die Phase des Original- Farbartsignals C′, das gestreckt wird. Irgendwelche Änderungen in der Phase des rekonstruierten Farbartsignals verschlechtern die Farbwiedergabe auf dem Fernsehschirm.

Das Zeitdiagramm (f) der Fig. 12 stellt ein Farbartpixel- Invertierungssignal CPINV dar. Die Polarität des horizontal- gestreckten Farbartsignals, dargestellt im Zeitdiagramm (e) der Fig. 12, wird durch das Signal CPINV invertiert, um das horizontal-gestreckte und phasenrestaurierte Farbartsignal C′′ zu erzeugen, das im Zeitdiagramm (g) gezeigt ist.

Die Fig. 13 und 15 zeigen die Hardware für die Realisierung des Verfahrens nach Fig. 12. Die Schaltungsanordnung nach Fig. 13 wird dazu verwendet, um erstens die Farbartpixels selektiv zu wiederholen für die Streckung des Farbartsignals C′ in der Horizontalrichtung, und zweitens, um die Polarität des horizontal-gestreckten Farbartsignals selektiv zu invertieren für die Wiederherstellung der Phasenkohärenz im Ausgangssignal C′′. Die in Fig. 15 dargestellte Schaltungsanordnung wird dazu verwendet, daß verschiedene Steuersignale für die Schaltung nach Fig. 13 zu erzeugen. Die Fig. 14 und 16 sind Zeitdiagramme zur Erläuterung der in den Fig. 13 bzw. 15 dargestellten Schaltungen.

Wie in Fig. 13 gezeigt, wird das vertikal-gestreckte und phasenrestaurierte Farbartsignal C′ aus dem Farbart-Zeileninverter 48 an einen Demultiplexer 1302 gelegt. Der Demultiplexer 1302 gibt die Zeilen von Proben des Farbartsignals C′ abwechselnd auf zwei Zeilenspeicher 1304 und 1306, die wahlfreien Zugriff haben (Randomspeicher oder abgekürzt RAM). Das den Multiplexer 1302 steuernde Signal wird dadurch erzeugt, daß die Frequenz des Horizontalsynchronsignals HS in einem Frequenzteiler 1308 halbiert wird. Die Ausgangsanschlüsse der Zeilenspeicher 1304 und 1306 sind mit einem ersten bzw. einem zweiten Eingangsanschluß eines Multiplexers 1310 gekoppelt. Der Multiplexer 1310 wird durch das vom Frequenzteiler 1308 erzeugte Signal gesteuert, um Proben aus dem Zeilenspeicher 1304 zu liefern, wenn der Demultiplexer 1302 für die Zuführung von Proben zum Zeilenspeicher 1306 konditioniert ist. Der Multiplexer 1310 ist zur Lieferung von Proben aus dem Speicher 1306 konditioniert, wenn der Demultiplexer 1302 zum Anlegen von Proben an den Zeilenspeicher 1304 konditioniert ist.

Das Ausgangssignal des Multiplexers 1310 wird an zwei Latch-Schaltungen 1314 und 1316 gelegt. Die Taktsteuerung dieser beiden Schaltungen erfolgt durch ein erstes getastetes Taktsignal CGCS′, das synchron mit einem -Taktsignal erscheint, bzw. ein zweites getastetes Taktsignal CGCS′′, das synchron mit einem 2F _sc -Taktsignal erscheint.

Die Ausgangssignale der beiden Latch-Schaltungen 1314 und 1316 werden auf einen Multiplexer 1318 gegeben, der durch ein Multiplexer-Steuersignal MCS gesteuert wird. Das Ausgangssignal des Multiplexers 1318 wird an einen Farbartpixel- Inverter 1320 gelegt, der auf das Farbartpixel-Invertierungssignal CPINV anspricht, um selektiv die Polarität des horizontal-gestreckten Farbartsignals zu invertieren, wodurch die Phasenkohärenz des Ausgangssignals C′′ wiederhergestellt wird.

Jeder der Zeilenspeicher 1304 und 1306 ist ein Speicher mit wahlfreiem Zugriff (Randomspeicher). Adressenwerte für die Zugriffe zum Zeilenspeicher 1304 werden von einem Multiplexer 1330 geliefert. Adressenwerte für die Zugriffe zum Zeilenspeicher 1306 kommen vom Multiplexer 1332. Jeder der Multiplexer 1330 und 1332 empfängt an einem ersten Eingang ein Farbartpixel-Leseadressensignal CPRAS von einem Pixel-Leseadressenzähler 1334 und an einem zweiten Eingang ein Farbartpixel-Schreibadressensignal CPWAS von einem Pixel-Schreibadressenzähler 1336. Die Multiplexer 1330 und 1332 werden durch das vom Frequenzteiler 1318 gelieferte Signal HS/2 so konditioniert, daß sie das Farbartpixel- Schreibadressensignal CPWAS jeweils an denjenigen Zeilenspeicher legen, der gerade Farbartproben vom Demultiplexer 1302 empfängt, und daß sie das Farbartpixel- Leseadressensignal CPRAS an das jeweils andere Exemplar der Zeilenspeicher legen.

Der Schreibadressenzähler 1336 ist ein 10-Bit-Zähler, der durch das 4F _sc -Taktsignal CK taktgesteuert wird und durch das Horizontalsynchronsignal HS zurückgesetzt wird. Der Leseadressenzähler 1334 ist ein voreinstellbarer 10-Bit- Zähler, der durch das getastete Farbart-Taktsignal CGCS taktgesteuert wird und der mit dem Horizontalpositionswert HPV (geliefert von der vom Benutzer gesteuerten Schaltung 38) geladen wird, als Antwort auf ein für die Farbart vorgesehenes Horizontalpositions-Ladesignal CHPLS.

Wie in den Fig. 13 und 15 gezeigt, ist das getastete Farbart-Taktsignal CGCS das Resultat einer logischen UND- Verknüpfung des 4F _sc -Taktsignals mit einem der Farbart zugeordneten Horizontalzählungs-Pausesignal CHCPS. Das Signal CHCPS hindert den Pixel-Leseadressenzähler 1334 am Weiterzählen, wenn eine äquivalente Farbartprobe (z. B. C₃) wiederholt wird, um das Farbartsignal C′ in der horizontalen Richtung zu strecken.

Als nächstes sei die Arbeitsweise der Schaltung nach Fig. 13 in Verbindung mit den Zeitdiagrammen der Fig. 14 erläutert. Es sei daran erinnert, daß der Pixel-Leseadressenzähler 1334 durch das getastete Farbart-Taktsignal CGCS taktgesteuert wird. Dieses Signal CGCS, erzeugt durch UND-Verknüpfung des 4F _sc -Taktsignals mit dem Farbart-Horizontalzählungs- Pausesignal CHCPS, ist im Zeitdiagramm (g) der Fig. 14 gezeigt. Das Ausgangssignal CPRAS des Pixel-Leseadressenzählers 1334 ist im Zeitdiagramm (h) der Fig. 14 gezeigt. Der Multiplexer 1310 erzeugt eine Reihe von Farbartproben S₀, S₁, S₂, S₃, S₄, S₄, S₄, . . ., wie im Zeitdiagramm (i) der Fig. 14 gezeigt.

Die Farbartpixels S₀, S₁, S₂, . . . werden gleichzeitig an die Latch-Schaltungen 1314 und 1316 gelegt, die durch das erste bzw. zweite getastete Taktsignal CGCS 1′ bzw. CGCS 1′′ taktgesteuert werden, welche in den Zeitdiagrammen (k) und (l) dargestellt sind. Die getasteten Taktsignale CGCS′ und CGCS′′ werden erzeugt durch UND-Verknüpfung eines Latch- Pausesignals LPS (Diagramm (j)) mit dem Taktsignal bzw. 2F _sc . Die Zeitdiagramme (m) und (n) zeigen die Ausgangssignale der Latch-Schaltungen 1314 bzw. 1316.

Der Multiplexer 1318, der auf das Multiplexer-Steuersignal MCS (Diagramm (p)) anspricht, kombiniert die Ausgangssignale der beiden Latch-Schaltungen 1314 und 1316 in einer Weise, wie sie das Zeitdiagramm (q) zeigt. Das tatsächliche Ausgangssignal des Multiplexers 1318, dargestellt im Zeitdiagramm (r), erscheint synchron mit dem 4F _sc -Systemtaktsignal CK. Im Multiplexerausgangssignal wird das Paar der Farbartpixel S₂ und S₃ (d. h. die äquivalente Farbartprobe C₁) wiederholt, um das Farbartsignal C′ in Horizontalrichtung zu strecken.

Das Ausgangssignal des Multiplexers 1318 wird an den Farbartpixel- Inverter 1320 gelegt. Der Farbartpixel-Inverter 1320, der auf das Farbartpixel-Invertierungssignal CPINV (Zeitdiagramm (s)) anspricht, invertiert die Polarität der Farbartpixels in der im Zeitdiagramm (t) gezeigten Weise, um die Phasenkohärenz des Ausgangssignals C′′ wiederherzustellen.

Die Fig. 15 ist das Blockdiagramm einer Schaltungsanordnung, die dazu verwendet wird, verschiedene Steuersignale CHPLS, CHCPS, CGCS, CGCS′, CGCS′′, MCS und CPINV für die Schaltung nach Fig. 13 zu erzeugen. Zu diesem Zweck wird ein 8-Bit-Inkrementwert N (der zwischen 128 und 255 variiert) an zwei in Kaskade geschaltete Latch-Schaltungen 1502 und 1504 gelegt. Die Latch-Schaltung 1502 wird durch das Vertikalsynchronsignal VS taktgesteuert. Die Latch-Schaltung 1504 wird durch ein Rückstellsignal RST 1 zurückgesetzt und durch das 2F _sc -Taktsignal taktgesteuert.

Der 8-Bit-Inkrementwert N von der Latch-Schaltung 1504 wird an einen Eingang eines Addierers 1506 gelegt. Der Ausgang des Addierers 1506 ist mit dem Eingang eines 8-Bit-Registers 1508 verbunden. Das 8-Bit-Register 1508 wird durch das erste Rücksetzsignal RST 1 gelöscht und durch das 2F _sc -Taktsignal taktgesteuert. Der Ausgang des Registers 1508 ist mit einem zweiten Eingang des Addierers 1506 verbunden. Das Register 1508 und der Addierer 1506 bilden einen Modulo- 256-Akkumulator 1510. Das höchstwertige Bit (MSB) des vom Register 1508 gelieferten Wertes wird an einen ersten Eingang eines NAND-Gliedes 1512 und an einen Inverter 1514 gelegt. Das Ausgangssignal des Inverters wird über ein Flipflop 1516 um eine Periode des 2F _sc -Taktsignals verzögert. Das verzögerte und invertierte MSB gelangt an einen zweiten Eingang des NAND-Gliedes 1512. Das Ausgangssignal des NAND-Gliedes 1512, das um etwa zwei Perioden des 4F _sc -Taktsignals verzögert wird (durch ein Flipflop 1518), ist das der Farbart zugeordnete Horizontalzählungs-Pausesignal CHCPS.

Dieses Farbart-Horizontalzählungs-Pausesignal CHCPS erfährt in einem UND-Glied 1520 eine UND-Verknüpfung mit dem 4F _sc -Taktsignal CK, um das getastete Farbart-Taktsignal CGCS zu erzeugen. Das Signal CGCS taktet den Farbartpixel- Leseadressenzähler 1334.

Das Horizontalzählungs-Pausesignal CHCPS für die Farbart wird über ein Flipflop 1522 um eine Periode des - Taktsignals verzögert, um den Latch-Pausenimpuls LPS zu erzeugen. Das Signal LPS wird dazu verwendet, die Latch- Schaltungen 1314 und 1316 selektiv zu sperren.

Die Schaltung 1550, die auf das Horizontalsynchronsignal HS anspricht, erzeugt die obenerwähnten Steuersignale RST 1 und CHPLS (d. h. das der Farbart zugeordnete Horizontalpositions- Ladesignal). Außerdem erzeugt die Schaltung 1550 ein zweites Rückstellsignal RST 2. Das zweite Rückstellsignal RST 2 löscht zwei Flipflops 1572 und 1592. Das Flipflop 1572 erzeugt das Multiplexer-Steuersignal MCS sowie das erste und das zweite getastete Taktsignal CGCS′ bzw. CGCS′′. Das Flipflop 1592 liefert das Farbartpixel- Invertierungssignal CPINV.

Das Horizontalsynchronsignal HS wird an ein Flipflop 1552 gelegt, das durch das 4F _sc -Taktsignal CK taktgesteuert wird. Bezüglich der Zeitdiagramme sei auf Fig. 16 verwiesen. Das Ausgangssignal A des Flipflops 1552 wird in einem Inverter 1554 invertiert. Das invertierte Ausgangssignal wird an ein Flipflop 1556 gelegt, das ebenfalls durch das 4F _sc -Taktsignal CK taktgesteuert wird. Die Ausgangssignale A und B der beiden Flipflops 1552 und 1565 werden auf ein NAND-Glied 1558 gegeben. Das Ausgangssignal C des NAND-Gliedes 1558 ist das zweite Rückstellsignal RST 2. Das NAND-Glied 1558 liefert einen negativ gerichteten Impuls mit einer Dauer von einer Periode des 4F _sc -Taktsignals CK bei der ansteigenden Flanke des Horizontalsynchronsignals HS.

Das Ausgangssignal B des Flipflops 1556 wird über ein Flipflop 1560 um etwa eine Periode des 2F _sc -Taktsignals verzögert. Das verzögerte Ausgangssignal D des Flipflops 1560 wird in einem Inverter 1562 invertiert. Das invertierte Ausgangssignal wird an ein T-Flipflop 1564 gelegt, das durch das 4F _sc -Taktsignal CK taktgesteuert wird. Das Ausgangssignal E des Flipflops 1564 ist das erste Rückstellsignal RST 1.

Die Zeitdiagramme (m) bis (v) der Fig. 16 zeigen die einzelnen Signale A′, B′, . . . usw., die bei einer abfallenden Flanke des Horizontalsynchronsignals HS erzeugt werden. Die Ausgangssignale D′ und E′ der beiden Flipflops 1560 und 1564 werden auf ein NAND-Glied 1566 gegeben. Das NAND-Glied 1566 erzeugt bei einer abfallenden Flanke des Horizontalsynchronsignals HS′, welches im Zeitdiagramm (m) der Fig. 16 gezeigt ist, einen negativ erichteten Impuls F′, der im Zeitdiagramm (u) der Fig. 16 dargestellt ist und eine Breite von einer Periode des 4F _sc -Taktsignals CK hat. Das Ausgangssignal F′ des NAND-Gliedes 1566 wird über ein T- Flipflop 1568 um etwa eine Periode des -Taktsignals verzögert, um das der Farbart zugeordnete Horizontalpositions- Ladesignal CHPLS zu erzeugen, das im Zeitdiagramm (v) der Fig. 16 dargestellt ist.

Um das Multiplexer-Steuersignal MCS und das erste und zweite getastete Taktsignal CGCS′ und CGCS′′ zu erzeugen, wird das -Taktsignal an den Takteingang des Flipflops 1572 gelegt. Das Flipflop 1572 wird durch das zweite Rückstellsignal RST 2 gelöscht. Der -Ausgang des Flipflops 1572 führt zum Dateneingang eines Flipflops 1574, das durch das -Taktsignal taktgesteuert wird. Das Ausgangssignal des Flipflops 1574 ist das Multiplexer-Steuersignal MCS.

Die Signale vom Q- und vom -Ausgang des Flipflops 1572 werden an die ersten Eingänge zweier UND-Glieder 1576 und 1578 gelegt. Die zweiten Eingänge der UND-Glieder 1576 und 1578 empfangen das 4F _sc -Taktsignal CK. Die Ausgangssignale der UND-Glieder sind die beiden Taktsignale 2F _sc und . Jedes dieser beiden Taktsignale erfährt in einem zugehörigen UND-Glied 1580 bzw. 1582 eine UND-Verknüpfung mit dem Latch-Pausesignal LPS, um die getasteten Taktsignale CGCS′′ bzw. CGCS′ zu erzeugen.

Um das Farbartpixel-Invertierungssignal CPINV zu erzeugen, wird das Flipflop 1592 durch das zweite Rückstellsignal RST 2 gelöscht und durch das Horizontalzählungs-Pausesignal CHCPS der Farbart gelöscht. Das Q-Ausgangssignal des Flipflops 1572, das in einem Verzögerungselement 1594 um eine Periode des 2F _sc -Taktsignals verzögert wird, ist das Farbartpixel- Invertierungssignal CPINV.

Die in vertikaler und in horizontaler Richtung gestreckten Leuchtdichte- und Farbartsignale Y′′ und C′′ werden auf eine herkömmliche Leuchtdichte/Farbart-Verarbeitungsschaltung 52 gegeben, wie in Fig. 1 gezeigt. Die R-, G- und B-Ausgangssignale der Verarbeitungsschaltung 52 werden an eine Bildröhre 54 gelegt, um ein vergrößertes Bild zu erzeugen.

Claims (15)

1. Anordnung zum Ändern der Größe von Objekten in einem Fernsehbild ohne Änderung der Größe des Rasters, gekennzeichnet durch:
eine erste Einrichtung (1302-1306, 1310), die auf ein ankommendes Fernseh-Videosignal, das Leuchtdichte- und Farbartkomponenten enthält, anspricht, um dieses Signal abzufragen und an einer Ausgangsklemme eine vorbestimmte Anzahl von Abfragewerten (Proben) der Farbartkomponente pro Zeile und eine vorbestimmte Anzahl von Zeilen pro Teilbild zu liefern;
eine zweite Einrichtung (1334), die mit der ersten Einrichtung gekoppelt ist, um die Anzahl der an der Ausgangsklemme gelieferten Farbartproben pro Zeile und damit die Breite des Fernsehbildes zu ändern, und die eine Einrichtung (1330, 1332) zur derartigen Konditionierung der ersten Einrichtung enthält, daß die an der Ausgangsklemme gelieferten Proben in Gruppen von K/R wiederholt werden, wobei K die Anzahl von Proben in einer Farbhilfsträgerperiode ist und wobei R ein ganzzahliges Vielfaches von 2 ist, einschließlich 1;
eine dritte Einrichtung (50), die mit der Ausgangsklemme gekoppelt ist, um selektiv die Polarität von Exemplaren der Farbartproben zu invertieren.

2. Anordnung nach Anspruch 1, gekennzeichnet durch eine Einrichtung zum Wiederholen von Zeilen der Farbartproben und zum selektiven Invertieren der Polarität von Exemplaren der Zeilen von Farbartproben.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet,
daß das ankommende Fernseh-Videosignal Horizontal- und Vertikalsynchronsignale enthält;
daß eine Quelle für ein Systemtaktsignal vorgesehen ist;
daß die erste Einrichtung eine Speichereinrichtung enthält, um die Proben unter Steuerung durch ein Schreibadressensignal zu speichern und um an ihrem Ausgangsanschluß die Proben unter Steuerung durch ein Leseadressensignal zu liefern;
daß die zweite Einrichtung eine auf das Systemtaktsignal und auf die Horizontal- und Vertikalsynchronsignale ansprechende Einrichtung enthält, um das Schreibadressensignal zu erzeugen, welches eine Zeilenadressenkomponente aufweist, die auf das Vertikalsynchronsignal hin zurückgesetzt und auf das Horizontalsynchronsignal hin schrittweise erhöht wird, und welches ferner eine Bildpunktadressenkomponente (Pixeladresse) enthält, die auf das Horizontalsynchronsignal hin zurückgesetzt und auf das Systemtaktsignal hin schrittweise erhöht wird;
daß eine auf das Systemtaktsignal und auf das Horizontal- und das Vertikalsynchronsignal ansprechende Einrichtung zur Erzeugung des Leseadressensignals vorgesehen ist, welches eine Zeilenadressenkomponente aufweist, die auf das Vertikalsynchronsignal hin zurückgesetzt und auf das Horizontalsynchronsignal hin schrittweise erhöht wird, und welches ferner eine Bildpunktadressenkomponente (Pixeladresse) aufweist, die auf das Horizontalsynchronsignal hin zurückgesetzt und auf das Systemtaktsignal hin schrittweise erhöht wird;
daß eine auf einen Vergrößerungsfaktor ansprechende Einrichtung zur Erzeugung eines Sperrsignals vorgesehen ist, das selektiv die das Leseadressensignal erzeugende Einrichtung daran hindert, die Zeilenadressenkomponente und/oder die Bildpunktadressenkomponente des Leseadressensignals zu erhöhen, so daß ausgewählte Zeilen oder Bildpunkte des Videosignals am Ausgang der Speichereinrichtung wiederholt werden;
daß die dritte Einrichtung eine Einrichtung enthält, die auf das Sperrsignal anspricht, um die Polarität des Farbartsignals selektiv zu invertieren, so daß dessen Phasenkohärenz wiederhergestellt wird.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß das Fernseh-Videosignal ein im Zeilensprung verflochtenes Videosignal ist, das abwechselnd ein ungerades und ein gerades Teilbild definiert.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Speichereinrichtung eine Kapazität für die Speicherung mindestens eines Teilbildes des Fernseh-Videosignals hat.

6. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Zeilen- und Bildpunktadressenkomponenten des Leseadressensignals auf das Vertikal- bzw. Horizontalsynchronsignal hin auf die jeweilige Anfangszeilenadresse bzw. Anfangsbildpunktadresse zurückgesetzt werden und daß die Anfangszeilenadresse und Anfangsbildpunktadresse die Position des in seiner Größe zu ändernden Teils des Originalbildes definieren.

7. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die das Sperrsignal erzeugende Einrichtung außerdem auf das Horizontalsynchronsignal anspricht und daß das Sperrsignal selektiv die das Leseadressensignal erzeugende Einrichtung daran hindert, die Zeilenadressenkomponente des Leseadressensignals zu erhöhen, so daß ausgewählte Zeilen des Videosignals am Ausgang der Speichereinrichtung wiederholt werden.

8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß die das Sperrsignal erzeugende Einrichtung folgendes aufweist:
eine Quelle für einen Digitalwert N, der eine den Vergrößerungsfaktor darstellende positive Zahl ist;
einen Modulo-M-Akkumulator für Digitalwerte, der mit der Quelle des Digitalwertes N gekoppelt ist und auf das Horizontalsynchronsignal anspricht, um den Digitalwert N mit einem gespeicherten Digitalwert zu addieren und um die resultierende Summe (Modulo M) zu speichern und damit den besagten gespeicherten Digitalwert bereitzustellen;
eine mit dem Modulo-M-Akkumulator gekoppelte Einrichtung, die auf den Wert der vom Akkumulator gebildeten Summe und auf das Horizontalsynchronsignal anspricht, um das Sperrsignal zu erzeugen,
und daß das vergrößerte Bild gegenüber dem unvergrößerten Bild in der vertikalen Dimension um einen Faktor von M/N vergrößert wird.

9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß die das Leseadressensignal erzeugende Einrichtung eine Einrichtung zur Erzeugung der Zeilenadressenkomponente des Leseadressensignals enthält und eine zusätzliche Einrichtung zur Erzeugung der Bildpunktadressenkomponente des Leseadressensignals aufweist und daß die Einrichtung zur Erzeugung der Zeilenadressenkomponente des Leseadressensignals folgendes enthält:
einen Zähler, der auf das Vertikalsynchronsignal hin mit einer Anfangszeilenadresse geladen wird und der durch ein getastetes Taktsignal getaktet wird;
eine Einrichtung, die das Horizontalsynchronsignal und das Sperrsignal empfängt, um das getastete Taktsignal zu erzeugen.

10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß die polaritätsinvertierende Einrichtung eine Einrichtung enthält, die auf das niedrigstwertige Bit (LSB) der Zeilenadressenkomponente des Leseadressensignals anspricht.

11. Anordnung nach Anspruch 10, dadurch gekennzeichnet, daß zur Vergrößerung der horizontalen Dimension des unvergrößerten Bildes um einen zweiten Vergrößerungsfaktor eine Einrichtung vorgesehen ist, die folgendes aufweist:
eine Zeilenspeichereinrichtung, die unter Steuerung durch ein Bildpunkt-Schreibadressensignal auf ihren Eingang gegebene Farbartproben speichert und diese Proben unter Steuerung durch ein Bildpunkt-Leseadressensignal an ihrem Ausgang liefert;
eine auf das Systemtaktsignal und auf das Horizontalsynchronsignal ansprechende Einrichtung zur Erzeugung des Bildpunkt-Schreibadressensignals, das auf das Horizontalsynchronsignal hin zurückgesetzt und auf das Systemtaktsignal hin schrittweise erhöht wird;
eine auf das Systemtaktsignal und auf das Horizontalsynchronsignal ansprechende Einrichtung zur Erzeugung des Bildpunkt-Leseadressensignals, das auf das Horizontalsynchronsignal hin zurückgesetzt und auf das Systemtaktsignal hin schrittweise erhöht wird;
eine auf den zweiten Vergrößerungsfaktor und das Systemtaktsignal ansprechende Einrichtung zur Erzeugung eines zweiten Sperrsignals, das selektiv die das Bildpunktleseadressensignal erzeugende Einrichtung daran hindert, das Bildpunkt-Leseadressensignal zu erhöhen, so daß ausgewählte Proben des Farbartsignals am Ausgang der Zeilenspeichereinrichtung wiederholt werden;
eine mit der Zeilenspeichereinrichtung gekoppelte Einrichtung, die auf das zweite Sperrsignal anspricht, um selektiv die Polarität der Farbartproben in einer solchen Weise zu invertieren, daß deren Phasenkohärenz mit dem Farbhilfsträgersignal wiederhergestellt wird.

12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß die das zweite Sperrsignal erzeugende Einrichtung folgendes aufweist:
eine Quelle für einen Digitalwert N′, der eine den zweiten Vergrößerungsfaktor darstellende ganze Zahl ist;
einen Modulo-M′-Akkumulator für Digitalwerte, der mit der Quelle des Digitalwertes N′ gekoppelt ist und auf das Systemtaktsignal anspricht, um den Digitalwert N′ mit einem gespeicherten Digitalwert zu addieren und die resultierende Summe (Modulo M′) zu speichern und damit den besagten gespeicherten Digitalwert bereitzustellen;
eine mit dem Modulo-M′-Akkumulator gekoppelte Einrichtung, die auf den Wert der vom Akkumulator gebildeten Summe und auf das Systemtaktsignal anspricht, um das zweite Sperrsignal zu erzeugen,
und daß das vergrößerte Bild gegenüber dem unvergrößerten Bild in der horizontalen Dimension um einen Faktor M′/N′ vergrößert wird.

13. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß die das Bildpunkt-Leseadressensignal erzeugende Einrichtung folgendes aufweist:
einen Zähler, der auf das Horizontalsynchronsignal hin mit einer Anfangsbildpunktadresse geladen wird und der durch ein getastetes Taktsignal taktgesteuert wird;
eine Einrichtung, die zum Empfang des Systemtaktsignals und des zweiten Sperrsignals angeschlossen ist, um das getastete Taktsignal zu erzeugen.

14. Anordnung nach Anspruch 13, dadurch gekennzeichnet, daß die Zeilenspeichereinrichtung zwei Zeilenspeicher enthält, die unter Steuerung durch das Horizontalsynchronsignal alternierend ausgelesen und eingelesen werden.

15. Anordnung nach Anspruch 14, dadurch gekennzeichnet, daß die zweitgenannte polaritätsinvertierende Einrichtung eine Einrichtung enthält, die auf das niedrigstwertige Bit (LSB) des Bildpunkt-Leseadressensignals anspricht.