DE3875003T2 - Hybrides zeit-multiplex-vermittlungssystem mit optimal gestaltetem pufferspeicher. - Google Patents

Description

• Die vorliegende Erfindung betrifft ein Vermittlungssystem für Datenblöcke zwischen mehreren Multiplexeingehenden mit Zeitteilung und mehreren Multiplexausgehenden mit Zeitteilung.
• Die Blöcke in jedem der Multiplexe können synchrone Blöcke im Kreis-Modus und/oder asynchrone Blöcke im Paket-Modus sein und haben eine konstante Länge. Die synchronen Blöcke einer selben Kommunikation werden mit einer Rahmenfrequenz der Multiplexe periodisch übertragen. Asynchrone Blöcke einer selben Kommunikation werden in den Multiplexen sporadisch übertragen. Diese Blöcke gehen aus einem vorläufigen "Packungsvorgang" von Oktetten sowohl für die Kommunikation im Kreis-Modus als auch für die Kommunikation im Paket-Modus hervor.
• Im Eingang eines derartigen Vermittlungssystems werden die Datenblöcke in den Multiplexeingehenden erfaßt und werden in einer Supermultiplexeingehenden gemultiplext. Die Vermittlung ist vom eigentlichen Informationsgehalt in den Blöcken unabhängig.
• Wenn die Multiplexe lediglich synchrone Blöcke oder asynchrone Blöcke überführen, wie im Patent FR-B-2538976 entsprechend der EP-A-0113307 beschrieben, werden die erfaßten und gemultiplexten Blöcke in einen einzigen Pufferspeicher nach Maßgabe ihrer Ankunft geschrieben und werden abhängig von den Rängen der Zeitintervalle in den Multiplexausgehendenempfängern und/oder den Rängen der Multiplexausgehendenempfänger gelesen, zu denen die Blöcke jeweils befördert werden.
• Wenn die Multiplexe gleichzeitig synchrone Blöcke und asynchrone Blöcke überführen, wie in der am 27. Februar 1987 angemeldeten und am 2. September 1988 veröffentlichten FR-A-2611411 beschrieben, werden sowohl synchrone Blöcke als auch asynchrone Blöcke in den Supermultiplexen in erste und zweite Pufferspeicher nach Maßgabe ihrer Ankunft geschrieben. Die Wahl zwischen synchronen Blöcken und asynchronen Blöcken wird beim Lesen ausgeführt. Die synchronen Blöcke werden im ersten Pufferspeicher abhängig von den periodischen Empfängerzeitintervallen in den Multiplexausgehenden gelesen, die zu belegen sind, und die asynchronen Blöcke werden im zweiten Pufferspeicher abhängig von den nicht durch die synchronen Blöcke in den Multiplexausgehenden belegten verbleibenden Zeitintervallen gelesen.
• Welches auch die bekannten vorherigen Vermittlungssysteme sein mögen, so müssen die Adressen der Pufferspeicherzellen, in die erfaßte Blöcke geschrieben werden sollen, zyklisch durch eine Zeitbasis wie für einen Pufferspeicher in einem temporären Vermittlungssystem MIC geliefert werden. Somit wird beispielsweise für drei erfaßte Datenblöcke, die jeweils um zwei leere Datenblöcke, besagte Blöcke oder Leerimpulse, und um fünf leere Blöcke in den Supermultiplexeingehenden auseinander liegen, ein erster Datenblock in eine Pufferspeicherzelle mit einer Adresse k geschrieben, wobei k eine ganze Zahl zwischen einschließlich 1 und der Zahl von Blockzellen des Pufferspeichers ist, der zweite Datenblock wird in eine Zelle mit Adresse k+3, und der dritte Datenblock wird in eine Zelle mit Adresse k+9 geschrieben. Zwischenzellen mit Adressen k+1, k+2 und k+4 bis k+8 bleiben unbelegt und können lediglich im folgenden Adressierungszyklus belegt werden, wenn Datenblöcke durch die Supermultiplexeingehende zur selben Zeit geliefert werden, wie diese Zellen jeweils schreibadressiert werden.
• Diese zyklische Schreibadressierung eines Pufferspeichers zeigt im wesentlichen folgende Nachteile.
• Bei Kenntnis, daß die zu schreibenden Datenblöcke sporadisch verteilt sind, ist die Zahl von im Pufferspeicher unbelegten Zellen im Mittel relativ groß. Für ein System, das nur asynchrone Blöcke vermittelt, hängt die Kapazität des Pufferspeichers nicht vom mittleren Durchsatz von durch die Supermultiplex gelieferten erfaßten Blöcken, sondern vom größeren mittleren Durchsatz der Blöcke in den Multiplexeingehenden und -ausgehenden ab, um gegebenenfalls ein Minimum an Datenblöcken zu verlieren. Für ein synchrone und asynchrone Blöcke vermittelndes Hybridsystem ist die Kapazität jedes der beiden Pufferspeicher mindestens gleich dem Produkt der Zeitintervallzahl in einem Multiplexrahmen mit der Zahl von Multiplexeingehenden oder -ausgehenden, d. h. mindestens gleich der Zeitintervallzahl in einem Rahmen des Supermultiplex, um das periodische Schreiben der synchronen Blöcke einer selben Vermittlung zu gestatten.
• Außerdem wird bei einem derartigen Hybridvermittlungssystem die mittlere Zahl von unbelegten Zellen aufgrund der Verwendung von zwei Pufferspeichern mit zwei multipliziert.
• Demzufolge hängen die Kosten des Vermittlungssystems direkt vom Pufferspeicher und somit von dessen Kapazität ab.
• In der FR-A-2526613 ist ein Hybridvermittlungssystem eines zweiten Typs beschrieben, in dem die Datenblöcke in MIC-Leitwegen gemultiplexte Wörter wie Oktette sind und bei dem lediglich ein einziger Pufferspeicher für die synchronen und asynchronen Blöcke verwendet wird.
• Im Sinne dieser Patentanmeldung ist ein Pufferspeicherblock dazu bestimmt, Oktette von mehreren Kommunikationen im Kreis-Modus zu speichern oder ein Paket oder einen Verkettungspaketteil in mehreren Pufferspeicherblöcken für eine selbe Vermittlung im Paket-Modus zu speichern. Die zu einem selben Paket gehörende Verkettung der gemultiplexten Oktette macht es erforderlich, wenigstens einen Pufferspeicherblock belegt zu halten, der einerseits nur teilweise während der Übertragung des Pakets belegt ist, und die Oktette des Pakets in aufeinanderfolgenden Pufferspeicherblöcken zu speichern, wenn das Paket eine Länge aufweist, die diejenige eines Speicherblocks überschreitet. Die Reduktion des Umfangs des durch diese Patentanmeldung ins Auge gefaßten Pufferspeichers ist daher nicht optimiert.
• Gemäß der FR-A-2526613 umfassen die Schreibadressierungsmittel zum Schreiben der eingehenden Datenblöcke einen Pufferspeicherblock-Zustandsspeicher, der Zellen mit jeweils l Bit und ein FIFO-File der Zahlen der freien Pufferspeicherblöcke aufweist. Diese Zahlen bilden freie Speicherblockadressen, deren erste Eingabe in das File dazu dient, den entsprechenden Speicherblock schreibzuadressieren, um ein Oktett im Kreis-Modus oder ein erstes Paketinformationsoktett in den Pufferspeicher in Reaktion auf den Anfang des Paktes zu schreiben, wobei der Belegungszustand des gespeicherten Blocks nun in den Blockzustandsspeicher geschrieben wird. Die Adresse eines Speicherblocks und der freie Zustand dieses Blocks werden jeweils in das File und in den Blockzustandsspeicher geschrieben, wenn das Oktett im Kreis-Modus oder letzteres Informationsoktett des Pakets in dem Pufferspeicher gelesen wird.
• Nach der FR-A-2526613 scheint es, daß einerseits das Adressenfile eine Kapazität gleich 2N·N Bits haben muß, wobei 2N die Zahl von Pufferspeicherblöcken und N die Zahl von Bits in den Adressen der Blöcke bezeichnet, und andererseits der Pufferspeicherblock-Zustandspeicher nicht mit dem File zusammenwirkt, und somit nicht in die Auswahl einer freien Speicherblockadresse eingreift.
• Die vorliegende Erfindung bezweckt, die Kapazität des Pufferspeichers und des zur Schreibadressierung des Pufferspeichers beitragenden Speichers in einem Vermittlungssystem für Datenblöcke, insbesondere vom asynchronen oder Hybridtyp zu reduzieren. Zusätzlich gestattet es diese Reduktion, die Speicher mit Eingabemitteln, die die Blöcke der Multiplexeingehenden multiplexen, und Ausgabemitteln zu integrieren, die die im Pufferspeicher gelesenen und in den Multiplexausgehenden übertragenen Blöcke demultiplexen.
• Zu diesem Zweck ist gemäß der Erfindung ein Vermittlungssystem für Datenblöcke zwischen mehreren Multiplexeingehenden und mehreren Multiplexausgehenden, wie im Anspruch 1 definiert, gegeben.
• Somit muß gemäß der Erfindung eine Pufferspeicherzelle, in die ein Datenblock geschrieben werden soll, nicht zyklisch schreibadressiert werden, sondern wird unter den Speicherzellen gewählt, die im Augenblick des Schreibens des Blocks frei sind. Diese Auswahl wird infolge einer Adressenberechnung abhängig von den Zuständen in den 1-Bit-Zellen eines Zustandsspeichers und nicht aus einem Satz von Schreibadressen von freien Pufferspeicherzellen ausgeführt. Dieses setzt den Umfang des FIFO-Files gemäß der FR-A-2526613 auf den Umfang 2N des Zustandszellenspeichers herab. Die Anlegungsmittel überwachen fortwährend den Belegungs- oder freien Zustand sämtlicher Pufferspeicherzellen, um fortwährend eine freie Zellenadresse für einen zu schreibenden Block anzubieten. Die freie Zellenadresse wird durch eine Adresse einer anderen freien Zelle ersetzt, die nach dem Schreiben des Blocks eingerichtet wird. Die jetzt durch den geschriebenen Block belegte Zelle wird anschließend beim ersten Lesen des Blocks für eine Punkt-zu-Punkt-Kommunikation oder beim letzten Lesen des Blocks für eine Mehrfachpunkt-Kommunikation freigegeben. Die freigegebene Zelle kann sofort für das Schreiben eines anderen eingehenden Blocks wiederverwendet werden, ohne zu warten, daß eine Zeitbasis die Adresse der freigegebenen Zelle nach einem vollständigen Adressierungszyklus des Pufferspeichers erzeugt.
• Unter diesen Bedingungen hängt die Kapazität des Pufferspeichers und des Zellenzustandsspeichers direkt vom mittleren Durchsatz der Datenblöcke in der Supermultiplexeingehenden ab. Unter Bezug auf das zuvor aufgegriffene Beispiel, wenn die die Adressen k bis k+9 aufweisenden Zellen mit zunehmender Reihenfolge der Adressen ausgewählt werden, werden die ersten, zweiten und dritten Blöcke von erfaßten Daten in den Zellen mit den Adressen k, k+1 und k+2 gespeichert, und wenn aus den Zellen mit Adresse 1 bis k+1 lediglich die Zellen mit den Adressen k und k+1 freigegeben werden, bevor ein vierter Datenblock durch die Supermultiplexeingehende geliefert wird, wird dieser vierte Block in die Zelle mit der Adresse k geschrieben.
• Gemäß einem Aspekt der Erfindung ist ein Vermittlungssystem geschaffen worden, um Datenblöcke relativ gleich mit Mehrfachpunkt-Kommunikation zu vermitteln. Für eine Mehrfachpunkt-Kommunikation muß ein Datenblock vor dem Empfangen des Datenblocks so viele Male gelesen werden, wie er Multiplexausgehendeempfänger hat. Die Pufferspeicherzelle, in die der Datenblock geschrieben wird, muß beim letzten Lesen des Blocks freigegeben werden, d. h. nach nbm Lesevorgängen, wobei nbm die Zahl von Multiplexausgehendenempfängern bezeichnet.
• Zu diesem Zweck umfassen die Schreibadressierungsmittel zum Anzeigen der Zahlen von Multiplexausgehenden, zu denen noch in den Pufferspeicherzellen gespeicherte Datenblöcke jeweils übertragen werden müssen, wobei die Zahl bezüglich einer einen Block speichernden Zelle gleich einer vorbestimmten Zahl von Multiplexausgehendenempfängern des Blocks ist, wenn der Block in die Zelle geschrieben wird, und um eine Einheit in Reaktion auf jede Leseadresse der Zelle verringert wird, die durch die Leseadressierungsmittel geliefert wird, wobei die Freigabe der Zelle, in der der Block gespeichert ist, durch die Anzeigemittel den Auswahlmitteln angezeigt wird, sobald die Zahl Null erreicht.
• Gemäß einer in der nachfolgenden Beschreibung im einzelnen beschriebenen bevorzugten Ausführungsform ist ein Vermittlungssystem vom Hybridtyp und umfaßt gemäß der vorgenannten Patentanmeldung FR-A-2611411
• - Eingangsmittel zum Erfassen der Datenblöcke in den Rahmen der Multiplexeingehenden und zum Multiplexen der erfaßten Blöcke,
• - erste Puffermittel zum Speichern sämtlicher gemultiplexten Blöcke in ersten Blockzellen,
• - zweite Puffermittel zum Speichern sämtlicher gemultiplexten Blöcke in zweiten Blockzellen,
• - Ausgangsmittel zum Demultiplexen der synchronen und asynchronen gespeicherten Blöcke und zu deren Übertragung, abhängig von ihren Bestimmungen zu den Multiplexausgehenden derart, daß die Rahmen in den Multiplexausgehenden gebildet werden,
• - Schreibmittel zum Erzeugen der Adressen von Blockzellen, um jeden der erfaßten gemultiplexten Blöcke in erste und zweite Zellen zu schreiben,
• - erste Lesemittel, die die Adressen der ersten Zellen aufnehmen, in die synchrone Blöcke geschrieben sind, um jeden der gespeicherten synchronen Blöcke zu lesen, durch Entsprechung zwischen der Adresse der ersten Zelle, in die der synchrone Block geschrieben ist, und wenigstens einer Intervallzahl von Multiplexausgehenden zum Belegen durch den synchronen Block, und
• - mehrere zweite Lesemittel der Art Warteschlange (FIFO), die jeweils den Multiplexausgehenden zugeordnet sind und durch die Schreibmittel adressiert werden und die Adressen der zweiten Zellen aufnehmen, in die asynchrone Blöcke geschrieben sind, um jeweils gespeicherte asynchrone Blöcke zu lesen, durch Entsprechung zwischen der Adresse der zweiten Zelle, in die der asynchrone Block geschrieben ist, und der Zahl des Multiplexausgehendenempfängers.
• Gemäß der Erfindung ist dieses Hybridvermittlungssystem so wie im Anspruch 3 gekennzeichnet.
• Es scheint somit, daß ein Hybridvermittlungssystem gemäß der Erfindung einen Pufferspeicher mit einer Kapazität umfaßt, die kleiner als die Hälfte des Satzes der beiden Pufferspeicher gemäß der FR-A-2611411 ist. Dies gestattet es, die Kosten des Vermittlungssystems beträchtlich zu reduzieren.
• Die Kosten sind umso mehr reduziert, wie der einzige Pufferspeicher und der Zellenzustandsspeicher vor allem mit Eingangs- und Ausgangsdrehmatrizen integriert werden können, die jeweils in den Eingangs- und Ausgangsmitteln enthalten sind. Wie sich vor Augen geführt werden kann, bieten derartige Drehmatrizen, die gleichzeitige Permutationen von Blockoktetten bewirken, den Vorteil in bezug auf klassische Multiplex- und Demultiplexmittel zu Seriell-Parallel- und Parallel-Seriell-Umwandlungen, daß Multiplexdatenblöcke mit sehr hohen Durchsätzen, insbesondere für Videoübertragungen, verarbeitet werden.
• Die Reduktion der Kapazität des Pufferspeichers und des Zellenzustandsspeichers löst gleichermaßen Probleme von Verbindungsüberlastungen im Inneren des Systems und gestattet es aufgrund der Integration, die Funktionsgeschwindigkeiten, betreffend insbesondere das Schreiben und das Lesen der Pufferspeicherzellen, zu optimieren.
• Weitere Vorteile und Merkmale der Erfindung werden deutlicher beim Lesen der nachfolgenden Beschreibung eines Hybridvermittlungssystems gemäß der Erfindung unter Bezugnahme auf die entsprechenden beigefügten Zeichnungen, in denen:
• Fig. 1 einen Hybridrahmen in einer Multiplexeingehenden oder -ausgehenden zeigt:
• Fig. 2 ein Blockdiagramm des Hybridvermittlungssystem ist;
• Fig. 3 ein detailliertes Blockdiagramm eines Steuer- und Pufferspeicher-Leseadressierungskreises und eines Steuerkreises zur Übertragung gelesener Blöcke ist, wobei diese beiden im Hybridsystem enthalten sind;
• Fig. 4 im einzelnen einen ersten Übertragungssteuerkreis, der sich auf erste Oktette von gelesenen Blöcken bezieht und zwischen dem Pufferspeicher und einer Ausgangsdrehmatrix im Hybridsystem geschaltet ist;
• Fig. 5 im einzelnen einen anderen Übertragungskreis zeigt; und
• Fig. 6 ein detailliertes Blockdiagramm eines im Hybridsystem enthaltenen Zellenzustandsspeicherkreises für die Pufferspeicherverwaltung und die Schreibadressierung ist.
• Eine temporäre Multiplexeingehende oder -ausgehende im Vermittlungssystem gemäß der Erfindung hat einen Rahmenaufbau, wie er in Fig. 1 gezeigt ist, auf den im Verlauf der Beschreibung Bezug genommen wird. Das Multiplex überführt Blöcke mit 16 Oktetten, die aufeinanderfolgende Zeitintervalle belegen. Wenn das Multiplex beispielsweise einen Durchsatz von 280 MBit/s aufweist, wird während 0,457 us entsprechend einer Oktettperiode gleich 28,57 ns ein Oktettblock übertragen.
• In der Praxis ist der Rahmen des Multiplexes hybrid, d. h., umfaßt gleichzeitig synchrone Datenblöcke, die von Übertragungswegen im Kreis-Modus, beispielsweise sprachüberführend, herkommen, und asynchrone Datenblöcke, die von Übertragungswegen im Paket-Modus herkommen. Per Definition belegen die synchronen Blöcke Zeitintervalle mit vorbestimmten Rängen im Rahmen, wie das zweite Intervall IT1, während die asynchronen Blöcke, besagte Paket-Blöcke, auf praktisch sporadische Weise die anderen Zeitintervalle, wie die Intervalle IT2, IT3, im Rahmen belegen. Außerdem können mehrere asynchrone Blöcke einer selben Kommunikation oder Nachricht, die in einer oder mehreren Multiplexausgehenden rückzuübertragen ist, in einem selben Rahmen enthalten sein, für die einen aufeinanderfolgend, für die anderen zeitlich mit Abstand angeordnet. Hieraus ergibt sich, daß bestimmte asynchrone Blöcke in einem Rahmen von Daten unbesetzt sein können und in der Folge als "Leerblöcke" bezeichnet werden. Die Leerblöcke haben indessen ein vorbestimmtes Bitmotiv, das in den Paketblöcken nicht nachgebildet werden kann, um für eine Synchronisation der Pakete zu dienen.
• Gemäß der in Fig. 1 veranschaulichten Rahmenstruktur enthält ein Rahmen 69 Blöcke mit 16 Oktetten, die Zeitintervalle IT0 bis IT68 belegen; indessen ist jede andere Dimensionierung des Rahmenrasters mit einer Zahl von Blöcken, wie 64, 65, ... 72, möglich, die von einer Potenz von 2 verschieden sein kann. Ein erstes Intervall IT0 im Raster enthält einen Rahmensynchronisationsblock, gleichermaßen besagter Block oder Wort zur Rahmenausrichtung oder -verriegelung, der das folgende Motiv aufweist: 0000111100110011 . . . 00110011. Es kann außerdem lediglich ein Teil dieses ersten Intervalls IT0, beispielsweise die Hälfte, dem Verriegelungsmotiv 000011110011 . . . 0011 zugeordnet werden, und der andere Teil kann anderen Informationen zugeordnet werden. Ein Leerblock, besagter Paket-Synchronisationsblock, wie derjenige des Intervalls IT2, hat das folgende Motiv 0000111101010101 ... 01010101, in dem das erste Oktett mit demjenigen des Rahmensynchronisationsblocks entsprechend "OF" im Hexadezimalcode identisch ist, und ein Synchronisationsetikett, gefolgt von Füllbitpaaren "01", bildet. Ein asynchroner Block, wie derjenige im Intervall IT3, enthält ein ein Etikett des Blocks bildendes erstes Oktett und 15 Informationsoktette. Das Etikett eines asynchronen Blocks bildet ein Identifiziermittel für eine Paket-Kommunikation, in der eine vorbestimmte Bitzahl der Multiplexidentifizierung und der Identifizierung von aus dem Vermittlungssystem herauskommenden Übertragungswegen und gegebenenfalls anderen späteren Sekundärvermittlungssystemen zugeordnet sind. Somit weisen die asynchronen Blöcke einer selben Kommunikation ein selbes spezifisches Etikett auf, das bei der Vermittlung im Vermittlungssystem ersetzt wird hinsichtlich der Beförderung des Blocks zu einem anderen Haupt- oder Sekundärvermittlungssystem.
• Wie in Fig. 2 gezeigt ist, ist das Hybridvermittlungssystem dazu bestimmt, von sechzehn Multiplexeingehenden E0 bis E15 herkommende Datenblöcke zu sechzehn Multiplexausgehenden S0 bis S15 zu schalten. Das System umfaßt einerseits im wesentlichen im Eingang eines zentralen Pufferspeichers MT 16 Eingangskreise CE0 bis CE15 und eine Eingangsdrehmatrix MRE, im Ausgang des Pufferspeichers MT, 16 Übertragungskreise CTR0 bis CTR15, eine Ausgangsdrehmatrix MRS und 16 Parallel-Seriell-Umsetzer p/s0 bis p/s15 und andererseits Mittel, die das Schreiben und das Lesen der Pakete im Pufferspeicher gemäß den verlangten Kommunikationen sicherstellen, wie einen Schreibsteuerspeicher MCE, einen Etikettübersetzungsspeicher MTR, einen Steuer- und Leseadressierungskreis CAL und einen Pufferspeicherverwaltungs- und -Schreibadressierungskreis CAE.
• Das Vermittlungssystem umfaßt auf gleiche Weise eine Zeitbasis BT, die einen lokalen Zeitgeber mit einer ganzzahligen Vielfachfrequenz des Durchsatzes der Multiplexe aufweist. Insbesondere umfaßt die Zeitbasis BT Frequenzteiler und Zähler, um durch einen ersten Ausgang ein Taktsignal H mit der Oktettfrequenz in den Multiplexen; durch vier Ausgänge BT0 bis BT3 Multiplexadreßwörter mit 4 Bits und sämtliche 16 Perioden des Signals H und durch einen Umkehrkreis INV ein Wort komplementär zu e; und durch die Ausgänge BT0 bis BT3 und sieben weitere Ausgänge BT4 bis BT10 ein Zeitintervall-Adreßwort, das mit 11 Bits AITS ausgeht, zu erzeugen. Die Wörter e und AITS werden mit der Oktettfrequenz H übertragen. Die Zeitbasis wirkt auf einen Rahmenzyklus von 69·16=1104 Zeitintervallen, entsprechend der Multiplexierung von 16 Multiplexen aufgrund von 69 Eingangszeitintervallen oder Blöcken pro Multiplex und pro Rahmenperiode, um Leseadressen eines ersten Lesebefehlsspeichers MCL1 zu bilden, der dazu bestimmt ist, in den Pufferspeicher geschriebene Datenblöcke lesezusteuern, wie im folgenden ersichtlich wird. Die Wörter ändern sich aufeinanderfolgend von 0 bis 15 und von 15 bis 0 und bilden Adressen der Multiplexeingehenden bzw. -ausgehenden. Die Wörter AITS ändern sich von 0 bis 1103.
• Die Eingangskreise CE0 bis CE15 dienen im wesentlichen zur Synchronisation der Rahmen in den Multiplexeingehenden E0 bis E15 bezüglich ihrer synchronen Multiplexierung. Tatsächlich werden die Etiketten in den Datenblöcken der Multiplexeingehenden nicht von vornherein gleichzeitig auf den Eingang der Kreise CE0 bis CE15 gegeben. Diese Synchronisation wird durch diejenige der asynchronen Blöcke vervollständigt, d. h. durch deren Ausrichtung, folgend auf die sporadischen Erfassungen der Leerblöcke. Außerdem sind die Kreise CE0 bis CE15 dazu bestimmt, die 7-Bit-Rangzahlen der Blöcke in jedem der Rahmen jeder Multiplexeingehenden durch Erfassung der Rahmensynchronisationsblöcke zu erzeugen und aus den Rahmen die Leerblöcke zu extrahieren, die nicht im Ausgang der Eingangskreise übertragen werden.
• Jeder der Eingangskreise CE0 bis CE15 ist analog zu demjenigen, der in Fig. 4 der bereits zitierten Patentanmeldung 87-02892 beschrieben und gezeigt ist. Ein Eingangskreis umfaßt hauptsächlich einen in Fig. 5 der vorgenannten Anmeldung gezeigten Rahmen- und Synchronisationssteuerkreises zur Anzeige des Anfangs jedes Blocks, zur Anzeige der Blockränge in den Rahmen und Wiedergewinnung einer Oktettfrequenz und einen Seriell-Parallel-Umsetzer, eine Warteschlange FIFO und einen Logikkreis zur Adressierung des in der FR-B-2538976 oder der EP-A-0113307 im einzelnen beschriebenen Files. Somit umfaßt jeder Eingangskreis CE0 bis CE15 eine Warteschlange von Wörtern mit 8+7+1 = 16 parallelen Bits, die jeweils durch ein Datenoktett gebildet sind, eine Paket-Rangzahl, wenn das Oktett ein erstes Paket-Oktett ist, und ein Bit zur Identifizierung des Blockanfangs. Die Datenoktette und die Paket-Ränge werden durch die Kreise CE0 bis CE15 jeweils über Busse mit 8 Leitern d0 bis d15 und Busse mit 7 Leitern N0 bis N15 zur Matrix MRE übertragen. Indessen worden, wie gemäß der FR-A-2611411 oder gemäß Fig. 5 der FR-B-2538976, die Oktette mit demselben Rang in den Rahmen der Busse d0 bis d15 aufeinanderfolgend im Oktett-Taktrhythmus H ausgegeben; insbesondere wirkt sich diese aus einer Parallel-Diagonal-Umwandlung, besagter "paragonaler" Umwandlung, ergebende Verschiebung darin aus, daß die Etiketten von einem Bus d0 bis d15 zum folgenden Bus d1 bis d15, d0 von einer Dauer gleich der Oktettperiode verschoben sind. Diese Verschiebung wird aufgrund eines Verzweigungskreises AIG wie eines Demultiplexers mit Eingang mit Zustand "1" sichergestellt, der die durch die Zeitbasis BT gelieferten Wörter e aufnimmt und Signale mit der Frequenz der Blöcke und aufeinanderfolgend um eine Oktettperiode verzögert bildet.
• Die Drehmatrizen MRE und MRS haben eine analoge Aufgabe wie die in der FR-A-2611411 oder der FR-D-2538976 beschriebene. Die Drehmatrixen MRE und MRS haben Drehbefehlseingänge, auf die die sich zyklisch von 0 bis 15 und von 15 bis 0 ändernden Wörter e und gegeben werden und die implizit die Ränge der Multiplexeingehenden bzw. -ausgehenden identifizieren.
• In der Matrix MRE erfolgt die Drehung an 8+7 = 15 Bits, um einerseits über einen ersten Ausgangsbus DS mit sieben Leitungen die Blockränge synchron mit den ersten Oktetten der gemultiplexten Blöcke, die durch einen zweiten Bus D0 mit acht Leitungen übertragen werden, andererseits die 16 Oktette jedes Blocks in sechzehn Bussen mit acht Leitungen D0 bis D15 zu übertragen, die eine den Pufferspeicher gehende Supermultiplexeingehende bilden. Wenn i den Rang eines Oktetts in einem Paketblock und j den Rang einer Multiplexeingehenden bezeichnet, wobei i und j ganze Zahlen zwischen einschließlich 0 und 15 sind, wird dann das Oktett vom Rang i eines durch den Bus dj gelieferten Blocks durch den Bus di übertragen und folgt auf das Oktett vom Rang i-1 im selben Block und wird durch den Ausgangsbus D(i-1) nach einer Oktettperiode des Signals H übertragen. Sämtliche Oktette vom Rang i in Blöcken vom selben Rang in den Rahmen der temporär verschobenen Busse d0 bis d15 werden durch den Bus Di übertragen, wobei das Oktett des Busses dj auf das Oktett des Busses d(j-1) folgt. Wie aus dem folgenden ersichtlich wird, bewirkt die Ausgangsdrehmatrix die Umkehroperation, um die aus dem Pufferspeicher ausgehenden Blöcke zu "entdiagonalisieren".
• Der Pufferspeicher MT umfaßt sechzehn Pufferunterspeicher MT0 bis MT15. Der Bus D0 ist mit acht ersten Eingängen eines Etikettmultiplexers METE über ein Etikettregister mit 8 Parallelstufen RETI verbunden. Acht Ausgänge des Multiplexers METI geben ersten Oktette auf Dateneingänge des ersten Pufferunterspeichers MTO. Die ersten gespeicherten Oktette sind erste Oktette von synchronen Blöcken, die direkt vom Bus D0 herkommen, und neue Etiketten von im Übersetzungsspeicher MTR gelesenen asynchronen Blöcken. Das Register RETI kompensiert die Etikettübersetzungsdauer, wenn ein synchroner Block in den Pufferspeicher MT geschrieben werden soll. Die anderen Ausgangsbusse D1 bis D15 der Matrix MRE sind direkt jeweils mit Dateneingängen der Unterspeicher MT1 bis MT15 verbunden.
• Wie aus Fig. 2 ersichtlich ist, sind jedem der Unterspeicher MT0 bis MT15 ein Schreibadreßregister RAE0 bis RAE15, ein Leseadreßregister RAL0 bis RAL15 und ein Adreßmultiplexer MX0 bis MX15 zugeordnet, der mit den Ausgängen der beiden Register verbunden ist und im Rhythmus des Taktgebers H Schreib- und Leseadressen zum Unterspeicher überträgt. Die Register RAE0 bis RAE15 sind in Kaskade mit einem Bus für freie Zellenschreibadressen ade verbunden, der vom Kreis CAE ausgeht. Um die auf das Register RETI zurückgehende Verzögerung zu bewahren, ist indessen das Schreiben der ersten beiden Oktette jedes Blocks simultan, so daß der Ausgang des Registers RAE0 direkt mit dem Eingang des Registers RAE2 verbunden ist, wobei das Register RAE1 nicht vorhanden ist. Ebenso sind die Register RAL0 bis RAL15 in Kaskade mit einem Blockleseadreßbus ADL verbunden, der vom Kreis CAL ausgeht. Sämtliche vorhergehende Register empfangen das Oktettsignal H, um die Oktette eines selben Datenblocks während sechzehn aufeinanderfolgenden Oktettperioden gemäß der "paragonalen" Verschiebung der Blockoktette in den Bussen D0 bis D15 der Supermultiplexeingehenden zu schreiben oder zu lesen. Die Schreib- und Leseadressierungen der Unterspeicher werden auf dieselbe Weise abhängig von einer Schreibadresse ade bzw. einer Leseadresse ADL abgeleitet. Obwohl die in dem Pufferspeicher eintretenden Blöcke in Diagonalform vorhanden sind, werden sie nichtsdestoweniger in räumlich orthogonaler Form in die Unterspeicher geschrieben.
• In den Pufferunterspeichern KT0 bis MT15 sind jeweils die sechzehn Oktette eines Datenblocks gespeichert. Da die Auswahl einer Unterzelle mit einem Oktett in jedem der Unterspeicher, d. h. einer Zelle mit sechzehn Unterzellen im Speicher MT dynamisch ist, und eine Zelle, die soeben freigegeben worden ist, sofort zum Schreiben eines anderen Eingangsblocks wiederverwendet werden kann, reicht es aus, den Speicher MT auf 64 Blöcke pro Rahmen und pro Multiplex zu dimensionieren, um eine sehr geringe Wahrscheinlichkeit für Verlust von Blöcken aufgrund einer Unterdimensionierung des Speichers MT zu erhalten. Somit enthält jeder der Unterspeicher MT0 bis MT15 64·16 = 1024 Zellen eines Oktetts, eine Zahl wesentlich kleiner als die Zahl von Blöcken pro Rahmen gleich 1104.
• Die acht Datenausgänge jedes der Pufferunterspeicher MT0 bis MT15 sind jeweils über Übertragungskreise CTR0 bis CTR15 mit einem Eingangsbus mit jeweils acht Leitungen F0 bis F15 der Ausgangsdrehmatrix MRS verbunden. Die Übertragungskreise sind jeweils mit zwei Ausgangsleitungen des Kreises CAL verbunden, der zum Eingeben der Multiplexausgehenden der Rahmensynchronisationsblöcke und der Leerblöcke bestimmte Signale S/A und SY überträgt. Ausgangsbusse mit acht Leitungen G0 bis G15 der Matrix MRS übertragen Datenblöcke mit Bestimmung der Multiplexe S0 bis S15 jeweils über Parallel-Seriell-Umsetzer p/s0 bis p/s15. Die Datenblöcke in den verschiedenen Bussen G0 bis G15 haben um eine Oktettperiode eines Busses zum folgenden verschobene Etiketten, wie in den Eingangsbussen d0 bis d15.
• Es werden nun aufeinanderfolgend die Schreibsteuermittel der Blöcke und Etiketten MCE + MTR und der Kreis CAL beschrieben, deren Strukturen, obwohl sie im wesentlichen analog zu den in der FR-A-2611411 beschrieben sind, sich besonders im Pegel der Verbindungen und mit dem Pufferspeicherverwaltungs- und Schreibadressierungskreis CAE zusammenhängenden Funktionen unterscheiden, die hauptsächlich die Erfindung kennzeichnet.
• Wie gleichermaßen in Fig. 2 veranschaulicht ist, ist eine Vermittlungssteuereinheit UCC über einen Bus BUS mit Daten- und Schreibadressierungseingängen der Speicher MCE und MTR und des im ersten Kreis CAL enthaltenden ersten Speichers MCL1 verbunden. Die Vermittlungssteuereinheit UCC überwacht die das Vermittlungssystem durchquerenden Kommunikationen im Kreis-Modus und im Paket-Modus abhängig von Anzeigeblöcken, die in den Multiplexeingehenden erfaßt und durch die spezielle Etiketten gekennzeichnet sind. Abhängig von einzurichtenden neuen Kommunikationen oder von freizugebenden Kommunikationen ändert die Einheit UCC den Inhalt der drei Speicher MTR, MCE und MCL1. Die Speicher MCE und MCL1 sowie ein zweiter im Kreis CAL enthaltener Speicher MCL2 sind schnelle Speicher RAM und enthalten jeweils eine Zahl von adressierbaren Zellen wenigstens gleich der Zahl von Datenblöcken pro Rahmen in den Multiplexen, nämlich wenigstens 69·16 = 1104 Zellen. Andererseits enthält der Speicher MTR soviel Zellen wie durch die verschiedenen Etiketten adressierbare virtuelle Kreise, nämlich für sechzehn Multiplexe und ein Etikett mit acht Bits, 16·28-4096 Zellen. Jede der Zellen der Speicher MCE, MTR und MCL1 enthält 4+1 = 5 Bits, 16+8 = 24 Bits bzw. 11+2 = 13 Bits.
• Der Schreibsteuerspeicher MCE wird durch 11-Bit-Adressen leseadressiert, die jeweils einen ersten Teil mit 4 Bits, der durch ein den Rang einer Multiplexeingehenden identifizierendes und durch die Zeitbasis DT ausgegebenes Wort e gebildet ist, und einen zweiten Teil mit 7 Bits umfassen, der durch den Rang eines Blocks in einem Rahmen der Multiplexeingehenden und ausgegeben durch den Bus DS der Matrix MRE gebildet sind. Jede Zelle im Speicher MCE enthält ein Bit s/a, das anzeigt, wenn der in den Pufferspeicher zu schreibende Block einer synchronen Kommunikation (s), für die s/a = "1" ist, oder einer asynchronen Kommunikation (a) zugeordnet ist, für die s/a = "0" ist, sowie vier signifikante Bits, die im Binärcode die Zahl nbms von Multiplexausgehenden S0 bis S15 anzeigen, in denen der zu schreibende Block gesendet werden soll, wenn die Kommunikation synchron ist. Es sei bemerkt, daß reziprok von mehreren Multiplexeingehenden E0 bis E15 herkommende Blöcke in einer selben Multiplexausgehenden gemäß den Prinzipien einer Mehrfachpunkt-Kommunikation übertragen werden können. Somit zeigt die Zahl nbms den Wert 3 = "0011" an, wenn beispielsweise ein synchroner Block zu drei Multiplexausgehenden wie den Multiplexen S1, S4 und S9 gesendet werden soll.
• Die parallen Bits der im Speicher MCE gelesenen Zahl nbms werden auf vier Eingänge eines ODER-Gliedes Ps, dessen Ausgang mit einem ersten Eingang eines Multiplexers MXsa verbunden ist, und auf vier erste Eingänge eines Multiplexers MNB gegeben, wobei die Elemente Ps, MXsa und MNB in dem in Fig. 6 gezeigten Kreis CAE enthalten sind. Das Bit s/a wird einerseits auf einen Auswahleingang des Multiplexers METI zur Übertragung eines im Speicher MTR gelesenen neuen Asynchronblocketiketts, wenn s/a = "0" ist, andererseits auf einen Schreibsteuereingang eines zweiten Lesesteuerspeichers MCL2 und auf Steuerinvertiereingänge von sechzehn UND-Gliedern mit zwei Eingängen PA0 bis PA15, die im Kreis CAL (Fig. 3) enthalten sind, und auf Auswahleingänge der Multiplexer MXsa und MNB im Kreis CAE (Fig. 6) gegeben.
• Der Übersetzungsspeicher MTR wird mit einem neuen Etikett zur Zuordnung zu den asynchronen Blöcken einer Kommunikation durch die Einheit UCC bei der Einrichtung dieser Kommunikation geladen. Dieses neue Etikett wird durch eine 12-Bit- Adresse gelesen, die einen ersten Teil mit 4 Bits, die durch ein den Rang der die Blöcke dieser asynchronen Kommunikation überführenden Multiplexeingehenden identifizierendes Wort e gebildet ist, und einen zweiten Teil mit 8 Bits umfaßt, der durch das Etikett dieser durch den von der Eingangsdrehmatrix MRE ausgehenden Bus D0 übertragenen Blöcke gebildet ist. In der Praxis umfaßt jede Zelle des Speichers MTR ein neues Etikett mit 8 Bits, die auf die zweiten Eingänge des Multiplexers METI zum Voraneinfügen in den Blöcken der Kommunikation gegeben werden sollen und ein 16-Bit-Wort, das lediglich ein oder mehrere Bits im hohen Zustand "1" umfaßt, deren Ränge im 16-Bit-Wort den Rängen der Multiplexausgehenden S0 bis S15 entsprechen, für die die Blöcke der asynchronen Kommunikation bestimmt sind. Die Bits der 16-Bit-Wörter werden jeweils auf zweite Eingänge der Glieder PA0 bis PA15 (Fig. 3) gegeben.
• Es wird jetzt auf Fig. 3 Bezug genommen, wobei im Steuer- und Leseadressierungskreis CAL, enthält sechzehn Warteschlangen FIFO FS0 bis FS15, einen Demultiplexer TR zur Lesefreigabe der Files, die sechzehn Glieder PA0 bis PA15 zur selektiven Freigabe des Schreibens in den Files den ersten Lesesteuerspeicher MCL1, einen Multiplexer MFS für die in den Warteschlangen gelesenen Adressen, einen Multiplexer MGS zum Auswählen eines Leerfiles sowie einen Übertragungssteuerkreis GST, der einen Multiplexer mit zwei Eingängen MLS und zwei Schieberegister mit 16 Stufen RGV1 und RGV2 zum Lesen der Rahmensynchronisationsblöcke und der Leerblöcke in den Übertragungskreisen CTR0 bis CTR15 umfaßt. Sämtliche zuvor angegebenen Kreise haben Funktionen analog zu den in Fig. 2 in der französischen Patentanmeldung 87-02892 gezeigten. Indessen umfaßt der Kreis CAL außerdem einen zweiten Lesesteuerspeicher MCL2, einen Adressenmultiplexer MA2 für den Speicher MCL2 und einen Blockadressenlesemultiplexer MALI.
• Der erste Lesesteuerspeicher MCL1 enthält wenigstens 16·69 = 1104 Zellen mit 13 benutzbaren Bits, die in jeder Rahmenperiode in Reaktion auf die durch die Zeitbasis gelieferten 11-Bit-Wörter AITS zyklisch gelesen werden. Jedes Wort AITS identifiziert einerseits den Rang einer dem Wort e entsprechenden Multiplexausgehenden S0 bis S15, andererseits durch 7 weitere Bits den Rang eines durch einen Block in der Multiplexausgehenden zu belegenden Zeitintervalls. Jede der Zellen im Speicher MTL1 enthält ein 11-Bit-Wort AITE, das den 4-Bit-Rang der Multiplexeingehenden und den 7-Bit-Rang des Zeitintervalls in diesem Multiplex identifiziert, das durch einen Eingangsblock belegt ist, dessen erstes Oktett im Pufferunterspeicher MT0 in dem Augenblick gelesen werden soll, der der Leseadressierung der Zelle durch das entsprechende Wort AITS entspricht. Mit anderen Worten, der Speicher MCL1 bewirkt, daß für jede Rahmenperiode die Adresse AITS eines Zeitintervalls einer Multiplexausgehenden, d. h. eine Oktettadresse in einem Ausgangsbus F0 bis F15 eines der Pufferunterspeicher MT0 bis MT15 mit der Adresse AITE eines Zeitintervalls einer Multiplexeingehenden, d. h. der Adresse eines in einen Eingangsbus D0 bis D15 des einen der Pufferunterspeicher eingehenden Oktetts, entspricht, wobei dieses eingehende Oktett bei der Adressierung des Zeitintervalls der Multiplexausgehenden gelesen werden soll. Wie bereits dargelegt wurde, ist der Speicher MCL1 durch den Bus BUS mit der Vermittlungssteuereinheit UCC verbunden, um die Adressen der Eingangszeitintervalle abhängig von diesen verschiedenen Entsprechungen zwischen den Eingangs- und Ausgangszeitintervallen und daher in Abhängigkeit von den Beförderungen der erfaßten Kommunikationen bei der Anlegung der Kommunikationen zu schreiben. Die Adressen der gelesenen Zeitintervalle AITE werden auf erste Eingänge des Multiplexer MA2 gegeben.
• Mit jeder Eingangszeitintervall-Adresse AITE werden auf gleiche Weise in die entsprechende Zelle des Speichers MCL1 ein den Synchrontyp anzeigendes Bit S/A, das den synchronen S/A = "1" oder asynchronen Typ S/A = "0", des im Eingangszeitintervall enthaltenen Blocks anzeigt, und ein Synchronisationskontrollbit ST geschrieben, sich im Zustand "1" nur dann befindet, wenn die zugeordnete Leseadresse AITS einem Rahmensynchronisationsblock von Multiplexausgehenden entspricht. Somit enthalten sechzehn Zellen des Speichers MCL1 ein Bit ST im Zustand "1", wobei die anderen Zellen des Speichers MCL1 ein Bit ST im Zustand "0" enthalten. Die im Speicher MCL1 gelesenen Ausgangsblockbits S/A werden aufeinanderfolgend auf einen Sperreingang des Demultiplexers TR, einen Auswahleingang des Multiplexers MALI, einen Auswahleingang des Multiplexers MLS, einen seriellen Eingang des Schieberegisters RGV1 und einen ersten Eingang eines ODER-Gliedes mit zwei Eingängen ESA gegeben. Ein Ausgang des Gliedes ESA ist mit ersten Eingängen eines ODER-Gliedes PVE und eines UND-Gliedes EAL verbunden, die im Kreis CAE (Fig. 6) enthalten sind. Die im Speicher MCL1 gelesenen Bits ST werden aufeinanderfolgend auf einen direkten Dateneingang des Multiplexers MLS gegeben.
• Der zweite Lesesteuerspeicher MCL2 umfaßt auf gleiche Weise wenigstens 1104 Zellen. Jede Zelle des Speichers MCL2 enthält ein 10-Bit-Wort, das eine Adresse ade einer Zelle in den Pufferunterspeichern MT0 bis MT15 identifiziert, wo ein Eingangsblock geschrieben ist. Die Adressen ade werden zu dem Speicher MCL2 ganz wie beim Schreibadressenregister RAE0 (Fig. 2) durch einen im Kreis CAE (Fig. 6) enthaltenen Adreßspeicher von verfügbaren Zellen MAD übertragen. Der Speicher MCL2 wird durch den Multiplexer MA2, zum einen beim Schreiben bei jeder ersten Oktetthalbperiode durch eine Eingangsblockadresse mit 11 Bits, die auf einmal durch die Verbindung e der Zeitbasis BT und den aus dem Drehspeicher MRE ausgehenden Bus DS wie bei der Leseadressierung des Speichers MCE (Fig. 2) übertragen wird, andererseits beim Lesen jeder zweiten Oktetthalbperiode durch eine im Speicher MCL1 gelesene Eingangszeitintervall-Adresse AITE adressiert. Es sei festgestellt, daß die auf den Multiplexer MA2 gegebenen Schreibadressen e + DS Eingangszeitintervall-Adressen bilden, die in Permanenz nach der zyklischen und konstanten Reihenfolge der temporären Multiplexierung der Eingangsintervalle in der Matrix MRI geordnet sind, während die im Speicher MCL1 gelesenen Adressen AITE von auszuführenden Vermittlungen abhängen und vollständig ungeordnet sind.
• Somit stellt der Speicher MCL2 eine Adreßumwandlung, d. h. eine Entsprechung zwischen dem Rang eines Eingangszeitintervalls im Rahmen der Multiplexe D0 bis D15 und der Adresse der Zelle des Pufferspeichers MT sicher, wo der das Eingangszeitintervall belegende Eingangsblock geschrieben wird. Da gemäß der Erfindung die Zellen des Pufferspeichers nicht vor bestimmten Eingangszeitintervallen oder jeweils Multiplexeingehenden zugeordnet sind, ist es tatsächlich erforderlich, beim Schreiben eines besonders synchronen Blocks die Adresse ade der diesen Eingangsblock speichernden Pufferspeicherzelle zu speichern. Somit wird diese Adresse ade in den Speicher MCL2 in Reaktion auf den Rang e + ds des Eingangsblocks geschrieben und im Speicher MCL2 in Reaktion auf den Rang des Ausgangszeitintervalls AITE gelesen, das durch den Eingangsblock belegt werden soll, welcher Rang das Lesen des Rangs AITE des Eingangsblocks im Speicher MCL1 auslöst. In der Praxis dient die Speicherung der Pufferspeicherzellenadressen im Speicher MCL2 lediglich den synchronen Blöcken und wird durch die Bits s/a = "1" gültig gemacht, die durch den Speicher MCE (Fig. 2) ausgegeben werden und auf einen Schreibkontrolleingang des Speichers MCL2 gegeben werden. Die Pufferspeicherzellenleseadressen für die asynchronen Eingangsblöcke werden durch die Warteschlangen FS0 bis FS15 wie in der Anmeldung 87-02892 und nachfolgend erinnert verwaltet.
• Die Warteschlangen FS0 bis FS15 sind vom FIFO-Typ ("First-In- First-Out") und besitzen mit dem Ausgangsbus mit 10 Leitungen des Adreßspeichers von verfügbaren Zellen MAD, der die Zellenschreibadressen ade liefert, verbundene Dateneingänge. Schreibsteuereingänge der Files FS0 bis FS15 sind jeweils mit Ausgängen von Adressierungsgliedern PA0 bis PA15 verbunden, während Lesesteuereingänge der Warteschlangen jeweils mit sechzehn Ausgängen des Demultiplexers TR verbunden sind, der die Wörter e der Zeitbasis BT über den Invertierkreis ENV empfängt. Ausgangsbusse mit 10 Leitungen der Files FS0 bis FS15 werden auf Eingänge des Multiplexers MFS gegeben und werden durch die am Auswahleingang des Multiplexers MFS empfangenen Wörter ausgewählt. Der Ausgangsbus mit 10 Leitungen des Speichers MCL2 und der Ausgangsbus mit 10 Leitungen des Multiplexers MFS sind jeweils mit ersten und zweiten Eingängen des Zellenleseadreßmultiplexers MALI verbunden und werden durch die im Speicher MCL1 gelesenen Bits S/A ausgewählt. Der Ausgangsbus des Leseadressen ADL von Pufferspeicherzellen liefernden Multiplexers MALI ist mit den Eingängen des ersten Leseadreßregisters RAL0 (Fig. 2) sowie mit zweiten Eingängen von zwei Adressenmultiplexern MAEL und MAE verbunden, die im Kreis CAE (Fig. 6) enthalten sind. Leerzustandsausgänge der Warteschlangen FS0 bis FS15 sind jeweils mit sechzehn Eingängen des Multiplexers MGS verbunden und werden durch die an vier Auswahleingänge des Multiplexers MGS angelegte Wörter ausgewählt. Der Ausgang des Multiplexers MGS liefert ein Bit FNV mit Zustand "1" entsprechend einen durch die Wörter ausgewählten nicht leeren File. Das Bit FNV wird zu einem zweiten Eingang des ODER-Gliedes ESA und zu einem Dateninvertiereingang des Multiplexers MLS übertragen. Der Ausgang des Multiplexers MLS ist mit dem seriellen Eingang des zweiten Schieberegisters RGV2 verbunden.
• Die Schreib- und Lesefunktionen der Warteschlangen FS0 bis FS15 sind zu den in der FR-B-2538976 und genauer in der FR-A-2611411 beschriebenen analog. Die Warteschlange FSj ist der Multiplexausgehenden Sj zugeordnet, um die Adressen ade der Pufferspeicherzellen MT zu registrieren, in die diejenigen der asynchronen Blöcke geschrieben sind, und für das Multiplex Sj bestimmt sind, und um diese Adressen nach Verhältnis einer Adresse sämtliche 16 Oktettperioden im Mittel zu lesen, um die geschriebenen Blöcke zu lesen, solange die Warteschlange wenigstens eine Adresse enthält. Wie bereits beschrieben, in der Kenntnis, daß der Speicher MCL2 tatsächlich zum Lesen der synchronen Blöcke verwendet wird, werden das Schreiben und Lesen einer Warteschlange lediglich gestattet, wenn das entsprechende auf die Invertiereingänge der UND-Glieder PA0 bis PA15 gegebene Bit s/a und das auf den Sperreingang des Demultiplexers TR und den Auswahleingang des Multiplexers MALI gegebene entsprechende Bit S/A sich jeweils in niedrigem Zustand "0" befindet. Beim Schreiben registriert das File FSj eine neue Adresse ade, wenn das Bit vom Rang j im 16-Bit-Wort, das gleichzeitig mit dem neuen Etikett des zu schreibenden asynchronen Blocks durch den Übersetzungsspeicher MTR geliefert wird, im Zustand "1" ist, was das UND-Glied PAj von den Gliedern PA0 bis PA15 öffnet. Dann wird die Adresse ade der Zelle, wo der asynchrone Block geschrieben war, im File FSj in Reaktion auf ein Wort gleich j, im Binärcode übersetzt durch "1", lediglich am Ausgang des Demultiplexers TR gelesen, der mit dem Leseeingang des Files FSj verbunden ist. Der Leseadressierzyklus der Files hängt von den komplementären Wörtern entsprechend von 15 auf 0 abnehmenden Adressen der Multiplexausgehenden ab, um die "Entdiagonalisierung" in der Ausgangsdrehmatrix MRE zu gestatten, deren Prinzip in Fig. 6 und 7 der FR-B-2538976 veranschaulicht ist. Gemäß der Zahl von im File FSj enthaltenen Zellenadressen wird die gerade gelesene asynchrone Blockadresse praktisch sofort gelesen oder dazu verzögert. Die gelesene Zellenadresse wird nun zu den zweiten Eingängen des Registers MALI übertragen, um das Lesen des eigentlichen Blocks zu bewirken.
• Es sei festgestellt, daß die in den Warteschlangen geschriebenen Adressen ade nicht zyklisch durch die Zeitbasis BT wie in der FR-A-2611411, sondern durch den Pufferspeicher- und Schreibadressierungskreis CAE hinsichtlich der Optimierung der Speicherungsdauer der Blöcke im Pufferspeicher geliefert werden.
• Der Multiplexer MGS sondiert sämtliche sechzehn Oktettperioden, den Zustand der Warteschlangen FS0 bis FS15, um einen Leerblock in den Multiplexausgehenden S0 bis S15 einzufügen, wenn die entsprechenden Files leer sind, ausgenommen Zeitintervalle entsprechend der Einfügung der durch die Bits ST = "1" signalisierten Synchronisationsausgangsblöcke. Die verschiedenen Einfügungen von Leerblöcken und Synchronisationsblöcken werden in den Übertragungskreisen CTR0 bis CTR15 unter der Steuerung des Kreises GST ausgeführt.
• Wie in Fig. 4 gezeigt ist, umfaßt der Übertragungskreis CTR0 acht Multiplexer Z00 bis Z07, die erste und dritte parallele Dateneingänge aufweisen, die jeweils die Bits mit Rang 0 bis 7 der ersten Oktette der Ausgangsblöcke des Pufferunterspeichers NT0 aufnehmen. Ebenso umfaßt jeder der anderen Übertragungskreise CTR1 bis CTR15 wie der in Fig. 5 gezeigte Kreis CRTi, wobei sich i von 1 bis 15 ändert, acht parallele Multiplexer Zi0 bis Zi7, die erste und dritte Dateneingänge aufweisen, die jeweils die Bits von Rang 0 bis 7 der Oktette mit Rang i der Ausgangsblöcke des Pufferunterspeichers NTi aufnehmen. Zweite und vierte Dateneingänge der in den Übertragungskreisen CTR0 bis CTR15 enthaltenen Multiplexer sind mit zwei Festspeichern vom verdrahteten Speichertyp verbunden, in denen jeweils die Motive eines Leerblocks und eines Rahmensynchronisationsblocks registriert sind. Somit befinden sich im Übertragungskreis CTR0 die zweiten und vierten Eingänge der Multiplexer Z00 bis Z03 im Zustand "0" und die zweiten und vierten Eingänge der Multiplexer Z04 bis Z07 befinden sich im Zustand "1" gemäß dem Etikett der Leer- und Synchronisationsblöcke "00001111". In den anderen Übertragungskreisen wie dem Kreis CTRi befinden sich die zweiten Eingänge der Multiplexer Zi0, Zi2, Zi4 und Zi6 im Zustand "0" und die zweiten Eingänge der Multiplexer Zi1, Zi3, Zi5 und Zi7 befinden sich im Zustand "1" gemäß den Fülloktetten eines Leerblocks "01010101", während sich die vierten Eingänge der Multiplexer Zi0, Zi1, Zi4 und Zi5 im Zustand "0" und sich die vierten Eingänge der Multiplexer Zi2, Zi3, Zi6 und Zi7 im Zustand "1" gemäß den Synchronisationsoktetten "00110011" befinden.
• Wie in Fig. 3 gezeigt empfangen die im Übertragungssteuerkreis GST enthaltenen Register RGV1 und RGV2 jeweils die Bits S/A und Synchronisationsbits SY, wobei die letzteren durch den Multiplexer MLS erzeugt werden. Die sechzehn parallelen Ausgänge des Registers RGV1 sind jeweils mit ersten Auswahleingängen der Multiplexer in den Übertragungskreisen CTR0 bis CTR15 verbunden und die sechzehn parallelen Ausgänge des Registers RGV2 sind jeweils mit zweiten Auswahleingängen der Multiplexer in den Kreisen CTR0 bis CTR15 verbunden. Die Bits S/A und SY sind in den Registern RGV1 und RGV2 einer Stufe in Reaktion auf einen Oktett-Taktimpuls H verschoben, damit ein Bitpaar S/A und SY die aufeinanderfolgenden Übertragungen der sechzehn Oktette eines Blocks während sechzehn Oktettperioden H zu den Eingangsbussen mit 8 Leitungen F0 bis F15 der Matrix MRS steuert.
• Die Übertragungen der vier Blocktypen, nämlich der "asynchronen" Blöcke wie von Blöcken im Paket-Modus und Leerblöcken, und der "synchronen" Blöcke wie von Blöcken im Kreis-Modus und Synchronisationsblöcken werden gemäß der folgenden Tabelle I geleitet: Tabelle I FNV ST Multiplexer Z Eingänge Auswahl S/A SY Paket Leerblock Kreis sync. Rahmen
• In Tabelle I kann ein Kreuz "x" eine "1" oder "0" sein. Somit wird ein Leerblock am Ausgang übertragen, wenn zu einem Auswahlzeitpunkt " " = j einer Multiplexausgehenden Sj das File FSj leer ist und sich S/A im Zustand "0" befindet, während ein Rahmensynchronisationsblock zur Multiplexausgehenden Sj übertragen wird, wenn der Speicher MCL1 Bits S/A = "1" und ST = "1" folgend auf eine Leseadresse AITS = "j" liefert.
• Es wird jetzt auf Fig. 6 Bezug genommen, wobei der Pufferspeicherverwaltungs- und Schreibadressierungskreis CAE im wesentlichen einen Zellenfreigabespeicher MLC und einen verfügbaren Zellenadreßspeicher MAD umfaßt. Die Speicher MLC und MAD umfassen jeweils 1024 4-Bit-Zellen und 1024 10-Bit- Zellen, die jeweils der Kontrolle der 1024 Oktettunterzellen des Pufferunterspeichers MT0 und allgemeiner den 1024 Zellen von 16 Unterzellen im Speicher MT, nämlich 1024 Datenblockzellen zugeordnet sind.
• Für jede Pufferspeicherblockzelle speichert die jeweilige Zelle im Speicher MLC die aufgedeckte Zahl von Malen, die ein in die Pufferspeicherzelle geschriebener Datenblock gelesen werden muß. Wenn der Datenblock geschrieben wird, registriert die Zelle des Speichers MLC anfangs die Zahl von Multiplexausgehenden, zu denen der Block übertragen werden soll, dann wird bei jedem Lesen dieses Blocks die registrierte Zahl um eine Einheit verringert, bis sie Null erreicht, um die Pufferspeicherzelle zum Schreiben eines anderen Blocks über den Speicher MAD freizugeben, wie in der Folge ersichtlich wird.
• Wie aus Fig. 6 ersichtlich ist, ist der Speicher MLC einerseits einem Summier-Codierer SOM und einem Zahlenmultiplexer MNB, um anfangs die Zahlen von den geschriebenen Blöcken zugeordneten Multiplexausgehenden zu registrieren, andererseits einem Dekrementierkreis DEC und einem Null-Testkreis TZ für die Multiplexzahlen zugeordnet, um die Zahlen zu modifizieren. Der Speicher MLC ist ebenso weiteren Multiplexern und logischen Gliedern für adäquate Schreib- und Leseadressierungen abhängig von den Schreib- und Lesezeitpunkten besonders der Pufferspeicherzellen zugeordnet.
• Die ersten Eingänge des Multiplexers MNB empfangen die Zahlen von Multiplexausgehenden nbms mit 4 Bits, die den zu schreibenden synchronen Blöcken zugeordnet und durch den Schreibsteuerspeicher MCE (Fig. 2) übertragen worden sind. Vier zweite Eingänge des Multiplexers MNB sind mit den Ausgängen des Summier-Codierers SOM verbunden, der sechzehn mit den Ausgängen der File-Schreibadressierungsglieder PA0 bis PA15 verbundene Eingänge aufweist. Der Auswahleingang des Zahlenmultiplexers MNB empfängt die durch den Speicher MCE übertragenen Bits s/a. Die vier Ausgänge des Multiplexers MNB sind mit vier Dateneingängen des Freigabespeichers MLC über erste Eingänge eines Multiplexers MD verbunden, die während erster Oktetthalbperioden H/2 ausgewählt werden. Wenn ein synchroner Block in den Pufferspeicher geschrieben werden soll, wird die Zahl nbms der Multiplexausgehenden, zu denen der synchrone Block übertragen werden soll, im Multiplexer MNB durch s/a = "1" ausgewählt und in den Speicher MLC geschrieben. Wenn ein asynchroner Block in den Pufferspeicher geschrieben werden soll, wird die Zahl nbma der Multiplexausgehenden, zu denen der asynchrone Block übertragen werden soll, im Summier-Codierer SOM von der Summe der Bits "1" abgeleitet, die den Ausgängen von Gliedern PA0 bis PA15 geliefert werden, die die den Multiplexausgehenden zugeordneten Files FS0 bis FS15 schreibadressieren. Die Zahl nbma wird im Multiplexer MNB durch s/a = "0" ausgewählt und wird in den Speicher MLC geschrieben.
• Zum Schreiben einer solchen Zahl nbms oder nbma von Multiplexausgehenden empfängt der Schreib- und Leseadressenmultiplexer MAEL an ersten Eingängen eine Blockzellenschreibadresse ade mit 10 Bits, die von den Ausgängen ACS + ALS des Speichers MAD geliefert werden und einer nicht belegten Blockzelle im Pufferspeicher MT entsprechen, in die der Datenblock geschrieben werden soll. Eine solche Schreibadressierung wird während einer ersten Oktetthalbperiode ausgeführt, wobei die Multiplexer MD und MAEL, ganz wie zwei weitere Multiplexer MBE und MAE im Kreis CAE, Auswahleingänge aufweisen, die das von der Zeitbasis BT gelieferte Oktett-Taktsignal H aufnehmen.
• Das vorhergehende Schreiben wird mittels Anfangsschreibfreigabemitteln gestattet, die das ODER-Glied mit vier Eingängen Ps, ein ODER-Glied mit sechzehn Eingängen Pa und einen Multiplexer MXxa umfassen. Die Eingänge des ODER-Gliedes PS empfangen die im Schreibsteuerspeicher MCE gelesenen 4-Bit- Zahlen, und es wird eine "1" an einen ersten Eingang des Multiplexers MXsa angelegt, wenn die Zahl von Multiplexausgehenden nbms für Synchronblock wenigstens gleich "1" ist. Die Eingänge des ODER-Gliedes Pa sind jeweils mit den Ausgängen der Glieder PA0 bis PA15 (Fig. 3) verbunden und es wird infolgedessen eine "1" auf einen zweiten Eingang des Multiplexers MXsa gegeben, wenn wenigstens das eine der Glieder PA0 bis PA15 beim Schreiben eine Warteschlange adressiert, und somit wenn die Zahl von Multiplexausgehenden nbma für im Übersetzungsspeicher MTR gelesenen Asynchronblock wenigstens gleich 1 ist. Die ersten und zweiten Eingänge des Multiplexers MXsa sind jeweils durch die Zustände der Bits s/a, "1" und "0", ausgewählt. Der Ausgang des Multiplexers MXsa ist mit einem ersten Eingang des ODER-Gliedes PVE verbunden, dessen Ausgang mit einem Schreibfreigabeeingang des Speichers MLC verbunden ist. Somit werden die in den Speichern MCE und MTR gelesenen Schreibvorgänge der Zahlen nbms und nbma wenigstens gleich 1 im Speicher MLC jeweils gültig gemacht, wenn s/a = "1" und s/a = "0".
• Beim Lesen wird der Freigabespeicher MLC durch die Leseadresse ADL mit 10 parallelen Bits adressiert, die durch den Ausgang des Multiplexers MALI (Fig. 3) übertragen und auf erste Eingänge des Multiplexers MAEL gegeben worden ist. Diese Leseadresse ADL von Pufferspeicherblockzellen ist gleich der Schreibadresse desselben Blocks ade und wird jedesmal übertragen, wenn der zuvor geschriebene Block gelesen werden soll, wobei ein derartiger Lesevorgang abhängig von der aufgedeckten Zahl von Multiplexausgehenden entsprechend nbms oder nbma wiederholt wird.
• Die Zahl von im Speicher MLC gelesenen Multiplexausgehenden nbm wird zunächst im Dekrementierkreis DEC um eine Einheit verringert. Der Kreis DEC weist vier mit den Datenausgängen des Speichers MLC verbundene Eingänge, vier mit den Eingängen eines ODER-Gliedes OAL und des Testkreises TZ verbundene Zahlenausgänge und einen mit einem Null-Rücksetzeingang des Kreises TZ verbundenen Vorzeichenausgang auf. Vier Ausgänge des Kreises TZ sind mit den Dateneingängen des Speichers MLC über zweite Eingänge des Multiplexers MD verbunden. Aufgrund der Verringerung der im Speicher MLC gelesenen Zahl nbm überträgt der Kreis DEC die Zahl (nbm-1) mit einem Vorzeichenbit SIG im Binärcode. Wenn (nbm-1) positiv oder negativ ist, wird im Testkreis TZ das Vorzeichenbit SIG = "1" oder "0" mit "0" verglichen. Wenn SIG = "1", wird die Zahl (nbm-1) größer oder gleich Null nicht modifiziert und wird in dieselbe Zelle des Speichers MLC geschrieben, die als Adresse ADL hat; ein solcher Schreibvorgang wird in dem Fall ausgeführt, wenn der in dem Pufferspeicher geschriebene Block erneut gelesen werden soll oder das letzte Mal gelesen wird; dieser Lesevorgang wird über das ODER-Glied ESA (Fig. 3), das mit dem zweiten Eingang des ODER-Gliedes PVE verbunden ist, in Reaktion auf einen Synchronblock-Lesevorgang gestattet, für den S/A = "1" oder auf einen Asynchronblock- Lesevorgang, für den die entsprechende Warteschlange nicht leer ist. Es sei festgestellt, daß die Adresse ADL ebenso als Schreibadresse der Zahl (nbm-1) dient. Wenn SIG = "0", ist die Zahl (nbm-1) = -1, und der Testkreis schreibt wieder in den Speicher MLC die Zahl nbm = 0; dies bedeutet, daß die gelesene Zahl nbm bereite gleich Null war und daß infolgedessen später kein bereits geschriebener Block in der Pufferspeicheradressenzelle ADL gelesen werden soll.
• Der verfügbare Zellenadreßspeicher MAD bildet einen Kreis zum Speichern der Blockzellenzustände des Pufferspeichers MT und zur Anlegung der Adressen von freien Zellen ADL, wie in der am 26. Juni 1987 angemeldeten französischen Patentanmeldung FR-A-2617302 (oder der EP-A-0298793) beschrieben. Gemäß dieser Patentanmeldung umfaßt der Speicher MAD im wesentlichen eine Matrix mit 1024 Zustandszellen mit einem Bit und einen Pufferspeicherzellenadreß-Codierkreis. Die Zustandszellen in der Matrix sind jeweils den Blockzellen des Pufferspeichers MT zugeordnet und speichern jeweils ein Verfügbarkeitszustandsbit der jeweiligen Zelle des Pufferspeichers. Das Zustandsbit befindet sich im hohen Zustand "1", wenn die Pufferspeicherzelle frei und somit bereit ist, einen Datenblock einer Multiplexeingehenden zu registrieren. Das Zustandsbit befindet sich im niedrigen Zustand "0", wenn die Zelle des Pufferspeichers durch einen geschriebenen Datenblock belegt ist, der ein oder mehrere Male abhängig von der im Speicher MLC gespeicherten, aufgedeckten Zahl nbms oder nbma gelesen werden soll. Der Codierkreis im Speicher MAD ist mit den Ausgängen sämtlicher Zellen der Matrix verbunden, um die eine der Zellen der Matrix mit einem Zustandsbit "1" gemäß einer vorbestimmten Zellenprioritätsreihenfolge auszuwählen und somit in Permanenz die Adresse einer ausgewählten freien Matrixzelle gleich der Schreibadresse ade der jeweiligen Blockzelle des Pufferspeichers anzulegen.
• Die Zustandsbits werden zu einem Dateneingang DE sämtlicher Matrixzellen im Speicher MAD durch einen Invertierausgang des Multiplexers MBE übertragen. Die Matrixzellen werden durch den Multiplexer MAE schreibadressiert, dessen Ausgänge mit 10 Schreibadreßeingängen ACS + ALS eines im Speicher MAD enthaltenen Spalten- und Zeilendoppeldecodierers der Matrix verbunden sind. Jeder Schreibvorgang wird durch ein auf einen Schreibfreigabeeingang ECR des Speichers MAD angelegtes Bit "1" über ein ODER-Glied mit zwei Eingängen PAE gestattet. Ein erster Eingang des ODER-Gliedes PAE sowie ein erster Eingang des Multiplexers MBE sind mit dem Ausgang des Multiplexers MXsa verbunden. Ein zweiter Eingang des Gliedes PAE ist mit einem Ausgang des UND-Gliedes EAL mit einem Invertiereingang verbunden, der mit dem Ausgang des ODER-Gliedes OAL und einem zweiten Eingang des Multiplexers MBE verbunden ist und einen direkten Eingang aufweist, der mit dem Ausgang des ODER-Gliedes ESA (Fig. 3) verbunden ist. Wie bereits dargelegt, sind die zehn ersten Eingänge und die zehn zweiten Eingänge des Schreibadreßmultiplexers MAE jeweils mit den Ausgängen ACS + ALS des Speichers MAD und den Ausgängen des Multiplexers MALI (Fig. 3) verbunden.
• Wenn während einer ersten Oktetthalbperiode H/2 ein Datenblock in eine freie Pufferspeicherzelle MC geschrieben werden soll, wobei die Adresse ade durch die Ausgänge ACS + ALS des Speichers MAD, ob es nun die entsprechende in den Speicher MLC geschriebene jeweilige Zahl nbms oder nbma und somit der Ausgangszustand der Glieder OAL und EAL ist, geliefert wird, empfangen die ersten Eingänge des Multiplexers MBE und des Schreibfreigabegliedes PAE ein Bit "1" über den Multiplexer MXsa wenn die Zahl nbms für gelesenen Synchronblock im Speicher MCE wenigstens gleich 1 ist oder wenn wenigstens das eine der sechzehn Bits, das die Zahl nbma für gelesenen Asynchronblock im Speicher MTR darstellt, im Zustand "1" ist. Die Adresse ade adressiert nun die entsprechende Zelle in der Matrix des Speichers MAD über den Multiplexer MAE, um das neue Zustandsbit "0" in diese Zelle über den ersten Eingang des Multiplexers MBE zu schreiben. Infolge dieses Schreibvorgangs liefern die Ausgänge ACS + ALS eine neue freie Zelladresse für einen nächsten zu schreibenden Datenblock. Dann bleibt das Glied EAL geschlossen, solange die jeweilige Zahl nbms und nbma nicht Null erreicht, die bei jedem Lesen des Datenblocks verringert wird, und es tritt keine Änderung des Zustandsbits in der entsprechenden Matrixzelle des Speichers MAD auf. Tatsächlich bleibt das Glied PAE geschlossen, obwohl eine Adresse ADL dieser Zelle auf zweite Eingänge des Multiplexers MAE gegeben wird.
• Wenn die jeweilige gelesene und im Kreis DEC verringerte Zahl nbms oder nbma während einer zweiten Oktett-Taktperiode H/2 folgend auf das letzte Lesen des Datenblocks Null erreicht, gelangt der Ausgang des Gliedes OAL in den Zustand "0", was das Glied EAL öffnet und ein Zustandsbit "1" auf den Eingang DE des Speichers MAD über den zweiten Eingang des Multiplexers MBE gibt. Dieses Zustandsbit "1" wird in die jeweilige Zelle der durch die Adresse ADL adressierten Matrix geschrieben, die durch die zweiten Eingänge des Multiplexers MAE übertragen wird. Dieser Schreibvorgang wird durch den direkten Eingang des Gliedes EAL im Zustand "1" und somit durch den zweiten Eingang des Gliedes PAE im Zustand "1" gültig gemacht, wenn S/A = "1" für einen Synchronblock oder wenn die jeweilige Warteschlange FS0 bis FS15 nicht leer ist, was durch FNV = "1" übersetzt wird. Das die Nichtbelegung der Zelle, die die Adresse ADL aufweist und gerade freigegeben worden ist, anzeigende Zustandsbit "1" wird bis zu dessen Auswahl durch den Codierkreis im Speicher MAD zum Schreiben eines weiteren Datenblocks in den Pufferspeicher MT nicht modifiziert. Obwohl die vorhergehende Beschreibung sich auf ein synchrone und asynchrone Blöcke vermittelndes Hybridvermittlungssystem bezieht, kann ein derartiges oder analoges vereinfachtes System einzig zur Vermittlung der synchronen Blöcke oder der asynchronen Blöcke verwendet werden, gemäß dem die Multiplexe lediglich synchrone Blöcke oder asynchrone Blöcke überführen.
• Für ein Vermittlungssystem einzig von synchronen Blöcken können der Speicher MTR und die Warteschlangen FS0 bis FS15 sowie die zugeordneten Kreise PA0 bis PA15, TR, MFS, MGS und die Kreise mit durch die Bits s/a und S/A ausgewählten Eingängen fortgelassen werden. In der Kenntnis, daß im Mittel die Speicherdauer eines synchronen Blocks zwischen dessen durch seinen Rang e + Ds initialisiertem Schreibzeitpunkt und seinem durch die Adresse AITS des entsprechenden Ausgangszeitintervalls gesteuerten Lesezeitpunkt kleiner als eine Rahmenhalbperiode ist, kann die Kapazität des Pufferspeichers MT um die Hälfte reduziert werden, nämlich auf (64/2)·16 = 512 Blockzellen.
• Für ein Vermittlungssystem lediglich von asynchronen Blöcken können der Speicher MCE und der Speicher MCL2 sowie der zugeordnete Multiplexer MA2 und die Kreise mit durch die Bits s/a und S/A ausgewählten Eingängen fortgelassen werden. Für Längen von Adreßwarteschlangen mit einer Kapazität von 64 10-Bit-Adressen, wobei diese Zahl kleiner als die Zahl der Blöcke pro Rahmen in einem Multiplex sein kann, bietet eine maximale Adressierung von (64·16) = 1024 asynchronen Blöcken zur Bestimmung der 16 Multiplexausgehenden S0 bis S15 während eines Rahmens eine sehr geringe Wahrscheinlichkeit. Praktisch kann die Kapazität des Pufferspeichers nun um einen Faktor wenigstens gleich 4, nämlich eine Kapazität von (64/4)·16 = 256 Blockzellen, reduziert werden, ganz indem eine Kapazität von 64 10-Bit-Adressen pro Warteschlange erhalten wird.
• Selbstverständlich sind diese verschiedenen Pufferspeicherkapazitätsreduktionen aufgrund des Freigabeprozesses der Speicherzellen geplant, der durch den Pufferspeicherverwaltungs- und Schreibadressierungskreis CAE (Fig. 6) ausgeführt wird.
• Wenn schließlich gemäß anderen Varianten das Vermittlungssystem synchrone und/oder asynchrone Datenblöcke nur für Punkt-zu-Punkt-Kommunikationen entsprechend Zahlen nbms und nbma stets gleich 1 vermittelt, werden der Freigabespeicher MLC und die zugeordneten Kreise Ps, Pa, SOM, MNB, MD, PVE, MAEL, DEC, TZ, OAL und EAL fortgelassen.

Claims (8)

1. Vermittlungssystem für Datenblöcke zwischen mehreren Multiplexeingehenden (E0 bis E15) und mehreren Multiplexausgehenden (S0 bis S15), wobei das System Eingangsmittel (CE0 bis CE15, MRE) zur Erfassung der Datenblöcke in den Multiplexeingehenden und zum Multiplexen der erfaßten Blöcke, Blockzellen zum Speichern der gemultiplexten Blöcke aufweisende Puffermittel (MT), Schreibadressierungsmittel (MCE, MTR, CAE) zum Erzeugen der Adressen (ade) von Blockzellen, um die gemultiplexten Blöcke in schreibadressierte Blockzellen zu schreiben, Leseadressierungsmittel (CAL) zum Speichern der Adressen (ade) der schreibadressierten Blockzellen und zum Ordnen von diesen abhängig von den Multiplexausgehenden (S0 bis S15), für die die geschriebenen Blöcke bestimmt sind, um die geschriebenen Blöcke zu lesen und zu multiplexen, und Mittel (CTR0 bis CTR15, MRS, p/s0 bis p/s15) umfaßt, um die gelesenen Blöcke zu demultiplexen und sie in die Multiplexausgehendenempfänger (S0 bis S15) zu übertragen, dadurch gekennzeichnet, daß die Schreibadressierungsmittel Mittel (MAD) umfassen, aufweisend die Verfügbarkeitszustände frei ("1") und belegt ("0") speichernde Zustandszellen, Blockzellen der Puffermittel (MT) jeweils umfassen, um eine Adresse (ade) der einen der Blockzellen der Puffermittel (MT) abhängig von einer Auswahl unter den freie Zustände ("1") in Reaktion auf einen erfaßten Datenblock speichernden Zustandszellen anzulegen derart, daß der erfaßte Block in die die angelegte Adresse aufweisende Blockzelle von Puffermitteln geschrieben wird und dann den belegten Zustand in der entsprechenden Zustandszelle gespeichert wird, wobei ein freier Zustand einer Blockzelle von Puffermitteln in der entsprechenden Zustandszelle gespeichert ist in Reaktion auf die Adresse (ADL) der Blockzelle von Puffermitteln, die durch die Leseadressierungsmittel (CAL) geliefert wird, wenn diese den Datenblock in der Zelle von Puffermitteln lesen.

2. System nach Anspruch 1, durch das ein Datenblock in einer Multiplexeingehenden (Ej) in mehrere Multiplexausgehendenempfänger (S0 bis S15) übertragbar ist, dadurch gekennzeichnet, daß die Schreibadressierungsmittel (MCE, MTR, CAE) Mittel (MLC) umfassen, um die Zahlen (nbm) von Multiplexausgehenden anzuzeigen, zu denen hin die noch in den Zellen der Puffermittel (MT) jeweils gespeicherte Datenblöcke übertragen werden müssen, wobei die Zahl (nbm) in bezug auf eine einen Block speichernde Zelle gleich einer vorbestimmten Zahl (nbms, nbma) von Multiplexausgehendenempfängern des Blocks ist, wenn der Block in die Zelle geschrieben wird, und um eine Einheit in Reaktion auf jede Leseadresse (ADL) der Zelle verringert wird, die durch die Leseadressierungsmittel (CAL) geliefert wird, wobei die Freigabe der Zelle gespeichert wird, wobei der Block durch die Mittel zum Anzeigen (MLC) den Mitteln zum Anlegen einer Adresse (MAD) angezeigt wird, sobald die Zahl (nbm) Null erreicht.

3. System zum Vermitteln von synchronen Datenblöcken (Kreis-Modus) und von asynchronen Blöcken (Paket-Modus) zwischen mehreren Multiplexeingehenden (E0 bis E15) und mehreren Multiplexausgehenden (S0 bis S15), wobei jede der Multiplexeingehenden und -ausgehenden Rahmen enthalten, wobei jeder Rahmen durch ein durch einen Synchronisationsblock belegtes erstes Zeitintervall (IT0) und durch sporadisch durch Datenblöcke belegte Zeitinvervalle (IT1 bis IT68) gebildet ist, wobei das System umfaßt

- Eingangsmittel (CE0 bis CE15) zum Erfassen der Datenblöcke in den Rahmen der Multiplexeingehenden (E0 bis E15, NRE) und zum Multiplexen der erfaßten Blöcke,

- erste Puffermittel (MT) zum Speichern der gemultiplexten Blöcke in ersten Blockzellen,

- zweite Puffermittel (MT) zum Speichern der gemultiplexten Blöcke in zweiten Blockzellen,

- Ausgangsmittel (CTR0 bis CTR15, MRS, p/s0 bis p/s15) zum Demultiplexen der synchronen und asynchronen gespeicherten Blöcke und zu deren Übertragung abhängig von ihren Bestimmungen zu Multiplexausgehenden (S0 bis S15) derart, daß die Rahmen in den Multiplexausgehenden gebildet werden,

- Schreibmittel (BT, MCE, MTR) zum Erzeugen der Adressen von Blockzellen (ade), um jeden der erfaßten gemultiplexten Blöcke in erste und zweite Zellen zu schreiben,

- erste Lesemittel (BT, MCL1, MCL2), die die Adressen der ersten Zellen aufnehmen, in die synchrone Blöcke geschrieben sind, um jeden der gespeicherten synchronen Blöcke zu lesen, durch Entsprechung zwischen der Adresse (ade) der ersten Zelle, in die der synchrone Block geschrieben ist, und wenigstens einer Intervallzahl von Multiplexausgehenden (AITS) zum Belegen durch den synchronen Block und

- mehrere zweite Lesemittel (BT, FS0 bis FS15), die jeweils den Multiplexausgehenden (S0 bis S15) zugeordnet sind und durch die Schreibmittel adressiert werden und die Adressen der zweiten Zellen aufnehmen, in die asynchrone Blöcke geschrieben sind, um jeweils gespeicherte asynchrone Blöcke zu lesen, durch Entsprechung zwischen der Adresse (ade) der zweiten Zelle, in die der asynchrone Block geschrieben ist, und der Nummer des Multiplexausgehendenempfängers ( ),

dadurch gekennzeichnet, daß

- die ersten und zweiten Puffermittel einen einzigen Pufferspeicher (MT), der Blockzellen aufweist, die geeignet sind, in gleicher Weise erfaßte und gemultiplexte synchrone Blöcke und asynchrone Blöcke zu speichern, und

- die Schreibmittel umfassen Mittel (MAD, PAE, MBE, MAE), die Zustandszellen aufweisen, die die freien ("1") und belegten ("0") Verfügbarkeitszustände speichern, Zellen des Pufferspeichers (MT) jeweils zum Anlegen einer Schreibadresse (ade) der einen der Zellen des Pufferspeichers (MT) abhängig von einer Auswahl unter den freie Zustände ("1") in Reaktion auf einen erfaßten Datenblock speichernden Zustandszellen derart, daß der erfaßte Block in die die angelegte Adresse besitzende Pufferspeicherzelle geschrieben wird und dann der belegte Zustand in der entsprechenden Zustandszelle gespeichert wird,

- wobei ein freier Zustand einer Pufferspeicherzelle in der entsprechenden Zustandszelle in Reaktion auf die Adresse (ADL) der Pufferspeicherzelle gespeichert wird, die durch das eine der ersten und zweiten Lesemittel (BT, MCL1, MCL2; BT, FS0 bis FS15) geliefert wird, wenn diese den Datenblock in der Pufferspeicherzelle lesen.

4. System nach Anspruch 3, dadurch gekennzeichnet, daß die Mittel zum Anlegen (MAD, PAE, MBE, MAE) umfassen

- einen Kreis (MAD) aufweisend Zellen mit 1 Bit, die jeweils den Blockzellen des Pufferspeichers (MT) zugeordnet sind, um die freien ("1") und belegten ("0") Verfügbarkeitszustände der Zellen des Pufferspeichers (MT) zu speichern und um in Permanenz eine freie Zellenadresse (ade) in den Pufferspeicher abhängig von den freien Zuständen anzulegen,

- Mittel (erste Eingänge von PAE, MBE, MAE) zum Schreiben des belegten Zustandes ("0") in die Zelle mit 1 Bit entsprechend der ausgewählten freien Blockzellenadresse (ade), sobald ein erfaßter Datenblock in den Pufferspeicher (MT) geschrieben werden soll, wobei die ausgewählte freie Zellenadresse (ade) in den ersten Lesemitteln (ST, MCL1, MCL2), wenn der zu schreibende Datenblock ein synchroner Block ist, und in die zweiten Lesemitteln (BT, FS0 bis FS15) gespeichert wird, die den Multiplexausgehendenempfängern des Blocks zugeordnet sind und durch die Schreibmittel adressiert werden, wenn der Datenblock ein asynchroner Block ist, und

- Mittel (zweite Eingänge von PAE, MBE, MAE) zum Schreiben des freien Zustandes ("1") in eine Zelle mit 1 Bit entsprechend einer Blockzellenadresse (ADL) zu schreiben, wo das erste Mal ein Datenblock gelesen wird, und der durch die ersten Lesemittel (ST, MCL1, MCL2) geliefert wird, wenn der gelesene Datenblock ein synchroner Block ist, und durch die zweiten Lesemittel (ST, FS0 bis FS15) gelesen wird, wenn der gelesene Datenblock ein asynchroner Block ist.

5. System nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die ersten Lesemittel umfassen

- einen ersten Speicher (MCL1), der die Zahlen der Zeitintervalle (AITE) speichert, die durch die erfaßten Datenblöcke in den Multiplexeingehenden (E0 bis E15) belegt sind, um während einer Rahmenperiode gemultiplexte Datenblöcke ausgehend aus dem Pufferspeicher (MT) zu liefern, wobei die Zahlen der Zeitintervalle (AITE) abhängig von den Zahlen der Zeitintervalle (AITS) in den Multiplexausgehenden (S0 bis S15) geordnet sind zum Belegen jeweils durch die Blöcke von gelesenen Daten, und

- einen zweiten Speicher (MCL2), in den die Adressen der Zellen (ade) des Pufferspeichers (MT) geschrieben werden, wo synchrone Blöcke abhängig von Zahlen der Zeitintervalle dieser Blöcke (e + DS) in den Multiplexeingehenden (E0 bis E15) geschrieben werden, die durch die Eingangsmittel (CE0 bis CE15, MRE) geliefert werden, und in dem die Adressen der Zellen abhängig von den geordneten, durch den ersten Speicher (MCL1) gelieferten Zahlen der Zeitintervalle (AITE) gelesen werden.

6. System nach einem beliebigen der Ansprüche 3 bis 5, durch das ein Datenblock in einer Multiplexeingehenden (Ej), in mehrere Multiplexausgehendenempfänger (S0 bis S15) übertragbar ist, dadurch gekennzeichnet daß die Schreibmittel Mittel (MLC, MD, PVE, MAEL, DEC, TZ, OAL, EAL) umfassen, um Zahlen (nbm) von Multiplexausgehenden aufzudecken, zu denen noch jeweils im Pufferspeicher (MT) gespeicherte Datenblöcke übertragen werden müssen, wobei die Zahl (nbm) bezüglich einer einen Block speichernden Pufferspeicherzelle gleich einer vorbestimmten Zahl (nbms, nbma) von Multiplexausgehendenempfängern des Blocks ist, wenn der Block in die Zelle geschrieben wird, und um eine Einheit in Reaktion auf jede Leseadresse (ADL) der Zelle verringert wird, die durch die ersten Lesemittel (BT, MCL1, MCL2), wenn der Block ein synchroner Block ist, und durch die zweiten Lesemittel (BT, FS0 bis FS15) geliefert wird, wenn der Block ein asynchroner Block ist, wobei die Freigabe der Zelle gespeichert worden ist, wobei der Block durch die Aufdeckmittel den Mitteln zum Anlegen einer Schreibadresse (MAD, PAE, MBE, MAE) angezeigt wird, sobald die Zahl (nbm) Null erreicht.

7. System nach Anspruch 6, dadurch gekennzeichnet, daß die Aufdeckmittel (MLC, MD, PVE, MAEL, DEC, TZ, OAL, EAL) umfassen einen Zahlenspeicher (MLC), der Zahlenzellen besitzt, die jeweils den Blockzellen des Pufferspeichers (MT) zugeordnet sind, um die aufgedeckten Zahlen (nbm) zu speichern,

- Mittel (erste Eingänge von MD, PVE, MAEL) zum Schreiben der vorbestimmten Zahl von Multiplexempfängern (nbms, nbma) bezüglich einer ausgewählten freien Zelle des Pufferspeichers (MT), wenn ein Datenblock in die Zelle geschrieben wird,

- Mittel (zweite Eingänge von MD, PVE, MAEL) zum Lesen der aufgedeckten Zahl (nbm) bezüglich einer Pufferspeicherzelle in Reaktion auf die durch die ersten Lesemittel (BT, MCL1, MCL2) übertragene Adresse (ADL) dieser Zelle, wenn ein synchroner Block in der Zelle gelesen wird, und durch die zweiten Lesemittel (BT, FS0 bis FS15), wenn ein asynchroner Block in der Zelle gelesen wird,

- Mittel (DEC, TZ) zum Verringern der aufgedeckten gelesenen Zahl (nbm) um eine Einheit in Reaktion auf die übertragene Adresse der Zelle, wobei die Zahl verringert wird, bis sie Null erreicht, gemäß einer Verringerungszahl gleich der vorbestimmten jeweiligen Zahl (nbms, nbma),

- Mittel (zweite Eingänge von MD, PVE, MAEL) zum Schreiben der gelesenen aufgedeckten Zahl, nach jeder der Zahlenverringerungen in der Zelle, die der Pufferspeicherzelle zugeordnet ist, und

- Mittel (OAL, EAL), die mit den Mitteln zum Verringern (DEC, TZ) verbunden sind, um den Mitteln zum Anlegen einer Schreibadresse (MAD, PAE, MBE, MAE) die Nichtigkeit der aufgedeckten Zahl anzuzeigen, um die Pufferspeicherzelle freizugeben, in der der Datenblock eine Anzahl von Malen gleich der vorbestimmten entsprechenden Zahl (nbms, nbma) gelesen worden ist.

8. System nach einem beliebigen der Ansprüche 3 bis 7, dadurch gekennzeichnet, daß die Zahl (64·16) von Blockzellen im Pufferspeicher (MT) kleiner als das Produkt der Zahl (69) von Zeitintervallen in einem Multiplexrahmen mit der Zahl (16) von Multiplexeingehenden oder -ausgehenden ist.