DE3839211A1

DE3839211A1 - Io-interface fuer digitale funktionstests

Info

Publication number: DE3839211A1
Application number: DE19883839211
Authority: DE
Inventors: Paul Keller
Original assignee: Ascom Radiocom AG
Current assignee: Ascom Radiocom AG
Priority date: 1988-11-19
Filing date: 1988-11-19
Publication date: 1990-05-23
Also published as: CH679339A5

Description

Die Erfindung betrifft ein IO-Interfache für digitale Funktionstests, welches zwischen ein Steuergerät und zumindest ein Prüfadapter, das mit einem Prüfling mit digitalen Ein- und/oder Ausgängen verbunden ist, geschaltet wird.

Stand der Technik

Primäre Voraussetzung für die automatische Prüfung von elektronischen Baugruppen mit analogen und digitalen Signalen mittels handelsüblicher Tischrechner ist eine universell einsetzbare Hardwareschnittstelle zwischen Rechner und Prüfling.

Für die Ausgabe bzw. Erfassung von analogen Signalen ist ein breites Spektrum an Geräten auf dem Markt erhältlich. Diese können via IEEE 488 Bus problemlos vom Rechner gesteuert werden.

Unbefriedigend hingegen ist das Angebot an digitalen Ein/Ausgabeschnittstellen. Bedingt durch das nötige Handshaking erlaubt der IEC-Bus nur relativ langsame Funktionstests (im ms Bereich). Des weiteren ist es mit den handelsüblichen Geräten meist nicht möglich, zugleich mit dem Bitmuster die Digitalpegel zu überprüfen. Entsprechend kann es vorkommen, daß eine Baugruppe zufällig den digitalen Funktionstest im Prüffeld besteht, weil ein verbotener Digitalpegel nicht erfaßt werden konnte.

Es ist für die Praxis ein wesentlicher Gesichtspunkt, daß Schnittstellengeräte vielseitig einsetzbar sind. Insbesondere wenn nur kleine Losgrößen zu testen sind, ist es wichtig, daß die Schnittstelle für ein breites Spektrum von Prüflingen einsetzbar ist.

Darstellung der Erfindung

Aufgabe der Erfindung ist es, ein IO-Interface der eingangs genannten Art zu schaffen, welches folgende Eigenschaften hat:

1. Hohe Testgeschwindigkeit, zumindest im Bereich von µs;
2. Universelle Anwendung, insbesondere gleichzeitiges Erfassen unterschiedlicher Digitalpegel;
3. erweiterbare Hardware (Einschübe);
4. Pegelbewertung zum erfassen unzulässiger Digitalpegel.

Erfindungsgemäß besteht die Lösung darin, daß ein IO-Interface der eingangs genannten Art folgende Merkmale aufweist:

a) über einen Primär-Bus werden digitale Daten mit dem Steuergerät ausgetauscht;
b) über eine oder mehrere Adapterschnittstellen werden Digitalpegel mit dem Prüfling und dem Prüfadapter ausgetauscht;
c) zumindest eine Adapterschnittstelle umfaßt Datenleitungen und Referenzleitungen;
d) an zumindest einer Referenzleitung liegt ein im Prüfadapter erzeugter Referenzpegel an, wenn der Prüfling vom Prüfadapter mit einer Speisespannung versorgt wird;
e) an den als Datenausgang dienenden, parallelen Datenleitungen wird ein Testbitmuster angelegt, wobei logisch Eins dem Referenzpegel und logisch Null Masse entspricht.

Eine bevorzugte Ausführungsform zeichent sich zudem dadurch aus, daß

a) die zumindest eine Adapterschnittstelle als Dateneingang dienende Datenleitungen umfaßt, welche vom Prüfling an seinen digitalen Ausgängen erzeugte Digitalpegel erfassen,
b) die zumindest eine Adapterschnittstelle zwei weitere Referenzleitungen umfaßt, an welchen ein Low-Pegel und ein High-Pegel anliegt, welche beide vom Prüfadapter erzeugt werden, und
c) zur Überprüfung der Funktion des Prüflings die von ihm erzeugten Digitalpegel im IO-Interface mit dem Low- und dem High-Pegel (UL, UH) verglichen werden.

Weitere vorteilhafte Ausführungsformen der Erfindung ergeben sich aus den abhängigen Patentansprüchen.

Kurze Beschreibung der Zeichnung

Nachfolgend soll die Erfindung anhand von Ausführungsbeispielen und im Zusammenhang mit der Zeichnung näher erläutert werden. Es zeigen:

Fig. 1 ein Blockschaltbild einer Prüfvorrichtung mit einem erfindungsgemäßen IO-Interface;

Fig. 2 ein Blockschaltbild der Hardware des IO-Interface;

Fig. 3 ein Schaltschema eines Prüfadapters;

Fig. 4 eine Darstellung des zeitlichen Ablaufs eines Funktionstests; und

Fig. 5 ein Schaltschema der Dateneingänge einer Adapterschnittstelle.

Wege zur Ausführung der Erfindung

Fig. 1 zeigt das Blockschaltbild einer Prüfvorrichtung. Ein erfindungsgemäßes IO-Interface 1 bildet die Schnittstelle zwischen einem Steuergerät 2 und einem oder mehreren Prüflingen 4.1, . . ., 4. n. Die Prüflinge 4.1, . . ., 4. n werden jeweils auf mit einem Prüfadapter 3.1, . . ., 3. n verbunden, von welchen sie auch mit einer Speisespannung versorgt werden.

Das IO-Interface 1 kommuniziert über einen Primär-Bus 5 mit dem Steuergerät 2 und über eine oder mehrere Adapterschnittstellen 11.1, . . ., 11.8 mit den Prüfadaptern 3. n, . . ., 3, n resp. Prüflingen 4.1, . . ., 4. n. Ein Prüfling kann also gleichzeitig mit mehreren Adapterschnittstellen verbunden sein.

Fig. 2 zeigt ein Blockschaltbild der Hardware. Das Steuergerät 2 ist z. B. ein PC/AT kompatibler Rechner mit einem 8-Bit-E/A-Kanal 7. In einem ersten Steckplatz befindet sich eine erste IO-Buserweiterung 8.1 zum Treiben einer Leitung 9, welche das Steuergerät 2 mit dem IO-Interface 1 verbindet.

Das IO-Interface 1 weist eine entsprechende zweite IO-Buserweiterung 8.2 auf, welche über den Primär-Bus 5 mit einem Adreßdecoder 10 verbunden ist. Aus den bisherigen Erläuterungen ergibt sich somit unmittelbar, daß im vorliegenden Ausführungsbeispiel der Primär-Bus 5 dem 8-Bit-E/A-Kanal des Rechners entspricht.

Die erste IO-Buserweiterung 8.1, auch Senderkarte genannt, befindet sich in einem beliebigen Erweiterungssteckplatz des Rechners und ist z. B. mittels 60adrigem Kabel mit der zweiten IO-Buserweiterung 8.2,. auch Empfängerkarte genannt, verbunden. Dies erlaubt die Verlängerung des 8-Bit-E/A-Kanals des Rechners auf den internen Bus des Interface-Gerätes.

Gemäß einer bevorzugten Ausführungsform besitzt das IO-Interface 1 sechszehn Adapterschnittstellen 11.0, . . ., 11. F (Hex 0 ... F). Jeder wird von einem Sekundär-Bus 6 bedient. Hardwaremäßig hat das IO-Interface 1 sechszehn Steckplätze für Interface-Einschübe, einen Busabschluß 12 sowie eine interne Speisung 13.

Die Speisung 13 hat einen 220 V Netzanschluß und drei Primärschaltregler, welche die intern benötigten Speisespannungen von +5 V, -18 V und +18 V zur Verfügung stellen.

Der Sekundär-Bus 6 weist folgende Signalleitungen auf:

- 8 Datenleitungen des Primär-Busses;
- 16 Selectleitungen aus dem Adreßdecoder zum Anwählen eines bestimmten Einschubs.
- 4 Adreßleitungen des Primär-Busses (A 0 . . .A 3).

Somit stehen jedem Interface-Einschub 16 Adressen für Lese- und/oder Schreibregister zur Verfügung.

- 3 Leitungen des Primär-Busses zum Betreiben der Register (Read/Write/Enable).
- 3 Speisespannungen für die Einschübe.
- Masse

Der Adreßdecoder 10 vergleicht 12 Bit der Adreßleitungen (A 8 . . . A 19) des Primär-Busses 5 mit der mittels einer Codierschaltung eingestellten Basisadresse des IO-Interface 1. Das IO-Interface 1 belegt also einen Speicherbereich von 256 Bytes.

Die Schnittstelle zum Prüfling bildet jeweils die Adapterschnittstelle 21 (z. B. 25polige D-Buchse) mit folgenden Leitungen:

- 8 parallele Datenausgänge, über welche ein Testbitmuster an digitale Eingänge des Prüflings 4.1 gelegt wird. Die auf den Datenausgängen angelegten Digitalpegel können zwischen 3 V und 18 V liegen und werden vom Prüfadapter 3.1 vorgegeben.
- 8 parallele Dateneingänge, an welchen vom Prüfling 4.1 an seinen digitalen Ausgängen erzeugte Digitalpegel anliegen. Die Dateneingänge können Spannungen im Bereich von -15 V bis +15 V bewältigen.
- eine erste Referenzleitung, an welcher ein vom Prüfadapter 3.1 erzeugter Referenzpegel UPE anliegt, sobald der Prüfling 4.1 mit der entsprechenden Speisespannung versorgt wird.
- zwei weitere Referenzleitungen, an welchen ein Low-Pegel UL und ein High-Pegel UH anliegt. Low-Pegel UL und High-Pegel UH werden beide vom Prüfadapter 3.1 erzeugt und im IO-Interface 1 zum Auswerten der an den Datenleitungen anliegenden Digitalpegel verwendet.
- eine Masseleitung, auf welche alle auftretenden Spannungspegel bezogen werden.

Ein wesentliches Kennzeichen der Erfindung sind die Referenzleitungen und ihr funktioneller Zusammenhang mit den Datenein- und -ausgängen.

Der Referenzpegel gibt den Digitalpegel vor, welcher als logisch Eins an den Datenausgängen angelegt wird. Dies hat zwei wesentliche Vorteile.

Erstens kann jede Adapterschnittstelle 21 mit einem eigenen Digitalpegel arbeiten. Ein Prüfling kann also gleichzeitig mit mehreren, unterschiedlichen Digitalpegeln getestet werden (z. B. 5 V TTL und 12 V CMOS).

Zweitens wird verhindert, daß an einen Prüfling 4.1 unzulässige Spannungen angelegt werden. Es ist also nicht möglich, daß an die Eingänge einer nicht unter Spannung stehenden CMOS-Schaltung ein Signal angelegt wird.

Die vom Prüfling 4.1 erzeugten Digitalpegel werden an den Dateneingängen mit dem Low- und dem High-Pegel UL, UH verglichen. In einem ersten Leseregister wird ein Bitmuster abgelegt, welches dadurch zustande kommt, daß nur denjenigen Dateneingängen eine logisch Eins zugeordnet wird, deren Digitalpegel größer als der Low-Pegel UL ist. In einem zweiten Leseregister wird ein Bitmuster abgelegt, welches dadurch zustande kommt, daß nur denjenigen Dateneingängen eine logisch Eins zugeordnet wird, deren Digitalpegel zwischen dem Low- und dem High-Pegel UL, UH liegt (unerlaubter Pegel).

Anhand des im ersten Leseregister abgelegten Datenbytes IDAT und des im zweiten Leseregister abgelegten Levelbytes ILEV kann softwaremäßig schnell festgestellt werden, ob ein Fehler vorliegt.

Fig. 3 zeigt ein Schaltbild des Prüfadapters 3.1. Eine Speisung 14 versorgt einerseits den Prüfling 4.1 mit Speisespannung und gibt andererseits an das IO-Interface 1 den entsprechenden Referenzpegel UPE ab. Beides allerdings nur, wenn ein Schalter 15 geschlossen ist. Via Spannungsteilung werden vom Referenzpegel UPE Low-Pegel UL und High-Pegel UH abgeleitet.

Die Datenausgänge/Dateneingänge des IO-Interface 1 sind (über das Prüfadapter) direkt mit den digitalen Eingängen/Ausgängen des Prüflings 4.1 verbunden.

Fig. 4 zeigt eine Darstellung des zeitlichen Ablaufs des Funktionstests. Auf der Abszisse ist die Zeit t und auf der Ordinate die Spannung V aufgetragen. Die strichlierte Kurve zeigt den Spannungsverlauf an einem Datenausgang, über welchen eine logisch Eins ausgegeben wird. Zu einem Zeitpunkt t 0 überschreitet er den Low-Pegel UL.

Die durchgezogene Kurve zeigt den Spannungsverlauf eines Dateneingangs, welcher als Antwort auf das angelegte Testbitmuster eine logisch Eins produziert. Zu einem Zeitpunkt t 1 überschreitet er den Low-Pegel UL und zu einem Zeitpunkt t 2 den High-Pegel UH.

Der Digitalpegel wird zu einem Zeitpunkt t 3 ausgewertet. Die Zeitverzögerung t 3-t 0 kann gemäß einer bevorzugten Ausführungsform der Erfindung vorgegeben werden. In der Praxis wird diese Zeitverzögerung einem gegebenen Vielfachen einer Zyklusperiode des Steuergeräts 2 sein. Auf diese Weise kann der Prüfling 4.1 auch auf seine Schaltgeschwindigkeit hin getestet werden.

In dem in Fig. 4 gezeigten Fall liegt der Zeitpunkt t 2 vor t 3, d. h. der Prüfling hat hinreichend schnell geschaltet.

Die punktierte Kurve zeigt einen fehlerhaften Digitalpegel. Nachdem er kurzfristig über den High-Pegel UH angestiegen ist, hat er sich in einem unzulässigen Bereich, nämlich zwischen dem Low- und dem High-Pegel UL, UH stabilisiert. Das Datenbyte IDAT wird zwar die gewünschte logisch Eins angeben, aber das Levelbyte ILEV wird den Fehler identifizieren.

Fig. 5 zeigt ein Schaltschema der Dateneingänge eines Einschubs. Gemäß einem Ausführungsbeispiel sind acht parallele Dateneingänge IPE 0 . . . IPE 7 vorgesehen, welche grundsätzlich identisch beschaltet sind. Im folgenden wird deshalb nur einer davon ausführlich beschrieben.

Der Dateneingang IPE 0 wird von einem Spannungsfolger 16 gepuffert. Der so gepufferte Digitalpegel wird gleichzeitig auf einen Plus-Eingang eines ersten und eines zweiten Komparators 17 resp. 18 gegeben. Ein Minus-Eingang des ersten Komparators 17 wird mit dem High-Pegel UH und ein Minus-Eingang des zweiten Komparators 18 mit dem Low-Pegel UL vorgespannt.

Die von den beiden Komparatoren 17 und 18 erzeugten Ausgangssignale werden einseits in einem OR-Gatter 19 zu einem Datenbit IDAT 0 und andererseits in einem XOR-Gatter 20 zu einem Levelbit ILEV 0 verknüpft.

Aus den acht parallelen Dateneingängen IPE 0 . . . IPE 7 werden auf diese Weise ein Datenbyte IDAT (bestehend aus den acht Datenbit IDAT 0 . . . IDAT 7) und ein Levelbyte ILEV (bestehend aus den acht Levelbit LEV 0 . . . ILEV 7) gebildet.

Daten- und Levelbyte IDAT, ILEV werden im ersten und zweiten Leseregister zwischengespeichert.

Wenn eine detaillierte Fehleranalyse ausgeführt werden soll, dann wird zusätzlich der gepufferte Dateneingang IBUF 0 . . . 7 einem Spannungsmeßwandler zugeführt.

Wie bereits gesagt, wird im ersten Leseregister das Bitmuster der Dateneingänge und im zweiten Leseregister das Bitmuster der unzulässigen Digitalpegel erfaßt. Aus Fig. 4 ist zu erkennen, daß das Datenbyte IDAT bereits zum Zeitpunkt t 1 vorliegt. Erst eine gewisse Zeit später, wenn sich die Digitalpegel eingeschwungen haben, ist auch das Levelbyte ILEV bereit. Gemäß einer vorteilhaften Ausführungsform wird deshalb der Inhalt des ersten Leseregisters vor demjenigen des zweiten ausgelesen.

Softwaremäßig wird das Levelbyte ILEV zuerst ausgewertet. Erst wenn feststeht, daß alle Digitalpegel zulässig sind, wird das Datenbyte IDAT mit einem Referenzbyte IREF verglichen.

Eine Treiberroutine bedient das IO-Interface 1. Sie übernimmt von einem übergeordneten Benutzerprogramm folgende Parameter:

- Testbyte ODAT: Es entspricht dem Bitmuster, welches an den Datenausgängen anzulegen ist.
- Referenzbyte IREF: Es entspricht dem Bitmuster, welches als korrekte Antwort auf das Testbyte erwartet wird.
- Verzögerungszeit IDLY: Der Wert dieses Parameters gibt an, wieviele Zyklusperioden zwischen Ausgabe des Testbytes und Einlesen des Datenbytes liegen sollen.
- Einschubadresse IONR: Sie gibt an, auf welchem der 16 Anschlüsse geschrieben und gelesen werden soll. Der niederwertige Teil LB entspricht der Adresse des Schreibregisters, der höherwertige Teil HB der Adresse des Leseregisters.
- Lesemaske IBIT: Sie gibt an, welche der vorhandenen acht Dateneingänge überhaupt gestestet werden sollen.

Nachdem die Datenausgänge gesetzt worden sind und sobald die Dateneingänge ausgewertet und die Resultate in den Leseregistern abrufbereit sind, übergibt die Treiberroutine dem Benutzerprogramm folgende Parameter:

- Datenbyte IDAT: Es entspricht dem Bitmuster der Digitalpegel an den Dateneingängen.
- Levelbyte ILEV: Es entspricht dem Bitmuster der unzulässigen Digitalpegel.
- Fehlerbyte IERR: Es entsteht durch folgende boolesche Verknüpfung:
IERR = IBIT and ((IDAT xor IREF) or ILEV)

Solange IERR = 0 gilt, ist die Funktion des Prüflings einwandfrei. Falls ein Fehler auftritt, kann er mit Hilfe des Datenbytes IDAT und des Levelbytes ILEV lokalisiert werden.

Bei einer bevorzugten Ausführungsform haben zumindest ein Schreibregister und ein Leseregister die selbe Adresse. Um die beiden Register trotzdem separat ansteuern zu können, verfügt der Sekundär-Bus 6 zusätzlich über eine Schreib- und eine Leseleitung, welche angeben, ob gelesen oder geschrieben werden soll. Entsprechend wird entweder das Lese- oder das Schreibregister aktiviert. Durch diese Maßnahme wird die Adreßdecodierung hardwaremäßig vereinfacht.

Im vorliegenden Ausführungsbeispiel sind nur acht Dateneingänge und acht Datenausgänge je Einschub realisiert. Es ist aber ohne weiteres möglich, jede Adapterschnittstelle auf bis zu 128 Dateneingänge und ebensoviele Datenausgänge zu erweitern.

Was die Treiberroutine betrifft, so können neben den oben aufgeführten Parametern auch andere definiert werden. Insbesondere kann z. B. eine Geräteadresse eingeführt werden, wenn mehrere IO-Interfaces vom Rechner parallel bedient werden.

Mit dem erfindungsgemäßen IO-Interface können natürlich auch solche Baugruppen getestet werden, die keine digitalen Ausgänge aufweisen, wie z. B. ein Display. In einem solchen Fall wird die korrekte Funktion entweder von einer Person direkt oder mit einem optischen Detektor des Prüfadapters durchgeführt.

Zusammenfassend kann gesagt werden, daß die Erfindung ein universelles IO-Interface für schnelle digitale Funktionstests schafft, welches mit einem handelsüblichen Tischrechner einfach zu bedienen ist.

Claims

1. IO-Interface für digitale Funktionstests, welches zwischen ein Steuergerät und zumindest ein Prüfadapter, das mit einem Prüfling mit digitalen Ein- und/oder Ausgängen verbunden ist, geschaltet wird, gekennzeichnet durch folgende Merkmale:

a) über einen Primär-Bus (5) werden digitale Daten mit dem Steuergerät (2) ausgetauscht;
b) über eine oder mehrere Adapterschnittstellen (11.1, . . ., 11.8) werden Digitalpegel mit dem Prüfling (4.1, . . ., 4. n) und dem Prüfadapter (3.1, . . ., 3 n) ausgetauscht;
c) zumindest eine Adpaterschnittstelle (11.1, . . ., 11.8) umfaßt Datenleitungen und Referenzleitungen;
d) an zumindest einer Referenzleitung liegt ein im Prüfadapter (4.1, . . ., 4 n) erzeugter Referenzpegel (UPE) an, wenn der Prüfling (4.1, . . ., 4. n) vom Prüfadapter (3.1, . . ., 3. n) mit einer Speisespannung versorgt wird;
e) an den als Datenausgang dienenden, parallelen Datenleitungen wird ein Testbitmuster angelegt, wobei logisch Eins dem Referenzpegel (UPE) und logisch Null Masse entspricht.

2. IO-Interface nach Anspruch 1, dadurch gekennzeichnet, daß

a) die zumindest eine Adapterschnittstelle (11.1, . . ., 11.8) als Dateneingang dienende Datenleitungen umfaßt, welche vom Prüfling (4.1, . . ., 4. n) an seinen digitalen Ausgängen erzeugte Digitalpegel erfassen.
b) die zumindest eine Adapterschnittstelle (11.1, . . ., 11.8) zwei weitere Referenzleitungen umfaßt, an welchen ein Low-Pegel (UL) und ein High-Pegel (UH) anliegt, welche beide vom Prüfadapter (3.1, . . ., 3. n) erzeugt werden, und
c) zur Überprüfung der Funktion des Prüflings (4.1, . . ., 4. n) die von ihm erzeugten Digitalpegel im IO-Interface (1) mit dem Low- und dem High-Pegel (UL, UH) verglichen werden.

3. IO-Interface nach Anspruch 2, dadurch gekennzeichnet, daß

a) in einem ersten Leseregister nur denjenigen Dateneingängen eine logisch Eins zugeordnet wird, deren Digitalpegel größer als der Low-Pegel (UL) ist, und
b) in einem zweiten Leseregister nur denjenigen Dateneingängen eine logisch Eins zugeordnet wird, deren Digitalpegel zwischen dem Low-Pegel (UL) und dem High-Pegel (UH) liegt.

4. IO-Interface nach Anspruch 3, dadurch gekennzeichnet, daß das an den Datenausgängen anzulegende Testbitmuster in einem Schreibregister zwischengespeichert wird und daß zwischen dem Ausgeben des Testbitmusters und dem Einlesen der vom Prüfling (4.1, . . ., 4 n) erzeugten Digitalpegel eine vorgebbare Zeitverzögerung liegt.

5. IO-Interface nach Anspruch 4, dadurch gekennzeichnet, daß das erste Leserregister vor dem zweiten Leseregister ausgelesen wird.

6. IO-Interface nach Anspruch 5, dadurch gekennzeichnet, daß der Sekundär-Bus (6) über 16 separat adressierbare Adapterschnittstellen verfügt, wobei jede Adapterschnittstelle über zumindest

a) acht parallele Datenausgänge,
b) acht parallele Dateneingänge,
c) einen Eingang für den Referenzpegel (UPE) und
d) je einen Eingang für den Low- und den High-Pegel (UL, UH) verfügt.