DE3783915T2

DE3783915T2 - Praediktive taktwiedergewinnungsschaltung.

Info

Publication number: DE3783915T2
Application number: DE8787480014T
Authority: DE
Inventors: Jean-Claude Abbiate; Alain Blanc; Patrick Jeanniot; Eric Lallemand
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-10-19
Filing date: 1987-10-19
Publication date: 1993-08-19
Anticipated expiration: 2007-10-20
Also published as: US4941151A; EP0312671B1; JPH0642665B2; EP0312671A1; DE3783915D1; JPH01123544A; CA1286000C

Description

1. Gebiet der Erfindung

Die Erfindung bezieht sich allgemein auf Datenübertragungssysteme und speziell auf eine prädiktive Taktwiedergewinnungsschaltung, die Mittel enthält, mit denen eine adaptive Signalabtastung und Identifikation durchgeführt werden kann,

2. Beschreibung des Standes der Technik

Ein Datenübertragungssystem besteht aus drei grundlegenden Komponenten: dem Sender, dem Übertragungskanal und dem Empfänger. Der Sender hat die Aufgabe, jede beliebigen Zahlenfolge, die er als Eingangssignal von der Datenquelle erhält, in elektrische Wellenzüge umzusetzen. Die elektrischen Wellenzüge durchlaufen den Übertragungskanal und werden ständig durch ungewollte zufällig Signale, bekannt als Rauschen, verfälscht. Aufgrund dieser zufälligen Signale entsprechen die empfangenen Wellenzüge nicht exakt den gesendeten Wellenzügen. Trotzdem muß der Empfänger eine Entscheidung treffen, was für eine Datenfolge am wahrscheinlichsten die speziellen empfangenen Wellenzüge hervorgebracht haben könnte.
Insbesondere kann die Verteilung von Rauschen und Nebensprechen dann leicht beobachtet werden, wenn unter Verwendung eines Oszillographen die Empfängerspannung ausgetastet wird, die sich aus einer Impulsübertragung in einem Basisband ergibt. Weit verbreitet ist die Bezeichnung "Augenbild" für das resultierende Oszillogramm, wobei diese Bezeichnung aus der Ahnlichkeit der Anzeige mit dem menschlichen Auge herrührt. Um Augenbilder zu verstehen und zu interpretieren, betrachten wir die Fig. 1A und 1B, in denen zwei bipolare Wellenzüge dargestellt sind, ein ungestörter und ein verzerrter. In der ungestörtem Kurvenform der Fig. 1A zeigt eine vertikale Linie, die durch das Zentrum des Augenbildes gelegt wird, die Überlagerung aller empfangenen, abgetasteten Werte. Wenn in der Fig. 1A dieser Abtastzeitpunkt passend eingestellt wird, sind alle abgetasteten Werte +1, 0 oder -1. In Fig. 1B ist aufgrund des Einflusses von Rauschen und Nebensprechen die Kurvenform verzerrt. Damit geht das empfangene Signal an keinem Abtastpunkt mehr nur durch die eigentlichen Werte +1, -1 und 0. Die Verzerrung ist im Augenbild für diese Kurvenform klar zu erkennen. Das Auge ist jetzt teilweise geschlossen, und die Detektion der Signale ist ersichtlich schwieriger. Es sollte erwähnt werden, daß der beste Abtastzeitpunkt dort liegt, wo das Auge am weitesten geöffnet ist. Das ist in der Mitte des Augenbildes. Viele Empfänger leiten die Zeitinformation aus der Durchschnittsbildung der Nulldurchgänge des Signals ab. Die Abtastzeit ist so eingestellt, daß sie in der Mitte zwischen zwei Nulldurchgängen des Signals liegt. Fig. 1C zeigt einen solchen konventionellen Empfänger. Das Analogsignal x(t), das nach der Entzerrung erhalten wird, wird auf einen Spitzenwertdetektor 10 übertragen, der den Wert Vp der Maximalamplitude von x(t) ausgibt. Eine Divisionsstufe teilt Vp anschließend durch einen festen Wert, beispielsweise 2. Der Kornparator 12, der beide Signale x(t) und Vp erhält, hat seinen Ausgang auf High-Pegel, wenn x(t) größer ist als Vp und umgekehrt auf Low-Pegel, wenn x(t) kleiner als Vp ist. Das Signal am Ausgang des Komparators 12 wird als analoges getriggertes Datensignal ASD bezeichnet. Es wird benutzt, um einen phasenstarren Oszillator PLO 13 anzusteuern, der über einen internen Takt fo ein wiedergewonnenes Taktsignal erzeugt, das in Phase mit dem ASD Signal ist. Die Abtastzeiten werden aus dem wiedergewonnenen Takt unter Verwendung einer Verzögerungsschaltung 14 abgeleitet, wobei diese Schaltung so eingestellt ist, daß sich die Abtastzeitpunkte ungefähr in der "Mitte" der Augenöffnung befinden.
In komplexen Empfängern, die eine leistungsfähige Signalverarbeitung und Möglichkeiten zur Entzerrung besitzen, wird das Nebensprechen bis auf einen Minimalwert herabgesetzt, und das Augenbild ähnelt sehr genau dem der Fig. 1A. Folglich ist die Taktwiedergewinnungsschaltung, die mit Bezug auf die Fig. 1C beschrieben wurde, ausreichend leistungsfähig, um in solchen Systemen die Datensequenz ordnungsgemäß zu bestimmen. Jedoch müssen derartige Systeme Mittel zur Signalverarbeitung enthalten, die eine adaptive Entzerrung des Übertragungskanals ermöglichen. Das ist deshalb notwendig, weil sich die Übertragungseigenschaften besonders auf Telefonleitungen in weiten Bereichen ändern können. Wenn Daten mit hohen Geschwindigkeiten übertragen werden, beispielsweise mit 56 kBaud (kBit/s), muß der Signalprozessor besonders leistungsfähig sein, um eine effektive automatische Entzerrung zu ermöglichen. Zum Beispiel erfordert ein modernes Entzerrungsverfahren für einen Übertragungskanal- mit 56 kBaud mindestens einen 14 Mips Signalprozessor (millions of instructions per second - Millionen Befehle pro Sekunde). Es ist offensichtlich, daß die Implementierung derartiger Mittel die Gesamtkosten des Empfängers beträchtlich erhöhen würde, besonders bei preiswerten Basisbandausrüstungen.
Demgegenüber ist das Augenbild bei solchen preiswerten Ausrüstungen wie einem Basisbandempfänger, die nicht über komplizierte Entzerrungsmittel verfügen, dem Augenbild in Fig. 1B ähnlicher als dem in Fig. 1A, besonders bei hohen Übertragungsgeschwindigkeiten. In solch einem System ist es von grundlegender Bedeutung, daß die Abtastschaltung zum optimalen Zeitpunkt getriggert wird, das heißt in der "Mitte" des Auges, wie auch immer die Verzerrung aussieht.
Die US-Patentschrift 4,339,823 beschreibt eine Anordnung zur Erzeugung eines wiedergewonnen Taktsignals, dessen Pulse mit einer speziellen Übergangsflanke so gesteuert werden, daß sie in der Mitte des Augenbildes eines digitalen Mehrpunktsignals auftreten. Das System, das in dieser Patentschrift beschrieben wird, enthält Mittel zur Markierung von Signalübergängen, das immer dann ein Signal zur Markierung eines Signalübergangs erzeugt, wenn der Pegel des empfangenen Signal einen der vorher festgelegten Schwellwerte überstreicht. Das Mittel zur Erzeugung von Übergangsmarkern liefert eine Vielzahl von Markergruppen, wobei jeder Markergruppe zeitlich ein Augenintervall folgt. Um zu sichern, daß der Abtastzeitpunkt in der "Mitte des Auges" liegt, benutzt dieses System eine spezielle Schaltung 400 (Spalte 10, Zeile 45 und folgende) zur Ermittlung des Phasenfehlers. Diese Schaltung 400 ist so ausgelegt, daß die Übergangsmarker gezählt werden, zum einen während das wiedergewonnene Taktsignal hohen Pegel aufweist und zum anderen während das wiedergewonnene Taktsignal niederen Pegel aufweist. Zusätzliche Schaltungsanordnungen werden verwendet zur Erzeugung eines Phasenfehlersignals, genau dann wenn die Zählwerte unterschiedlich sind. Jedoch umfaßt dieses System einen komplexen Aufbau und analoge Schaltungsanordnungen zur Erzeugung eines Sinussignals, die nur schwierig in einem einfachen Schaltkreis integriert werden können.
Die US-Patentschrift 4,295,222 beschreibt eine Anordnung zur Wiederherstellung des Taktes und zum Abtasten der demodulierten Signale, die gebildet werden durch die Demodulation der empfangenen Signale mittels zweier Signale, wovon eines in Phase mit einem lokalen Träger ist und das andere um 90º zu diesem lokalen Träger verschoben ist. Dieses System enthält logische Schaltungen, mit denen erkannt wird, zu welchem von n möglichen Phasenabschnitten der übertragenen Signale die Phase des empfangenen Signals in den Abtastzeitpunkten gehört. Das Verfahren umfaßt auch eine Rechnung zur Bildung der Signalkomponente in Phase oder mit 90º Phasenverschiebung zu einem Signal, das aus dem empfangenen Signal mittels einer Phasenverschiebung abgeleitet wird, um dessen Phase in den Abtastzeitpunkten mit der Mittelphase des erkannten Phasenabschnittes gleich zu machen.
Die US-Patentschrift 4,335,825 beschreibt ferner eine Taktgewinnung, bei der ein Eingangssignal entsprechend einer Abtastfrequenz abgetastet und gehalten wird. Erkannt wird eine Spannungsdifferenz zwischen den Abschnitten der Wellenzüge, die zeitlich gesehen vor und nach dem Auftreten einer maximalen Signalamplitude liegen. Eine Phase dieses Abschnittes des Wellenzuges, der die maximale Spannungsamplitude aufweist, wird dadurch bestimmt, daß die oben erwähnte Differenz zu Null gemacht wird. Ein Taktsignal wird aus dem Eingangssignal ausgeblendet und wiederhergestellt, das mit dem Abschnitt des Wellenzuges mit der maximalen Spannungsamplitude synchronisiert ist.
Beide im vorhergehenden beschriebenen Patente schließen jedoch eine komplexe Verarbeitung der empfangenen Impulsfolgen ein, und darüber hinaus werden unvermeidliche fehlerhafte Signalübergänge, die in real empfangenen Datensequenzen auftreten, nicht berücksichtigt.
Die US-Patentschrift 3,851,101 beschreibt eine Anordnung zur adaptiven Phasensynchronisation, wobei die Phase der empfangenen digitalen Daten mit der Phase eines lokalen Taktsignals synchronisiert wird. Dieses System enthält Mittel zur Mehrfachabtastung jedes Bits der empfangenen Daten, Modulo 2 Addierer und Aufwärts-/Abwärtszähler zur Lokalisierung der Übergänge in den Datenbits sowie Mittel zur Phasenkorrektur, die auf die besagten Übergänge reagieren, um die Phase der Daten einzustellen, innerhalb eines Bereiches von einem Ein-Bit-Intervall und entsprechend der Lage der Übergänge in den empfangenen Daten in Relation zu dem lokalen Taktsignal. Das System enthält außerdem ein Abtastregister, das eine bestimmte Anzahl Speicherplätze besitzt und eine Phasensynchronisationsschaltung, die über mehr Speicherplätze verfügt als das Abtastregister. Vorbestimmte Plätze des Phasensynchronisationsregisters werden in Abhängigkeit der Anfangslage des Überganges im Abtastregister ausgewählt. Die Plätze werden so ausgewählt, daß der Übergang in der Nähe der Mitte der Gruppe der ausgewählten Plätze erfolgt. Jedoch, auch wenn dieses System Mittel enthält, die fehlerhafte Übergänge (mehr als einen pro Bit) ignorieren können, ist es komplex und schließt eine Mehrfachabtastung jedes Bits ein.
In der Patentschrift EP-A-0 228 021 (CSELT) wird eine Schaltung für einen digitalen Phasenregelkreis bekannt gemacht, bei dem digitale Zähler und Schaltstufen verwendet werden. Der Phasenregelkreis erzeugt das Taktsignal aus einem seriellen Fluß codierter Daten, indem die Phase mit einem lokal erzeugten Signal verglichen wird. Das Fehlersignal, das sich aus dem Vergleich ergibt wird digital gefiltert und dazu benutzt, um die Phase des lokalen Signals zu korrigieren.

Zusammenfassung der Erfindung

Folglich ist es eine Aufgabe der Erfindung, eine preiswerte und einfach zu integrierende Vorrichtung bereitzustellen, die die Abtastschaltung so steuert, daß die einlaufenden Bits eines digitalen Mehrpunktsignals zu optimalen Zeitpunkten abgetastet werden.
Es ist eine andere Aufgabe der Erfindung, eine preiswerte Vorrichtung zur Erzeugung des Abtasttaktes in der Mitte des Augenbildes bereitzustellen, speziell für die Verwendung bipolarer Codes, wie beispielsweise der bipolaren HDBn Codes.
Es ist eine weitere Aufgabe der Erfindung, eine Vorrichtung zur Ableitung der Zeitinformation bereitzustellen, wobei eine prädiktive Bestimmung des Zeitpunktes, an dem das Auge am weitesten geöffnet ist, erfolgt.
Es ist eine andere Aufgabe der Erfindung, eine prädiktive Taktwiedergewinnungsschaltung bereitzustellen, die über prädiktive und adaptive Mittel zur Bestimmung des Abtastzeitpunktes verfügt, wobei diese Mittel mit billigen logischen Komponenten aufgebaut sind.
Um die obigen Aufgaben zu realisieren, wird eine Taktgewinnungsschaltung bereitgestellt, die Mittel enthält, welche die Dauer zwischen zwei aufeinander folgenden Übergängen eines Mehrpunktsignales bestimmen und Mittel zur Erzeugung eines SPL-Pulses nach der Hälfte der besagten Zeitdauer nach einem Übergang, der nach zwei vorhergehenden aufeinander folgenden Übergänge stattfand. Ein phasenstarrer Oszillator, der durch den besagten SPL- Pulse gesteuert wird, erzeugt das abgeleitete Taktsignal in Phase mit den SPL-Pulsen und übereinstimmend mit dem Zentrum des Augenbildes des besagten Mehrpunktsignals.
Gemäß einer bevorzugten Ausführungsform der Erfindung, beginnt als Reaktion auf einen erkannten ersten Übergang ein erster Zähler N zu laufen. Der Zähler stoppt, wenn ein zweiter Übergang stattfindet. Das Ergebnis N(i), das im ersten Zähler N beim zweiten Übergang gespeichert ist, ist folglich repräsentativ für die Zeitdauer zwischen dem ersten und dem darauf folgenden zweiten Übergang. Eine Halbierungsschaltung teilt das Ergebnis N(i), das im ersten Zähler beim zweiten Übergang gespeichert ist. Die bevorzugte Ausführungsform der Erfindung beinhaltet auch einen Aufwärts-/Abwärtszähler der einen zweiten Zählwert K erzeugt, von dem erwartet wird, daß er repräsentativ für den halben Wert des ersten Zählers N(i) ist. Dieser zweite Zählwert K wird benutzt, um das abgeleitete Taktsignal in Phase mit dem Zentrum des Augenintervalles zu erzeugen. Der Zählwert K wird adaptiv angepaßt, indem sein momentaner Wert K(i) mit einem festen Faktor inkrementiert oder im Gegensatz dazu, mit einem festen Dämpfungsfaktor dekrementiert wird. Ein Komparator, der K(i) und N(i)/2 vergleicht, steuert die Aktualisierung des Momentanwertes von K(i) gemäß folgender Regeln. Wenn der Wert K(i) größer als N(i)/2 zum Zeitpunkt des zweiten Übergangs ist, dann wird der Zähler K durch Dekrementieren seines Wertes aktualisiert. Im Gegensatz dazu wird, wenn N(i) kleiner als N(i)/2 ist, der Zähler K durch Inkrementieren seines Momentanwertes aktualisiert. Auf diese Art und Weise ändert sich das abgeleitete Taktsignal, das von dem Zähler K beeinflußt wird, langsam und integriert sprunghafte Änderungen des Inhaltes des ersten Zählers N. Ein Zähler P, der mit dem aktualisierten Wert K(i+1) des Zählers K initialisiert wird, beginnt von K(i+1) bis Null abwärts zu zählen, wenn nach besagtem ersten und zweiten Übergang der folgende Übergang erkannt worden ist und liefert einen SPL-Puls, wenn sein Wert zu Null wird. Der phasenstarre Oszillator, der durch die SPL-Pulse gesteuert wird, erzeugt den abgeleiteten Takt, der in etwa mit dem Zentrum des Augenbildes übereinstimmt.

Kurze Beschreibung der Zeichnungen

Fig. 1A und 1B enthalten typische Beispiele von Augenbildern.
Fig. 1C verdeutlicht den konventionellen Weg, um aus dem Datenstrom den Abtasttakt abzuleiten.
Fig. 2 beschreibt das allgemeine Prinzip der Erfindung.
Fig. 3 ist ein Ablaufdiagramm, in dem die Unterschiede und die grundlegenden Abläufe, die in dem Prinzip der Erfindung eingeschlossen sind, detailliert dargestellt sind.
Fig. 4 und 5 zeigen eine bevorzugte Ausführungsform gemäß der Erfindung.
Fig. 6, 7, 8A, 8B, 9A, 9B und 10 sind unterschiedliche Zeitdiagramme, die die Funktion der bevorzugten Ausführungsform der Erfindung illustrieren.
Fig. 11A, 11B, 11C und 11D zeigen die Implementierung des Blokkes 116, die eine Behandlung fehlerhafter Werte des Zählers N gestattet.
Fig. 12 ist die Darstellung der Anpassung der Erfindung an ein digitales Mehrpunktsignal.

Beschreibung der Erfindung

Um die oben dargestellten Nachteile zu vermeiden, die konventionelle Taktwiedergewinnungsschaltungen haben, welche nicht über eine automatische Anpassung der Bestimmung des Abtastzeitpunktes verfügen, wird in der Erfindung die besagte feste Verzögerung durch eine automatisch nachgeführte Verzögerung ersetzt. Fig. 2 verdeutlicht das grundlegende Konzept der vorliegenden Erfindung. Die Messung der Augenöffnungszeit N(i) wird durch den Block 20 ausgeführt. Das wird mittels Zähler N erreicht, der durch das analog getriggerte Datensignal (ASD) gesteuert wird, das wiederum von dem Datenstrom auf der Leitung abgeleitet wurde. Das Ergebnis des Zählers N wird mittels Block 21 durch Zwei geteilt, um die beste Abtastzeit zu bestimmen. Dieser Abtastzeitpunkt wird mittels eines anderen Zählers P im Block 22 bestimmt, der einen Impuls in Augenmitte erzeugt. Dieser Puls steuert einen phasenstarren Oszillator (PLO) 23 zur Erzeugung eines Abtasttaktes in Phase mit der Augenmitte des analog getriggerten Datensignals.
Mit Bezug auf Fig. 3 werden jetzt die grundlegenden Schritte, die die Erfindung einschließt, beschrieben. Wie im vorhergehenden bereits mit Bezug auf Block 20 in Fig. 2 dargestellt, wird mittels Zähler N eine adaptive Verzögerung bereitgestellt. Dieser Zähler N wird nach jedem negativen Übergang des ASD-Signals rückgesetzt, Schritt 31. Danach, im Schritt 32, detektiert das System den nächsten positiven Übergang des ASD-Signals. Von diesem Zeitpunkt an beginnt der Zähler N zu laufen, um die Impulsbreite des ASD-Signals zu bestimmen, Schritt 33. Dies wird erreicht durch die Bestimmung des Zeitpunktes, zu dem das ASD-Signal einen negativen Übergang aufweist, Schritt 36. Zu diesem Zeitpunkt wird der Wert des Zählers N gespeichert und mit N(i) bezeichnet und anschließend analysiert, Schritt 37. Tatsächlich wird, um fehlerhafte Werte von N(i) nicht weiter in Betracht zu ziehen, ein Test ausgeführt, wobei erkannt wird, ob N(i) größer als ein vorgegebener Schwellwert N0 und kleiner als ein anderer vorgegebener Wert N1 ist. Falls N(i) außerhalb des Intervalles (N0, N1) liegt, wird der ermittelte Wert N(i) als wahrscheinlich fehlerhaft erkannt und nicht weiter in Betracht gezogen. Im Gegensatz dazu, wenn der Wert N(i) zwischen den Grenzwerten N0 und N1 liegt, geht der Verarbeitungsalgorithmus mit Schritt 38 weiter, wobei dies die Berechnung des adaptiven Wertes K(i) darstellt. Dieser neue Wert wird zur Bestimmung des Abtastzeitpunktes beim nächsten positiven Übergang des ASD-Signals benutzt.
Der vorher berechnete Wert K(i-1) ist vor dem negativen Übergang des ASD-Signals zur Erzeugung des Abtasttaktes verwendet worden.
In der Tat beginnt, ausgehend von der Erkennung des positiven Übergangs des ASD-Signals, Schritt 32, der Zähler P zu laufen, Schritt 34. Sobald Zähler P den Wert K(i-1) erreicht, wird ein Impuls an den phasenstarren Oszillator gesendet, um den Abtastprozeß der Daten zu aktivieren.
Nachdem der aktualisierte Wert K(i) bestimmt worden ist, Schritt 38, wird ein Vergleich zwischen K(i) und K(i-1) ausgeführt, Schritt 39. Wenn beide Werte gleich sind, setzt das System mit Schritt 43 fort, in dem i inkrementiert wird und der einem neuen Verarbeitungszyklus vorangeht. Wenn die Werte differieren, wird ein Test ausgeführt, mit dem bestimmt wird ob K(i) kleiner oder größer als K(i-1) ist. Im ersten Fall setzt das System mit Schritt 42 fort, in dem K(i) nachfolgend gemäß folgender Beziehung aktualisiert wird:
K(i) = K(i-1) + 1
Im zweiten Fall setzt das System mit Schritt 41 fort, in dem K(i) nachfolgend gemäß folgender Beziehung aktualisiert wird:
K(i) = K(i-1) - 1
Auf diese Weise werden Auswirkungen von Impulsrauschen vermieden und der Inhalt von K(i) ändert sich langsam.
Eine bevorzugte beispielhafte Ausführungsform der Taktwiedergewinnungsschaltung wird in den Fig. 4 und 5 dargestellt, die zur Veranschaulichung des Gesamtsystems zusammengefügt werden müssen, wie dies in Fig. 4 gezeigt ist. Die bevorzugte Ausführungsform der Taktwiedergewinnungsschaltung hat als Eingangssignal eine Impulsfolge auf der ASD-Leitung 108. Das auf Leitung 108 liegende Signal wird verwendet, um eine Division-durch-J- Schaltung 112 zu steuern. Letztere ist ein programmierbarer Teiler. Der Wert des Divisors wird in einem Register abgespeichert, das als J-Register 115 bezeichnet wird. Der in diesem J-Register 115 gespeicherte Wert kann mittels eines externen Prozessors entsprechend den Anforderungen leicht verändert werden. Die Division-durch-J-Schaltung 112 wird durch einen Takt gesteuert, dessen Frequenz den Wert fo hat. Der Wert von fo wird aus der Betrachtung aller notwendigen Geschwindigkeiten der Taktwiedergewinnungsschaltung bestimmt, wie dies im folgenden hier noch erklärt wird. Der Freigabeeingang (e) der Division-durch-J- Schaltung 112 empfängt das ASD-Signal, das auf Leitung 108 liegt und steuert die Schaltung 112 wie folgt:
Wenn das ASD-Signal Low-Pegel führt, befindet sich die Divisiondurch-J-Schaltung im Wartezustand. Immer wenn das ASD-Signal, das auf Leitung 108 ansteht, ansteigt, beginnt die Schaltung 112 zu zählen und erzeugt einen Impuls nach jeweils J Taktimpulsen, die auf Leitung 113 anliegen. Weil die Division-durch-J-Schaltung zurückgesetzt wird, sobald das ASD-Signal abfällt, werden alle Störimpulse die kürzer sind als j*To (To ist gleich 1/fo) eliminiert. Deshalb liefert die Division-durch-J-Schaltung ihren ersten Impuls nach der Zeit j*To im Anschluß an den Anstieg des ASD-Signals während wenigstens j*To. In ähnlicher Weise werden alle Störimpulse, die vor dem Abfall des ASD-Signals auftreten, außer acht gelassen, weil der erste bereits ausreicht, um die Division-durch-J-Schaltung 112 zurückzusetzen. Die zeitlichen Zusammenhänge der Signale Fo, ASD und des Ausgangssignals der Division-durch-J-Schaltung, das am Anschluß 110 anliegt, sind in Fig. 6 dargestellt. Wir beziehen uns jetzt auf Fig. 4. Die Impulsfolge, die auf Leitung 110 anliegt, wird benutzt, um einen 8-Bit-Zähler 109 anzusteuern, der für die Bestimmung des Wertes N(i) gemäß dem Ablaufdiagramm in Fig. 3 verantwortlich ist. Der Ausgang der Zählerschaltung 109, die N(i) bildet, ist das Byte Q0-Q1-Q2-Q3-Q4-Q5-Q6-Q7, wobei Q0 dem höchstwertigen Bit (MSB - most significant bit) entspricht und Q7 das niederwertigste Bit (LSB less significant bit) ist. Die sieben niederwertigen Bits Q1-Q7 führen den Wert des Zähler N. Gleich dem Vorstehendem hat die Zählerschaltung für N(i) einen Freigabe-Eingang, der das ASD-Signal empfängt, das auf Leitung 108 steht. Aus diesem Grund ist die Zählerschaltung für N(i) blockiert und in einem Initialisierungszustand, wenn das ASD-Signal auf einem niedrigem Spannungswert liegt. Der Zählvorgang ist nur erlaubt, wenn das ASD- Signal ansteigt. Der Initialisierungszustand des N(i)-Zählers 109 ist dadurch charakterisiert, daß der Hexadezimalwert '7F' geladen wird. Dieser Wert steht für 0111111 (Q0 ist 0 und alle anderen Bits sind 1). Folglich wird der Ausgang des N(i)-Zählers 109 zu 1000000 werden, sobald der erste Impuls auf der Leitung 110 erscheint und deshalb wird, gemäß des in Fig. 3 dargestellten Zeitablaufplanes, das Q0-Bit einen hohen Pegel annehmen. Q0 auf der Leitung 107 wird nur dann auf einen niedrigen Pegel abfallen, wenn auch das ASD-Signal auf einen niedrigen Pegel fällt. Die übrigen Bits Q1-Q2...Q7 bilden ein 7-Bit-Wort, das die Anzahl der Impulse wiedergibt, die auf Leitung 110 erscheinen, während das ASD-Signal hohen Pegel führt. Gemäß Schritt 38 in Fig. 3, wird eine Teilung von N(i) ausgeführt und zwar so, daß das niederwertigste Bit Q7 gestrichen und das übrig gebliebene 6-Bit-Wort, das aus Q1-Q2-...Q6 besteht, über einen 6-Bit- Bus 105 auf den ersten Eingang eines Komparators 101 übertragen wird. Ein zweiter 6-Bit-Bus 104 überträgt den Wert K(i) auf einen zweiten Eingang letzteren Komparators, so daß der Vergleich des Schrittes 40 in Fig. 3 ausgeführt werden kann. Der Komparator 101 hat eine Ausgangsleitung "Aufwärts/Abwärts" 102 und eine Ausgangsleitung "Freigabe" 103, die nach folgenden Regeln gesetzt werden:
- Wenn beide Eingänge 104 und 105 des Komparators 101 gleich sind, ist der "Freigabe"-Ausgang 103 auf niedrigem Pegel. Wenn die Eingänge 104 und 105 verschieden sind, ist der "Freigabe"- Ausgang 103 auf hohem Pegel. Der Ausgang "Aufwärts/Abwärts" 102 ist nur dann von Bedeutung, wenn der "Freigabe"-Ausgang 103 hohen Pegel führt, das heißt, wenn die Eingänge des Komparators 101 verschieden sind. Wenn N(i)/2 größer als K(i) ist, dann ist die "Aufwärts/Abwärts"-Leitung auf hohem Pegel, und umgekehrt ist die Leitung 102 auf niedrigem Pegel, wenn N(i)/2 kleiner als K(i) ist. Beide Ausgänge "Aufwärts/Abwärts" und "Freigabe" des Komparators 101 werden benutzt um einen "Aufwärts/Abwärts"-Zähler 106 zu steuern, der wie folgt arbeitet:
Wenn die Leitung 107, die das MSB des Ergebnisses N(i) führt, abfällt, berechnet der "Aufwärts/Abwärts"-Zähler 106 den neuen Wert K(i+1) aus dem vorhergehenden Wert K(i) und entsprechend der Pegel auf den Leitungen 102 und 103 nach folgender Funktion:
Wenn die "Freigabe"-Leitung 103 niedrigen Pegel führt, übernimmt der "Aufwärts/Abwärts"-Zähler K(i+1)=K(i), weil beide Eingänge 104 und 105 des Komparators 101 gleich sind.
Wenn die "Freigabe"-Leitung 103 hohen Pegel führt und die "Aufwärts/Abwärts"-Leitung 102 auf "Aufwärts" (hoher Pegel) steht, führt der "Aufwärts/Abwärts"-Zähler 106 die Operation K(i+1)=K(i)+1 aus. Diese Operation ist die Entsprechung für Schritt 42 in Fig. 3.
Wenn die "Freigabe"-Leitung 103 hohen Pegel führt und die "Aufwärts/Abwärts"-Leitung 102 auf "Abwärts" (niedriger Pegel) steht, führt der "Aufwärts/Abwärts"-Zähler 106 die Operation K(i+1)=K(i)-1 aus. Diese Operation ist die Entsprechung für Schritt 41 in Fig. 3.
Daher aktualisiert der "Aufwärts/Abwärts"-Zähler 106 laufend den Wert K(i), der benutzt wird, um den Abtastzeitpunkt adaptiv zu berechnen. Weil bei jedem Impuls auf Leitung 107 lediglich Veränderungen des Wertes K(i) um Plus-Minus-Eins zugelassen sind, werden die Auswirkungen von auftretenden Störimpulsen sowie abnormalen Werten von N(i) auf Grund einer gestörten Übertragung auf der Leitung unterdrückt.
Zeitdiagramme zur Erläuterung der Signale, die auf Leitung 110 anliegen, des Q0-Signals sowie analoger Darstellungen von N(t) und K(t) werden in Fig. 7 gezeigt. Wie vorstehend bereits zu sehen war, werden alle Operationen, die den Wert von K(i) beeinflussen, bei jedem negativen Übergang des Q0 Impulses ausgeführt. Darum besteht folgender Zusammenhang zwischen N(t), K(t), N(i) und K(i):
N(i) ist eine Folge die aus N(t) gebildet wird, wenn t mit einem negativen Übergang von Q0 zusammentrifft. Genauso ist K(i) eine Folge die aus K(t) gebildet wird, wenn t mit einem negativen Übergang von Q0 zusammentrifft.
Weil der N(i)-Zähler 109 den binären Wert von N(i) in dem 7-Bit- Wort Q1-Q2-...Q7 erzeugt und eine Pulsbreiten-Darstellung von N(i) auf der Leitung 107 durch den Wert Q0 repräsentiert wird, kann es von Vorteil sein, N(i) gemäß Schritt 37 in Fig. 3 zu analysieren. Auf diese Weise ist es möglich, das Auftreten fehlerhafter Störimpulse zu erkennen, weil diese einen Wert N(i) bewirken, der kleiner als ein erster Schwellwert NO oder größer als ein zweiter Schwellwert N1 ist. Damit wird es möglich, anormale Ereignisse zu statistischen Zwecken zu zählen oder zu behandeln oder auch spezielle Reaktionen auszulösen, wie beispielsweise eine Warnung an den Bediener, die Übertragung einer speziellen Nachricht an das Host-System . . .. In der bevorzugten Ausführungsform der Erfindung ist der Block 116 auf besondere, unten beschriebene Weise mit der Leitung 107 verbunden. Dieser Block ist so ausgelegt, daß fehlerhafte Werte von N(i) gezählt und unterdrückt werden, wie dies später beschrieben wird.
Wir beziehen uns jetzt auf Fig. 5. Der 6-Bit-Bus 104, der den Wert K(i) führt und die Leitung 107 werden verwendet um einen programmierbaren Zähler 122 zu steuern, damit dieser einen Impuls in der Augenmitte des empfangenen Signals erzeugt. Der programmierbare Zähler 122 arbeitet folgendermaßen:
Solange das Q0-Signal, das auf den "Laden"-Eingang des programmierbaren Zählers 122 übertragen wird, auf niedrigem Pegel verharrt, wird der Wert K(i), der auf dem Bus 104 anliegt, in den Zähler geladen. Wenn das Q0-Signal ansteigt, zählt der programmierbare Zähler 122 von K(i) nach Null. Gezählt werden die Taktimpulse, die an seinem CK-Eingang einlaufen. Sobald der programmierbare Zähler 122 den Wert Null erreicht, erzeugt dessen SPL- Ausgang einen Impuls der dieselbe Breite hat wie j*To. Der CK- Eingang des programmierbaren Zählers 122 ist mit der Leitung 121 verbunden, die den Ausgang der Division-durch-J-Schaltung 117 darstellt. Diese Schaltung ist der Division-durch-J-Schaltung 112 insofern gleich, daß sie für den CK-Eingang des programmierbaren Zählers 122 eine Folge von Rechteckimpulsen bereitstellt, die eine Periodendauer von j*To aufweist. Jedoch ist im Gegensatz zu dem Signal auf Leitung 110 das Signal auf Leitung 121 freilaufend, das heißt, es erscheint unabhängig von dem Zustand des ASD-Signals. Die Division-durch-J-Schaltung 117 wird durch denselben Takt auf Leitung 113 angesteuert, der auch die Division-durch-J-Schaltung 112 treibt. Der Wert des Parameters J der Division wird in dem J-Register 115 abgespeichert, das mittels eines Busses 118 mit der Division-durch-J-Schaltung 112- und der Division-durch-J-Schaltung 117 verbunden ist. Die Divisiondurch-J-Schaltung 117 wird auch dazu benutzt, um ein anderes Signal auf Leitung 139 bereitzustellen, das eine Frequenz doppelt so groß wie die Frequenz des Signals auf Leitung 121 besitzt. Damit hat das Signal auf Leitung 139 eine Frequenz Fo/(j/2). Die beiden Signale die auf Leitung 121 und 139 anliegen sind in Fig. 6 dargestellt.
Die Signale die auf den Leitungen 139 und 121 anliegen und das SPL-Signal, das auf Leitung 140 liegt, werden zu einem Block 124 übertragen, der so ausgelegt ist, daß er ein wiedergewonnenes Taktsignal erzeugt, das Übergänge in der Augenmitte des empfangenen Datenstromes aufweist und das zur Steuerung des Abtastverfahrens verwendet wird. Der Block 124 enthält einen programmierbaren Zähler 130, der an ein L-Register 132 mittels eines Busses 131 angeschlossen ist. Das L-Register 132 kann durch externe Mittel adressiert werden, beispielsweise durch den vorhergehend erwähnten Prozessor. Der Zweck des programmierbaren Zählers 130 besteht darin, eine Impulsfolge auf Leitung 136 zu erzeugen, die dann hinter einer Halbierungsschaltung 137 die richtige Bitfrequenz Fb liefert, wobei besagte Impulsfolge phasenstarr an das SPL-Signal gekoppelt wird. Der Rückkopplungskreis, der die Phasenregelung des Fb-Signals ermöglicht, enthält einen Inverter 128, der die UND-Schaltung 127 blockieren kann. Die UND-Schaltung 127 hat außerdem einen zweiten und dritten Eingang, der mit der Leitung 139 und der Leitung 140, die das SPL-Signal führt, verbunden ist. Block 124 enthält ferner eine UND-Schaltung 125, die das komplementäre SPL-Signal von dem Inverter 129 empfängt. Die UND-Schaltung 125 hat einen zweiten Eingang, der mit der Leitung 145 verbunden ist, auf der eine Rechteckwelle mit einer Periodendauer j*To und entgegengesetzter Phase zum Signal auf Leitung 121 liegt. Die beiden Ausgänge der UND-Schaltungen 125 und 127 werden auf eine ODER-Schaltung 126 geführt, deren Ausgang einen sogenannten Mastertakt für den programmierbaren Zähler 130 bereitstellt.
Block 124 liefert unter Verwendung der Taktsignale auf den Leitungen 121 und 139 und des SPL-Signals den wiedergewonnen Takt Fb, der verwendet wird, um den adäquaten Abtastzeitpunkt zu bestimmen. Der Ausgangstakt des phasenstarren Oszillators hat eine Phase, die durch das SPL-Signal gesteuert wird und die Frequenz Fb, die aus dem Takt fo auf Leitung 113 durch sukzessive Teilungen erzeugt wird. Es besteht folgende Beziehung zwischen fo und fb:
fb = fo/j·l·2
Diese Beziehung ergibt sich aus der sukzessiven Verarbeitung des fo-Signals auf Leitung 113 durch den programmierbaren Zähler 122 und den programmierbaren Zähler 130. Darum erlaubt die Einstellung des Termes j*l einen weiten Bereich an möglichen Übertragungsgeschwindigkeiten auf der Übertragungsleitung mit nur einem einzelnen Taktsignal fo. Wie noch weiter unten erklärt wird, wird durch die Einstellung des Termes j der Wert des elementaren Synchronisationsfehlers der Taktwiedergewinnungsschaltung gesteuert.
Schaltung 124 arbeitet wie folgt:
Mit Bezug auf Fig. 8A und 8B soll angenommen werden, daß das Rechtecksignal auf Leitung 138 einen Vorlauf gegenüber dem SPL- Signal aufweist. Wegen des Inverters 129 wird der Ausgang der UND-Schaltung 125 ständig auf niedrigem Pegel verharren, wenn das SPL-Signal Low-Pegel führt. Damit liefert der Ausgang der UND-Schaltung 125 eine Impulsfolge solange das SPL-Signal niederen Pegel führt, wobei der Impulsabstand j*To ist. Weil der SPL- Pulse auch j*To lang ist, gibt die UND-Schaltung 125 eine feste Impulsfolge aus, bei der gerade ein Impuls fehlt. Aufgrund dieses Verhaltens und unter der Annahme, daß die UND-Schaltung 127 inaktiv ist, hat der Mastertakt auf Leitung 135 eine Frequenz, die im Vergleich zu dem auf Leitung 121 freilaufenden Takt mit der Periodendauer j*To etwas niedriger ist. Damit wird die Impulsfolge, die der programmierbare Zähler 130 ausgibt und die dann in der Halbierungsschaltung geteilt wird, konstant verzögert.
Damit es möglich wird, die oben erwähnte Verzögerung abzubauen, wird die UND-Schaltung 127 einbezogen. Tatsächlich ist letztere Schaltung in der Lage zwei einzelne Impulse zu erzeugen, die um j*To/2 verzögert sind und das nur dann, wenn der SPL-Puls hohen Pegel hat, d. h. wenn der Ausgang der UND-Schaltung 125 keine Impulse liefern kann. Die Bedingung für die Erzeugung dieser zwei extra Impulse wird durch den Inverter 128 bestimmt. Die zwei extra Impulse werden gebildet, wenn der Ausgang des PLO auf Leitung 138 niederen Pegel führt, das heißt, wenn der wiedergewonnene Takt nachläuft. Diese extra Impulse haben zur Folge, daß der nächste Impuls am Ausgang des programmierbaren Zählers 130 auf Leitung 136 etwas früher erzeugt wird und ermöglichen dem Taktwiedergewinnungssystem, seine Verzögerung zu verkürzen. Die Fig. 9A und 9B geben eine detaillierte Darstellung der Zeitabläufe des SPL-Signals, der Signale auf den Leitungen 121, 139 der Ausgänge der UND-Schaltungen 125 und 127 sowie anderer oben erwähnter Signale.
Aufgrund der UND-Schaltung 127, kann der Mastertakt zwei zusätzliche Impulse liefern, wenn das Taktwiedergewinnungssystem im einen Fall nachläuft und in dem anderen Fall der Taktimpuls zu zeitig erscheint. Jedoch ist die Differenz beim Mastertakt zwischen einer der vorhergehend beschriebenen Situationen und der Situation, daß der wiedergewonnene Takt genau synchron mit dem SPL-Pulse liegt, nur jeweils ein Impuls. Ein Beispiel für diese Situation ist in der Fig. 10 dargestellt. In diesem Fall steigt das SPL-Signal zum Zeitpunkt t1 an. Weil das PLO-Ausgangssignal noch niederen Pegel hat, überträgt die UND-Schaltung 127 den positiven Übergang von Leitung 139 der zur Zeit t2 erfolgt. Dieser positive Übergang wird durch die ODER-Schaltung 126 auf den programmierbaren Zähler 130 übertragen, der nachfolgend einen positiven Impuls auf Leitung 136 erzeugt und folglich auch auf Leitung 138. Sofort wird der Ausgang des Inverters 128 abfallen und die UND-Schaltung 127 blockieren. Damit hat der Mastertakt auf Leitung 135 nur einen Impuls übertragen und damit den Ausgang des Zählers 130 umgeschaltet. Somit tritt auf der Leitung 134 eine feste Impulsfolge auf mit einer Ein-Pulse-Differenz zu den Fällen, in denen die Synchronisation nicht gut ist, so wie in den Fig. 8A, 8B, 9A und 9B gezeigt.
Als Schlußfolgerung ergibt sich, daß der elementare Synchronisationsfehler durch den Wert j*To bestimmt wird und einfach durch Veränderung des Parameters j eingestellt werden kann. Das wird einfach dadurch erreicht, daß der Inhalt der J-Register 115 und 119 durch besagtes externes Mittel, beispielsweise durch einen Prozessor, aktualisiert wird. So kann der Prozessor über das Ansprechen der letztgenannten Register den Synchronisationsfehler entsprechend der Nutzeranforderungen steuern. Zum Beispiel kann ein hoher Wert für j eingespeichert werden. Daraus ergibt sich eine schnelle aber grobe Regelung der Abtastzeitpunkte, wenn das Taktwiedergewinnungssystem noch nicht in der Augenmitte eingerastet ist. Diese Situation wird durch den Prozessor erkannt, wenn der Wert K(i) ständig ansteigt. Wenn jedoch die Taktwiedergewinnungsschaltung der vorliegenden Erfindung in etwa mit der Augenmitte synchron arbeitet, kann der Prozessor den Wert von j verändern und so eine langsamere aber präzise Steuerung der Abtastzeiten ermöglichen.
Wie bereits erwähnt, kann der Prozessor den elementaren Synchronisationsfehler 1/j verändern, ohne die Bitfrequenz der Übertragung zu modifizieren. Dies geschieht dadurch, daß das Produkt L*j konstant gehalten wird. Das erreicht man durch Ansprechen des L-Registers 132.
Wir beziehen uns auf Fig. 4. Von Block 116 wurde gesagt, daß er in der Lage ist, die Übertragung zu überwachen. Dazu werden die Werte N(i) analysiert, die mit dem Zähler 109 gemessen werden. Eine detaillierte Beschreibung dessen erfolgt in Bezug auf die Fig. 11A, 11B, 11C und 11D.
Wir beziehen uns auf Fig. 11C. Dort sind alle benötigten Signale beschrieben, aus denen das Signal 201 gebildet wird, das das Auftreten eines fehlerhaften ASD-Signals anzeigt. Block 116 vergleicht das auf dem Bus 105 anliegende N(i) mit einem minimalen Schwellwert und einem maximalen Schwellwert. Diese Werte liegen auf den Bussen 131 und 200. Bus 131 ist der Ausgang des L-Registers 132, das oben mit Bezug auf Fig. 5 beschrieben wurde. Das Signal Q0 auf Leitung 107 wird ebenfalls im Block 116 verwendet.
Mit Bezug auf Fig. 11B enthält der Block 116 die zwei Komparatoren 220 und 221. Beide haben einen ersten Eingang, der an den Bus 105 angeschlossen ist, welcher die Signale Q1...Q6 führt. Der zweite Eingang des Komparators 220 ist mit dem Bus 200 verbunden, der einen Wert A1...A6 führt, welcher in dem Register 250 gespeichert ist. Dieses 6-Bit-Wort entspricht, bezogen auf die Breite des ASD-Signals, einem Minimalwert, unterhalb dessen ein Fehlersignal auf der Leitung 201 erzeugt wird. Das A-Register speichert mit Bezug auf Schritt 37 in Fig. 3 den Wert N0. Der zweite Eingang des Komparators 221 ist mit dem Bus 131 verbunden, der den Wert L führt, welcher in das L-Register 132 geladen wurde. Dieser Wert L entspricht der maximal zulässigen Breite des ASD-Signals. Dadurch wird der Ausgang des Zählers 109, d. h. das Wort Q1...Q6, mit dem Wert im A-Register 250 und dem Wert im L-Register 132 verglichen.
Wenn der Wert des Zählers N den Wert von A1-A6 erreicht, erscheint ein Impuls am Ausgang des Komparators 220 auf der Leitung 202, wie dies in Fig. 11D dargestellt ist. Dieser Impuls wird auf den "Setz"-Eingang des Flip-Flop 222 übertragen. Der Ausgang des Flip-Flop 222 ist mit einer NOR-Schaltung 226 verbunden, das die Ausgangsleitung 207 hat. Die NOR-Schaltung 226 hat einen anderen Eingang, der mit der Leitung 107 verbunden ist, die den Wert von Q0 führt. Deshalb erzeugt die NOR-Schaltung 226 einen Impuls auf der Leitung 207, wenn der Wert von N den Wert von A1...A6 erreicht hat und Q0 abfällt und wenn Leitung 206 auf niedrigem Pegel liegt. Der Flip-Flop 222 hat einen "Rücksetz"-Eingang, der auf einen niedrigen Spannungspegel anspricht und der mit der Ausgangsleitung 205 der NAND-Schaltung 225 verbunden ist. Diese NAND-Schaltung empfängt das Signal Q0 auf Leitung 107 und auch das Signal von Leitung 204, das von einem D-Flip-Flop 224 gebildet wird, dessen D-Eingang auf Leitung 107 liegt und dessen Takteingang mit Leitung 110 verbunden ist. Somit wird der Flip-Flop 222 dann zurückgesetzt, wenn das Signal Q0 aktiv und eine Synchronisation mit dem Signal auf Leitung 110 erfolgt ist, auf der das Ausgangssignal der Divisiondurch-J-Schaltung liegt.
Genauso erzeugt der Komparator 221 einen Impuls auf der Leitung 203, wenn der Wert des N-Zählers 112 und L gleich sind. Der Impuls wird übertragen auf den "Setz"-Eingang des Flip-Flop 223. Der "Setz"-Eingang des Flip-Flop 223 reagiert auf hohen Spannungspegel, wie in Fig. 11B dargestellt ist. Der Flip-Flop 223 wird rückgesetzt, wenn Q0-Signal abfällt, weil die Leitung 107 mit dem auf niedrigen Spannungspegel ansprechenden "Rücksetz"- Eingang verbunden ist. Der Ausgang des Flip-Flop 223 ist mit der Leitung 208 verbunden, die das Fehlersignal auf die ODER-Schaltung 227 überträgt, deren Ausgang 209 mit einem Flip-Flop 228 verbunden ist, das das endgültige, von der Breite des ASD-Signals hervorgerufene Fehlersignal abspeichert. Dieses Signal wird über die Leitung 201 auf externe Mittel übertragen, beispielsweise auf einen Prozessor, damit ein Sonderfunktion gestartet werden kann (Alarmsignal, Speichern für statistische Auswertungen . . .). Der letztere Flip-Flop kann dann über die Leitung 210 rückgesetzt werden, wenn die Fehlersituation durch den externen Prozessor quittiert worden ist.
Wir beziehen uns auf Fig. 11C. Die Signale, die auf den Leitungen 202, 203 und 204 liegen, werden verwendet um zu verhindern, daß ungültige Werte von N(i), dies sind Werte, die nicht in den Bereich (N0, N1) fallen, in die adaptive Berechnung der "Augenmitte" einbezogen werden. Tatsächlich kann der Flip-Flop 229 durch einen positiven Impuls auf Leitung 202 gesetzt und durch einen positiven Impuls, der von dem Ausgang der ODER-Schaltung 255 kommend über die Leitung 241 übertragen wurde, rückgesetzt werden. Die ODER-Schaltung 255 hat einen ersten Eingang, der mit der Leitung 203 verbunden ist und einen zweiten Eingang, der mit dem Ausgang des Inverters 240 verbunden ist, welcher das Komplement des Signals von Leitung 204 bildet. Der Ausgang des Flip- Flop 229 ist mit einer UND-Schaltung 230 verbunden, die einen zweiten Eingang hat, der durch ein "Freigabe"-Signal auf Leitung 103 gesteuert wird, welches wiederum vom Komparator 101 bereitgestellt wird. Der Ausgang der UND-Schaltung 230 wird auf Leitung 243 auf den "Freigabe"-Eingang des Aufwärts-/Abwärtszählers 106 übertragen. So ersetzt Leitung 243 die Leitung 103 (dies bezieht sich auf den "Freigabe"-Eingang von Zähler 106 in Fig. 4). Damit wird die Aktualisierung des K-Zählers nur dann zugelassen, wenn der Wert N(i) als korrekt erkannt wurde und die Auswirkungen hinsichtlich des Auftretens fehlerhafter Augenbilder werden unterdrückt. Die Zeitdiagramme, die die Operationen im Analyseblock 116 verdeutlichen, sind in Fig. 11D dargestellt.
Wie vorhergehend bereits erwähnt wurde, bezieht sich die bevorzugte Ausführungsform der Erfindung auf die Übertragung binär codierter Daten, wie beispielsweise im HDBn-Code, über einen Signalübertragungskanal. Aber es soll hervorgehoben werden, daß das Taktwiedergewinnungssystem der vorliegenden Erfindung auch für die Wiedergewinnung eines Taktsignals aus einem digitalen Mehrpunktsignal verwendet werden kann. Zum Beispiel werden bei einem bandbegrenzten digitalen 8-Punkt-Signal die Blöcke 10,11 und 12 von Fig. 1C durch eine Gruppe von Schwellwertdetektoren ersetzt. Diese Detektoren erkennen die Übergänge des Signals x(t), wenn sich dessen Signalpegel beim Übergang von einem logischen Wert auf einen anderen logischen Wert verändert und damit jeweils einen Schwellwert überstreicht. Aus diesem Detektionsvorgang wird das ASD-Signal abgeleitet, das nur zwei Pegel aufweist. Das ASD-Signal hat Übergänge, die in Phase mit den Schwellwertüberschreitungen von x(t) sind und wird verwendet, um den Abtastzeitpunkt entsprechend der Vorgeschichte zu steuern. Fig. 12 zeigt ein Zeitdiagramm eines digitalen 8-Punkt-Signals x(t) und das zugehörige ASD-Signal, das das prädiktive Taktwiedergewinnungssystem gemäß der vorliegenden Erfindung ansteuert. Dieses wird aus dem ASD-Takt adaptiv Abtastzeiten ermitteln, die jeweils optimal liegen.

Claims

1. Taktsignalgewinnungsschaltung zur Entnahme eines Taktsignals aus einem digitalen Signal mit mehreren Pegeln, enthaltend:

- Mittel (10, 11, 12) für die Detektion eines ersten Übergangs besagten digitalen Signals mit mehreren Pegeln

- Mittel (10, 11, 12) für die Detektion eines zweiten Übergangs besagten digitalen Signals mit mehreren Pegeln, wobei der besagte zweite Übergang folgt,

- einen erste Zähler N (109), der zu laufen beginnt, wenn der besagte erste Übergang detektiert wird, und läuft, bis der besagte zweite Übergang erfolgt, um einen ersten digitalen Wert N(i) zu erzeugen, der die Dauer zwischen den besagten aufeinanderfolgenden Übergängen eins und zwei darstellt,

wobei besagte Schaltung dadurch gekennzeichnet ist, daß sie ferner enthält:

- Mittel (101, 106) für die Bestimmung, anhand des besagten ersten digitalen Wertes N(i), eines zweiten digitalen Wertes K8i), der ein annähernder Durchschnittswert der Hälfte der Dauer zwischen zwei bereits erfolgten aufeinanderfolgenden Übergängen ist,

- einen zweiten Zähler P (122), der zu laufen beginnt, wenn ein dritter Übergang detektiert wird, der auf den besagten ersten und zweiten Übergang der besagten Signale mit mehreren Pegeln folgt, wobei besagter zweiten Zähler P (122) mit dem besagten zweiten digitalen Wert K(i) initialisiert wird, wodurch der besagte zweite Zähler P im Zentrum der Augenintervalle des besagten digitalen Signals mit mehreren Pegeln (122) einen SPL-Impuls erzeugt.

- einen phasenverriegelten Schwingkreis (124) für die Erzeugung eines Taktsignals, das mit besagten Impuls phasengleich ist, wodurch das besagte Taktsignal mit dem Mittelpunkt der Augenintervalle des besagten digitalen Signals mit mehreren Pegeln zusammenfällt.

2. Eine Taktsignalgewinnungsschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß besagtes Mittel für die Ermittlung des besagten zweiten digitalen Wertes K8I9 enthält:

- eine Halbierungsschaltung, die den besagten ersten digitalen Wert N8i) durch zwei teilt,

- einen Aufwärts-/Abwärtszähler (106) für die Durchführung einer Inkrementierungs-/Dekrementierungsfunktion, wobei der Ausgang des besagten Auf-/Abwärtszählers besagten digitalen Wert K(i) mit sich führt,

- eine Vergleicherschaltung (101), deren erster Eingang an den Ausgang der besagten Halbierungsschaltung und deren zweiter Eingang an den Ausgang des besagten Auf-/Abwärtszählers (106) gelegt ist, so daß der zweite digitale Wert (k(i) den Veränderungen des besagten ersten digitalen Werts N(i) folgt, wodurch die Erzeugung des besagten SPL-Impulses den Schwankungen der Augenintervalle des besagten Signals mit mehreren Ebenen folgt.

3. Eine Taktsignalgewinnungsschaltung gemäß Anspruch 2, dadurch gekennzeichnet, daß besagter Auf-/Abwärtszähler (106) einen Inkrementierungsschritt (42) des besagten digitalen Wertes K(i-1) vornimmt, wenn dieser letztere kleiner als der Ausgangswert der besagten Halbierungsschaltung ist.

4. Eine Taktsignalgewinnungsschaltung gemäß Anspruch 3, dadurch gekennzeichnet, daß besagter Auf-/Abwärtszähler einen Dekrementierungsschritt (41) des besagten zweiten digitalen Wertes K8i-1) vornimmt, wenn dieser letztere größer als der Ausgangswert der besagten Halbierungsschaltung ist.

5. Eine Taktsignalgewinnungsschaltung gemäß Anspruch 4, dadurch gekennzeichnet, da besagter Auf-/Abwärtszähler (106) keine Änderung am besagten zweiten digitalen Wert K(i-1) vornimmt, wenn dieser letzter gleich dem Ausgangswert der besagten Halbierungsschaltung ist.

6. Eine Taktsignalgewinnungsschaltung gemäß Anspruch 5, dadurch gekennzeichnet, daß besagtes Mittel für die Bestimmung des besagten zweiten digitalen Werts K(i-1) Mittel (37) enthält, um zu bestimmen, ob K(i-1) größer als ein gegebener Schwellenwert N0 und kleiner als ein anderer Schwellenwert Nl ist, die in dem Ermittlungsvorgang des zweiten digitalen Wertes K(i) zu berücksichtigen sind.

7. Eine Taktsignalgewinnungsschaltung gemäß einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß besagte phasenverriegelte Schleife enthält:

- eine ODER-Schaltung (126), deren erster Eingang an den Ausgang einer ersten UND-Schaltung (127) angeschlossen ist, und deren zweiter Eingang an eine zweite UND-Schaltung (125) angeschlossen ist, wobei besagte erste UND-Schaltung (127) durch ein erstes Taktsignal (139) und besagte zweite UND-Schaltung (125) durch ein zweites Taktsignal (145) getrieben wird, dessen Frequenz die Hälfte der Frequenz des besagten ersten Taktsignals (139) beträgt,

- einen dritten Zähler (130) für die Erzeugung eines Impulses jeweils nach L Impulsen, die am Ausgang der besagten ODER-Schaltung (126) anstehen,

- Mittel (128, 129), die es gestatten, das besagte erste Signal (139) an besagte ODER-Schaltung (126) zu übertragen, immer wenn der Ausgang des besagten dritten Zählers (130) eine Phase aufweist, die eine Verzögerung zum besagten SPL Signal aufweist, und die das besagte zweite Signal an die Stelle des besagten ersten Signals (139) setzt, wenn der Ausgang des besagten dritten Zählers (130) einen Phasenvorlauf gegenüber dem besagten SPL-Signal aufweist, wodurch eine Regulierung des Ausgangs des besagten dritten Zählers, bezogen auf besagtes SPL-Signal, erfolgt.

8. Eine Taktsignalgewinnungsschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß

- besagte Taktsignale, die den besagten ersten Zähler N und den besagten zweiten Zähler P (122) treiben, von einem Signaltaktgeber bezogen werden,

- besagtes Taktsignal, das den besagten ersten Zähler N treibt, vom besagten einfachen Taktsignal durch eine erste Schaltung (112) mit Teilung durch J bezogen wird,

- besagtes Taktsignal, das den besagten zweiten Zähler P treibt, vom besagten einfachen Taktsignal durch eine zweite Schaltung (117) abgeleitet wird, die durch J teilt,

- besagtes zweites Taktsignal (121) durch besagte Schaltung (117), die durch J teilt, erzeugt wird, wodurch der elementare Schritt der Regulierung des Ausgangs des besagten dritten Zählers durch den Wert des Parameters J gesteuert wird.