JPH0642665B2 - クロツク信号抽出回路 - Google Patents
クロツク信号抽出回路Info
- Publication number
- JPH0642665B2 JPH0642665B2 JP20398688A JP20398688A JPH0642665B2 JP H0642665 B2 JPH0642665 B2 JP H0642665B2 JP 20398688 A JP20398688 A JP 20398688A JP 20398688 A JP20398688 A JP 20398688A JP H0642665 B2 JPH0642665 B2 JP H0642665B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- lead
- counter
- value
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は一般にデータ伝送システムに関し、具体的には
適応抽出決定手段を有する予想式クロック回復回路に関
する。
適応抽出決定手段を有する予想式クロック回復回路に関
する。
B.従来技術とその問題点 データ通信システムは、3つの基本ブロック、すなわち
送信機、チャンネル及び受信機から構成されている。送
信機の仕事は、データ源から入力として受け取った数値
の列それぞれに電気波形を割り当てることである。電気
波形は、チャンネルを通過して、ノイズと呼ばれる望ま
しくないランダム信号によって必ず悪影響を受ける。こ
れらのランダム信号のために、受信された波形は可能な
どの送信波形にも正確には対応しなくなる。しかし、受
信機は、どのデータ列が特定の受信波形を生じさせやす
いかについて判断しなければならない。
送信機、チャンネル及び受信機から構成されている。送
信機の仕事は、データ源から入力として受け取った数値
の列それぞれに電気波形を割り当てることである。電気
波形は、チャンネルを通過して、ノイズと呼ばれる望ま
しくないランダム信号によって必ず悪影響を受ける。こ
れらのランダム信号のために、受信された波形は可能な
どの送信波形にも正確には対応しなくなる。しかし、受
信機は、どのデータ列が特定の受信波形を生じさせやす
いかについて判断しなければならない。
具体的に言うと、ノイズ及びシンボル間干渉の分布は、
オシロスコープでベースバンド・パルス伝送に対応する
受信電圧を掃引することによって容易にわかる。その結
果生成されるオシロスコープ表示は、2進データでは人
間の眼に似ていることから「アイ・パターン」として広
く知られている。アイ・パターンを理解し解釈するため
に、第2A図と第2B図を調べてみる。これらの図に
は、ひずみのない波形とひずんだ波形の2つのバイポー
ラ波形が示してある。第2A図のひずみのない波形で、
アイ・パターンの中心を通って引いた垂直線は、すべて
の受信された抽出値の重ね合わせを示している。第2A
図でこの抽出時間を適切に調節すると、すべての抽出値
は+1,0または−1になる。第2B図では、波形は、
シンボル間干渉とノイズの影響でひずんでいる。この場
合は、受信された信号x(t)は、もはや各抽出点で適
切な値+1,−1及び0を通過しない。この波形のアイ
・パターンにはひずみがはっきりと現われている。この
とき、アイは部分的に閉じており、明らかに検出がより
難しくなっている。アイが最も広く開いている所、すな
わち、アイ・パターンの真中で最良の抽出時間が生じる
はずであることに留意されたい。多くの受信機は、信号
のゼロ交差を平均してタイミング情報を引き出してい
る。タイミングは、交差位置間の中間にくるように調節
される。第2C図は、こうした従来の受信機を図示した
ものである。等化処理の後で受信されたアナログ信号x
(t)は、ピーク検出器10に送られ、そこでx(t)
の最大振幅の値Vpが決定される。次に、2分割回路が
Vpを所定の比率、たとえば2で割る。信号x(t)と
Vpを受け取った比較機構12の出力は、x(t)がV
pより大きいとき高レベルになり、逆に、x(t)がV
pより小さいときは低レベルになる。比較機構12の出
力端の信号は、アナログ方形波データ(ASD)信号と
呼ばれる。この信号がフェーズ・ロック発振器PLO1
3を駆動するのに使用される。フェーズ・ロック発振器
13は、内部クロックFoを用いて、ASD信号と同相
の回復クロックを生成する。回復されたクロックから遅
延回路14によって抽出タイミングが誘導され、アイ開
口部の「真中」のタイミングに近い位置に調節される。
オシロスコープでベースバンド・パルス伝送に対応する
受信電圧を掃引することによって容易にわかる。その結
果生成されるオシロスコープ表示は、2進データでは人
間の眼に似ていることから「アイ・パターン」として広
く知られている。アイ・パターンを理解し解釈するため
に、第2A図と第2B図を調べてみる。これらの図に
は、ひずみのない波形とひずんだ波形の2つのバイポー
ラ波形が示してある。第2A図のひずみのない波形で、
アイ・パターンの中心を通って引いた垂直線は、すべて
の受信された抽出値の重ね合わせを示している。第2A
図でこの抽出時間を適切に調節すると、すべての抽出値
は+1,0または−1になる。第2B図では、波形は、
シンボル間干渉とノイズの影響でひずんでいる。この場
合は、受信された信号x(t)は、もはや各抽出点で適
切な値+1,−1及び0を通過しない。この波形のアイ
・パターンにはひずみがはっきりと現われている。この
とき、アイは部分的に閉じており、明らかに検出がより
難しくなっている。アイが最も広く開いている所、すな
わち、アイ・パターンの真中で最良の抽出時間が生じる
はずであることに留意されたい。多くの受信機は、信号
のゼロ交差を平均してタイミング情報を引き出してい
る。タイミングは、交差位置間の中間にくるように調節
される。第2C図は、こうした従来の受信機を図示した
ものである。等化処理の後で受信されたアナログ信号x
(t)は、ピーク検出器10に送られ、そこでx(t)
の最大振幅の値Vpが決定される。次に、2分割回路が
Vpを所定の比率、たとえば2で割る。信号x(t)と
Vpを受け取った比較機構12の出力は、x(t)がV
pより大きいとき高レベルになり、逆に、x(t)がV
pより小さいときは低レベルになる。比較機構12の出
力端の信号は、アナログ方形波データ(ASD)信号と
呼ばれる。この信号がフェーズ・ロック発振器PLO1
3を駆動するのに使用される。フェーズ・ロック発振器
13は、内部クロックFoを用いて、ASD信号と同相
の回復クロックを生成する。回復されたクロックから遅
延回路14によって抽出タイミングが誘導され、アイ開
口部の「真中」のタイミングに近い位置に調節される。
強力な信号処理機能と等化機能をもつ極めて精巧な受信
機では、シンボル間干渉が最小になり、アイ・パターン
は第2A図のそれに極めて近い。したがって、こうした
システムでは、第2C図に関して説明するクロック回復
回路は、数値の列を適切に決定できるのに十分である。
しかし、こうしたシステムは、伝送特性が特に電話線上
ではかなり変わるので、伝送チャンネルの適応等化を可
能にする信号処理手段を備えていなければならない。5
6kbpsほどの高速でデータを伝送するとき、信号プ
ロセッサは、効果的に自動等化を行なえるほど強力でな
ければならない。たとえば、56kbps通信チャンネ
ルの精巧な等化には、少なくとも14Mips(1秒当
たり百万命令)の信号プロセッサが必要である。明らか
に、こうした手段を実現すると、受信機の全体コスト、
特に低コスト・バンドベース機器のコストをかなり増加
させることに注意されたい。
機では、シンボル間干渉が最小になり、アイ・パターン
は第2A図のそれに極めて近い。したがって、こうした
システムでは、第2C図に関して説明するクロック回復
回路は、数値の列を適切に決定できるのに十分である。
しかし、こうしたシステムは、伝送特性が特に電話線上
ではかなり変わるので、伝送チャンネルの適応等化を可
能にする信号処理手段を備えていなければならない。5
6kbpsほどの高速でデータを伝送するとき、信号プ
ロセッサは、効果的に自動等化を行なえるほど強力でな
ければならない。たとえば、56kbps通信チャンネ
ルの精巧な等化には、少なくとも14Mips(1秒当
たり百万命令)の信号プロセッサが必要である。明らか
に、こうした手段を実現すると、受信機の全体コスト、
特に低コスト・バンドベース機器のコストをかなり増加
させることに注意されたい。
しかし、極めて精巧な等化手段をもたないバンドベース
受信機などの低コスト機器では、アイ・パターンは、第
2A図のアイより第2B図のそれに近くなる。高速の場
合は特にそうである。こうしたシステムでは、そのひず
みがどんなものであれ、最適時間、すなわち、アイの
「真中」で抽出回路に指令するほうがずっと重要であ
る。
受信機などの低コスト機器では、アイ・パターンは、第
2A図のアイより第2B図のそれに近くなる。高速の場
合は特にそうである。こうしたシステムでは、そのひず
みがどんなものであれ、最適時間、すなわち、アイの
「真中」で抽出回路に指令するほうがずっと重要であ
る。
米国特許第4339823号には、多重レベル・ディジ
タル信号のアイ間隔の中心で発生するように時間調節さ
れた選択された遷移端を備えたパルスをもつ回復クロッ
ク信号を生成する装置が記憶されている。この特許出願
に記載されたシステムは、受信された信号が複数の所定
の閾値レベルのどれかと交差するたびに遷移マーカ信号
を生成する遷移マーカ生成手段を含んでいる。遷移マー
カ生成手段は、複数の遷移マーカ信号グループを発生さ
せ、各遷移マーカ信号グループの後にアイ間隔が入る。
抽出時間を確実に「アイの真中」で発生させるために、
このシステムは、特別な位相エラー検出回路400を使
用している(第10欄の45行目以下)。この回路40
0は、回復クロック信号の各サイクルの高レベル部分の
間に発生する遷移マーカの数と、回復クロック信号の各
サイクルの低レベル部分の間に発生する遷移マーカの数
をカウントするように設計されている。追加回路を使っ
て、これらの量が同じでないときに位相エラー信号が生
成される。しかし、このシステムは、複雑な設計と正弦
波信号を生成するためのアナログ回路を含み、単一チッ
プに集積するのが難しくなる。
タル信号のアイ間隔の中心で発生するように時間調節さ
れた選択された遷移端を備えたパルスをもつ回復クロッ
ク信号を生成する装置が記憶されている。この特許出願
に記載されたシステムは、受信された信号が複数の所定
の閾値レベルのどれかと交差するたびに遷移マーカ信号
を生成する遷移マーカ生成手段を含んでいる。遷移マー
カ生成手段は、複数の遷移マーカ信号グループを発生さ
せ、各遷移マーカ信号グループの後にアイ間隔が入る。
抽出時間を確実に「アイの真中」で発生させるために、
このシステムは、特別な位相エラー検出回路400を使
用している(第10欄の45行目以下)。この回路40
0は、回復クロック信号の各サイクルの高レベル部分の
間に発生する遷移マーカの数と、回復クロック信号の各
サイクルの低レベル部分の間に発生する遷移マーカの数
をカウントするように設計されている。追加回路を使っ
て、これらの量が同じでないときに位相エラー信号が生
成される。しかし、このシステムは、複雑な設計と正弦
波信号を生成するためのアナログ回路を含み、単一チッ
プに集積するのが難しくなる。
米国特許第4295222号には、クロックを回復し、
局部搬送波と同相でそれに対して90度シフトした信号
を使って受信信号を復調して形成される復調信号を抽出
するための構成が記載されている。このシステムは、抽
出時に、受信信号の位相が送信信号のn個の可能な送信
セグメントのどの位相セグメントに属しているかを検出
する論理回路を含んでいる。また、このシステムでは、
受信信号から誘導された信号の位相を、抽出時に位相シ
フトを用いて、検出された位相セクションの中央位相に
等しくすることにより、その信号と同位相または90度
シフトした成分を形成するための計算も必要である。
局部搬送波と同相でそれに対して90度シフトした信号
を使って受信信号を復調して形成される復調信号を抽出
するための構成が記載されている。このシステムは、抽
出時に、受信信号の位相が送信信号のn個の可能な送信
セグメントのどの位相セグメントに属しているかを検出
する論理回路を含んでいる。また、このシステムでは、
受信信号から誘導された信号の位相を、抽出時に位相シ
フトを用いて、検出された位相セクションの中央位相に
等しくすることにより、その信号と同位相または90度
シフトした成分を形成するための計算も必要である。
米国特許第4335825号にも、入力データ信号が抽
出され、抽出周波数に従って保持されるクロック抽出機
構が記載されている。波形が最大電圧振幅をもつ時点の
前後に現れる波形部分の間の電圧差が検出される。最大
振幅をもつ波形部分の位相は、上記の差をゼロにすれば
決定でき、最大電圧振幅をもつ部分と同期したクロック
信号が入力データ信号から抽出され再生される。
出され、抽出周波数に従って保持されるクロック抽出機
構が記載されている。波形が最大電圧振幅をもつ時点の
前後に現れる波形部分の間の電圧差が検出される。最大
振幅をもつ波形部分の位相は、上記の差をゼロにすれば
決定でき、最大電圧振幅をもつ部分と同期したクロック
信号が入力データ信号から抽出され再生される。
しかし、前述の両特許とも受信クロックの複雑な処理が
必要であり、さらに、こうしたシステムは実際の受信デ
ータ・フローでどうしても発生する誤った遷移を処理で
きない。
必要であり、さらに、こうしたシステムは実際の受信デ
ータ・フローでどうしても発生する誤った遷移を処理で
きない。
米国特許第3851101号には、受信したディジタル
・データの位相を局部クロックの位相と同期させる適応
位相同期機構が記載されている。このシステムは、受信
データの各ビットの複数のサンプルを取る手段、データ
・ビットの遷移を見つけるモジューロ2加算器とアップ
ダウン・カウンタ、及び上記の遷移に応答して、局部パ
ルスに対する受信データの遷移の位置に応じて1ビット
の間隔を越える範囲にわたってデータの位相を調節す
る、位相訂正手段を含んでいる。このシステムは、また
いくつかの段をもつ抽出レジスタとその抽出レジスタよ
りも多くの段をもつ位相同期回路も含んでいる。位相同
期レジスタの所定の段は、抽出レジスタ内の遷移の初期
位置に応じて選択される。それらの段は、選択された段
のグループの中心付近で遷移が発生するように選択され
る。しかし、このシステムが誤った遷移(1ビット当た
り2以上)を無視する手段を含んでいるとしても、それ
は複雑で各ビットのサンプルが多数必要である。
・データの位相を局部クロックの位相と同期させる適応
位相同期機構が記載されている。このシステムは、受信
データの各ビットの複数のサンプルを取る手段、データ
・ビットの遷移を見つけるモジューロ2加算器とアップ
ダウン・カウンタ、及び上記の遷移に応答して、局部パ
ルスに対する受信データの遷移の位置に応じて1ビット
の間隔を越える範囲にわたってデータの位相を調節す
る、位相訂正手段を含んでいる。このシステムは、また
いくつかの段をもつ抽出レジスタとその抽出レジスタよ
りも多くの段をもつ位相同期回路も含んでいる。位相同
期レジスタの所定の段は、抽出レジスタ内の遷移の初期
位置に応じて選択される。それらの段は、選択された段
のグループの中心付近で遷移が発生するように選択され
る。しかし、このシステムが誤った遷移(1ビット当た
り2以上)を無視する手段を含んでいるとしても、それ
は複雑で各ビットのサンプルが多数必要である。
C.問題点を解決するための手段 したがって、本発明の目的は、最適時に多重レベル・デ
ィジタル信号の入りビットを抽出するように抽出回路に
指令する、低価格で集積が容易なデバイスを提供するこ
とにある。
ィジタル信号の入りビットを抽出するように抽出回路に
指令する、低価格で集積が容易なデバイスを提供するこ
とにある。
上記の目的を達成するために、多重レベル・ディジタル
信号の連続する2つの遷移間の時間を決定する手段と、
前の連続する2つの遷移に続く遷移の後で、前記の時間
の半分の時間が経ったとき、パルスSPLを生成する手
段とをもつクロック抽出回路を設ける。前記SPLパル
スによって駆動されるフェーズ・ロック発振器は、パル
スSPLと同相で、前記多重レベル・ディジタル信号の
アイ間隔の中心に一致する抽出クロック信号を生成す
る。
信号の連続する2つの遷移間の時間を決定する手段と、
前の連続する2つの遷移に続く遷移の後で、前記の時間
の半分の時間が経ったとき、パルスSPLを生成する手
段とをもつクロック抽出回路を設ける。前記SPLパル
スによって駆動されるフェーズ・ロック発振器は、パル
スSPLと同相で、前記多重レベル・ディジタル信号の
アイ間隔の中心に一致する抽出クロック信号を生成す
る。
本発明の好ましい実施例によると、第1のカウンタNが
第1の遷移の検出に応答して始動する。その動作は第2
の遷移が発生したときに停止する。したがって、第2遷
移で第1カウンタNに記憶された結果N(i)は、連続
する第1と第2の2つの遷移の間の時間を表わす。2分
割回路が、第2遷移で第1カウンタに記憶された結果N
(i)を分割する。本発明の好ましい実施例は、また第
1カウンタN(i)の値の半分を表わすと予測される第
2カウンタKを生成するアップダウン・カウンタを含ん
でいる。この第2カウンタKは、アイ間隔の真中と同相
の抽出クロックを生成するのに使用される。カウンタK
は、その現在値K(i)を固定係数だけ増分するか、ま
たは逆に、K(i)を固定減衰係数だけ減分することに
より、適応的に更新される。K(i)とN(i)/2を
比較する比較機構が、以下に示す規則にしたがって現在
値K(i)の更新を制御する。第2遷移のときに値K
(i)がN(i)/2よりも大きい場合、カウンタK
は、その現在値を減分することにより更新される。逆
に、K(i)がN(i)/2よりも小さい場合、カウン
タKは、その現在値を増分することにより更新される。
このようにして、カウンタKから誘導される抽出クロッ
クはゆっくり変わり、第1カウンタNの内容の突然の変
動を調整する。カウンタKの更新値K(i+1)で初期
設定されたカウンタPは、前記第1と第2の遷移に続く
遷移の検出に応答してK(i+1)からゼロへの動作を
開始し、その内容がゼロ値に達すると常にSPLパルス
を送る。SPLパルスによって制御されるフェーズ・ロ
ック発振器は、アイ・パターンの中央と一致すると思わ
れる抽出クロックを生成する。
第1の遷移の検出に応答して始動する。その動作は第2
の遷移が発生したときに停止する。したがって、第2遷
移で第1カウンタNに記憶された結果N(i)は、連続
する第1と第2の2つの遷移の間の時間を表わす。2分
割回路が、第2遷移で第1カウンタに記憶された結果N
(i)を分割する。本発明の好ましい実施例は、また第
1カウンタN(i)の値の半分を表わすと予測される第
2カウンタKを生成するアップダウン・カウンタを含ん
でいる。この第2カウンタKは、アイ間隔の真中と同相
の抽出クロックを生成するのに使用される。カウンタK
は、その現在値K(i)を固定係数だけ増分するか、ま
たは逆に、K(i)を固定減衰係数だけ減分することに
より、適応的に更新される。K(i)とN(i)/2を
比較する比較機構が、以下に示す規則にしたがって現在
値K(i)の更新を制御する。第2遷移のときに値K
(i)がN(i)/2よりも大きい場合、カウンタK
は、その現在値を減分することにより更新される。逆
に、K(i)がN(i)/2よりも小さい場合、カウン
タKは、その現在値を増分することにより更新される。
このようにして、カウンタKから誘導される抽出クロッ
クはゆっくり変わり、第1カウンタNの内容の突然の変
動を調整する。カウンタKの更新値K(i+1)で初期
設定されたカウンタPは、前記第1と第2の遷移に続く
遷移の検出に応答してK(i+1)からゼロへの動作を
開始し、その内容がゼロ値に達すると常にSPLパルス
を送る。SPLパルスによって制御されるフェーズ・ロ
ック発振器は、アイ・パターンの中央と一致すると思わ
れる抽出クロックを生成する。
D.実施例 抽出時間決定の自動的適応性をもたない従来のクロック
回復回路の上記の欠点を回避するために、本発明は、前
記の固定遅延の代わりに自動適応遅延を使用する。第1
図は、本発明の基礎となる基本概念を示したものであ
る。アイ開放時間N(i)の測定はブロック20によっ
て行なわれる。これは、線上のデータ・フローから誘導
されるアナログ方形データ(ASD)信号によって制御
されるカウンタNを用いて実現される。カウンタN
(i)の結果は、ブロック21によって2分割され、最
良の抽出時間が決定される。この抽出時間は、アイの真
中でパルスを生成するブロック22の他のカウンタPに
よって決定される。このパルスは、フェーズ・ロック発
振器(PLO)23を駆動して、アナログ方形波信号の
アイの真中と同相の抽出クロックを生成する。
回復回路の上記の欠点を回避するために、本発明は、前
記の固定遅延の代わりに自動適応遅延を使用する。第1
図は、本発明の基礎となる基本概念を示したものであ
る。アイ開放時間N(i)の測定はブロック20によっ
て行なわれる。これは、線上のデータ・フローから誘導
されるアナログ方形データ(ASD)信号によって制御
されるカウンタNを用いて実現される。カウンタN
(i)の結果は、ブロック21によって2分割され、最
良の抽出時間が決定される。この抽出時間は、アイの真
中でパルスを生成するブロック22の他のカウンタPに
よって決定される。このパルスは、フェーズ・ロック発
振器(PLO)23を駆動して、アナログ方形波信号の
アイの真中と同相の抽出クロックを生成する。
第3図に関して、次に本発明に含まれる基本ステップに
ついて説明する。第1図のブロック20に関して前述し
たように、適応遅延はカウンタNによってもたらされ
る。このカウンタNは、ステップ31で、ASD信号の
負遷移があるたびにその後でリセットされる。次に、ス
テップ32で、システムは、ASD信号の次の正遷移を
検出する。その時から、ステップ33で、カウンタNは
ASD信号のパルス幅の検出を開始する。これは、ステ
ップ36でASD信号が低下する時を検出することによ
って実現される。検出された時点で、ステップ37で、
Nカウンタの値が記憶されてN(i)と呼ばれ、次いで
それが分析される。実際には、N(i)の誤った値を考
慮に入れることを避けるために、N(i)が所定の閾値
N0より大きく、他の所定の値N1より小さいかどうか
を検出するテストが行なわれる。N(i)が(N0,N
1)の外にある場合、計算された値N(i)は、恐らく
誤り値であろうと見なされて考慮に入れられない。一
方、N(i)の値が2つの閾値N0とN1の範囲内にあ
る場合、ステップ38に進んで、適応値K(i)を計算
する。この新しい値を使って、ASD信号の次の正遷移
で抽出時間が決定される。
ついて説明する。第1図のブロック20に関して前述し
たように、適応遅延はカウンタNによってもたらされ
る。このカウンタNは、ステップ31で、ASD信号の
負遷移があるたびにその後でリセットされる。次に、ス
テップ32で、システムは、ASD信号の次の正遷移を
検出する。その時から、ステップ33で、カウンタNは
ASD信号のパルス幅の検出を開始する。これは、ステ
ップ36でASD信号が低下する時を検出することによ
って実現される。検出された時点で、ステップ37で、
Nカウンタの値が記憶されてN(i)と呼ばれ、次いで
それが分析される。実際には、N(i)の誤った値を考
慮に入れることを避けるために、N(i)が所定の閾値
N0より大きく、他の所定の値N1より小さいかどうか
を検出するテストが行なわれる。N(i)が(N0,N
1)の外にある場合、計算された値N(i)は、恐らく
誤り値であろうと見なされて考慮に入れられない。一
方、N(i)の値が2つの閾値N0とN1の範囲内にあ
る場合、ステップ38に進んで、適応値K(i)を計算
する。この新しい値を使って、ASD信号の次の正遷移
で抽出時間が決定される。
以前に計算された値K(i−1)は、ASD信号の負遷
移の前に抽出クロックを生成するのに使用された。ステ
ップ32でのASD信号の正遷移の検出から、ステップ
34で、カウンタPは動作し始める。カウンタPが値K
(i−1)に達するとすぐ、パルスが生成されて、フェ
ーズ・ロック発振器に送られ、データの抽出処理が行な
われる。
移の前に抽出クロックを生成するのに使用された。ステ
ップ32でのASD信号の正遷移の検出から、ステップ
34で、カウンタPは動作し始める。カウンタPが値K
(i−1)に達するとすぐ、パルスが生成されて、フェ
ーズ・ロック発振器に送られ、データの抽出処理が行な
われる。
ステップ38で、更新値K(i)が決定された後、ステ
ップ39で、K(i)とK(i−1)の比較が行なわれ
る。両方の値が同じ場合、ステップ43に進み、そこ
で、iが増分される。このステップ43は新しい処理に
先行する。両方の値が互いに異なる場合、K(i)がK
(i−1)より大きいか小さいかを決定するテストが行
なわれる。前者の場合、ステップ42に進み、K(i)
が以下の関係式にしたがって最終的に更新される。
ップ39で、K(i)とK(i−1)の比較が行なわれ
る。両方の値が同じ場合、ステップ43に進み、そこ
で、iが増分される。このステップ43は新しい処理に
先行する。両方の値が互いに異なる場合、K(i)がK
(i−1)より大きいか小さいかを決定するテストが行
なわれる。前者の場合、ステップ42に進み、K(i)
が以下の関係式にしたがって最終的に更新される。
K(i)=K(i−1)+1 後者の場合、ステップ41に進み、K(i)が以下の関
係式にしたがって更新される。
係式にしたがって更新される。
K(i)=K(i−1)−1 このようにして、パルス・ノイズの影響が回避されて、
K(i)の内容がゆっくりと変化する。
K(i)の内容がゆっくりと変化する。
クロック回復回路の好ましい実施例を、第4図と第5図
に示す。これらの図は、第4図に示すように配列する
と、システム全体を示す図となる。クロック回復回路の
この好ましい実施例は、ASD線108上でパルス・フ
ローを受け取るように動作する。線108上のこの信号
は、J分割回路112を制御するのに使用される。J分
割回路112はプログラマブル除算器で、その商がJレ
ジスタと呼ばれるレジスタ115に記憶される。Jレジ
スタ115に記憶された値は、外部プロセッサによって
必要に応じて容易に変更できる。J分割回路112はク
ロックによって駆動され、周波数値はFoである。後で
説明するように、Foの値は、クロック回復回路の必要
なすべての速度を考慮して決定される。J分割回路11
2のエネーブル(e)入力端は、リード線108上のA
SD信号を受け取って、以下に示すようにJ分割回路1
12を制御する。
に示す。これらの図は、第4図に示すように配列する
と、システム全体を示す図となる。クロック回復回路の
この好ましい実施例は、ASD線108上でパルス・フ
ローを受け取るように動作する。線108上のこの信号
は、J分割回路112を制御するのに使用される。J分
割回路112はプログラマブル除算器で、その商がJレ
ジスタと呼ばれるレジスタ115に記憶される。Jレジ
スタ115に記憶された値は、外部プロセッサによって
必要に応じて容易に変更できる。J分割回路112はク
ロックによって駆動され、周波数値はFoである。後で
説明するように、Foの値は、クロック回復回路の必要
なすべての速度を考慮して決定される。J分割回路11
2のエネーブル(e)入力端は、リード線108上のA
SD信号を受け取って、以下に示すようにJ分割回路1
12を制御する。
ASD信号が低レベルのとき、J分割回路112は待機
状態である。リード線108上のASD信号が高レベル
になると、J分割回路112はカウントを始めて、リー
ド線113上のクロックのパルスJ個ごとに1つのパル
スを生成する。J分割回路112はASD信号が低レベ
ルになるとすぐリセットされるので、jxTo(Toは
1/Foに等しい)より持続時間が短いグリッチはすべ
て除去される。したがって、J分割回路112は、AS
D信号の高レベルが少なくともjxToの間持続した後
jxTo時間経ってからその最初のパルスを送る。同様
に、ASD信号が低レベルになる前のすべてのグリッチ
も考慮に入れられない。というのは、J分割回路112
をリセットするには最初のパルスで十分だからである。
信号Fo、ASD及びリード線110上のJ分割回路信
号のタイミングが第6図に示してある。第4図に関し
て、リード線110上のパルス列は、第3図の流れ図に
従ってN(i)の値を決定する役割をもつ8ビット・カ
ウンタ109を駆動するのに使用される。カウンタN
(i)回路109の出力は、バイトQ0−Q1−Q2−
Q3−Q4−Q5−Q6−Q7である。Q0は最上位ビ
ット(MSB)に相当し、Q7は最下位ビット(LS
B)である。7つの下位ビットQ1ないしQ7がカウン
タNの値を運ぶ。前記と同様に、カウンタN(i)回路
は、リード線108上のASD信号を受け取るエネーブ
ル入力端をもつ。したがって、ASD信号が低レベルの
とき、カウンタN(i)回路は初期設定状態に留めら
れ、ASD信号が高レベルになったときだけカウント処
理が許可される。N(i)カウンタ109の初期設定状
態は、ロードされる値が16進数の「7F」、すなわち
01111111(Q0が0に等しく、他のすべてのビ
ットが1に等しい)であることを特徴とする。したがっ
て、最初のパルスがリード線110上に現われるとす
ぐ、N(i)カウンタ109の出力が1000000に
なり、したがってQ0ビットは第6図に示すタイミング
図にしたがって高レベルになる。リード線107上のQ
0は、ASD信号が低レベルになったときだけ低レベル
に下がる。残りのビットQ1−Q2−…−Q7は、AS
D信号が高レベル状態のときリード線110上に現われ
るパルスの数の値を運ぶ7ビット・ワードを構成する。
第3図のステップ38によると、N(i)の除算は最下
位ビットQ7を除去することによって行なわれ、Q1−
Q2−…−Q6から成る残りの6ビット・ワードは、6
ビット・バス105を介して比較機構101の第1入力
端に送られる。第2の6ビット・バス104は、K
(i)の値を比較機構101の第2入力端に運んで、第
3図のステップ40の比較を実行させる。比較機構10
1は「アップ/ダウン」出力リード線102と「エネー
ブル」出力リード線103を有する。これらのリード線
は以下に示す規則に従う。
状態である。リード線108上のASD信号が高レベル
になると、J分割回路112はカウントを始めて、リー
ド線113上のクロックのパルスJ個ごとに1つのパル
スを生成する。J分割回路112はASD信号が低レベ
ルになるとすぐリセットされるので、jxTo(Toは
1/Foに等しい)より持続時間が短いグリッチはすべ
て除去される。したがって、J分割回路112は、AS
D信号の高レベルが少なくともjxToの間持続した後
jxTo時間経ってからその最初のパルスを送る。同様
に、ASD信号が低レベルになる前のすべてのグリッチ
も考慮に入れられない。というのは、J分割回路112
をリセットするには最初のパルスで十分だからである。
信号Fo、ASD及びリード線110上のJ分割回路信
号のタイミングが第6図に示してある。第4図に関し
て、リード線110上のパルス列は、第3図の流れ図に
従ってN(i)の値を決定する役割をもつ8ビット・カ
ウンタ109を駆動するのに使用される。カウンタN
(i)回路109の出力は、バイトQ0−Q1−Q2−
Q3−Q4−Q5−Q6−Q7である。Q0は最上位ビ
ット(MSB)に相当し、Q7は最下位ビット(LS
B)である。7つの下位ビットQ1ないしQ7がカウン
タNの値を運ぶ。前記と同様に、カウンタN(i)回路
は、リード線108上のASD信号を受け取るエネーブ
ル入力端をもつ。したがって、ASD信号が低レベルの
とき、カウンタN(i)回路は初期設定状態に留めら
れ、ASD信号が高レベルになったときだけカウント処
理が許可される。N(i)カウンタ109の初期設定状
態は、ロードされる値が16進数の「7F」、すなわち
01111111(Q0が0に等しく、他のすべてのビ
ットが1に等しい)であることを特徴とする。したがっ
て、最初のパルスがリード線110上に現われるとす
ぐ、N(i)カウンタ109の出力が1000000に
なり、したがってQ0ビットは第6図に示すタイミング
図にしたがって高レベルになる。リード線107上のQ
0は、ASD信号が低レベルになったときだけ低レベル
に下がる。残りのビットQ1−Q2−…−Q7は、AS
D信号が高レベル状態のときリード線110上に現われ
るパルスの数の値を運ぶ7ビット・ワードを構成する。
第3図のステップ38によると、N(i)の除算は最下
位ビットQ7を除去することによって行なわれ、Q1−
Q2−…−Q6から成る残りの6ビット・ワードは、6
ビット・バス105を介して比較機構101の第1入力
端に送られる。第2の6ビット・バス104は、K
(i)の値を比較機構101の第2入力端に運んで、第
3図のステップ40の比較を実行させる。比較機構10
1は「アップ/ダウン」出力リード線102と「エネー
ブル」出力リード線103を有する。これらのリード線
は以下に示す規則に従う。
比較機構101の両入力104と105が等しいとき、
「エネーブル」出力103は低レベルにある。入力10
4と105が異なるとき、「エネーブル」出力103は
高レベルにある。出力「アップ/ダウン」102が関係
するのは、「エネーブル」出力103が高レベルのと
き、すなわち、比較機構101の両入力が異なるときだ
けである。N(i)/2がK(i)より大きいと、「ア
ップ/ダウン」リード線102は高レベルにあり、逆
に、N(i)/2がK(i)より小さいと、リード線1
02は低レベル状態である。
「エネーブル」出力103は低レベルにある。入力10
4と105が異なるとき、「エネーブル」出力103は
高レベルにある。出力「アップ/ダウン」102が関係
するのは、「エネーブル」出力103が高レベルのと
き、すなわち、比較機構101の両入力が異なるときだ
けである。N(i)/2がK(i)より大きいと、「ア
ップ/ダウン」リード線102は高レベルにあり、逆
に、N(i)/2がK(i)より小さいと、リード線1
02は低レベル状態である。
比較機構101の「アップ/ダウン」リード線と「エネ
ーブル」リード線は、以下のように動作する「アップ/
ダウン」カウンタ106を制御するのに使用される。
ーブル」リード線は、以下のように動作する「アップ/
ダウン」カウンタ106を制御するのに使用される。
結果N(i)の最上位ビットを運ぶリード線107が低
レベルになると、「アップ/ダウン」カウンタ106は
前の値K(i)と両方のリード線102及び103から
新しい値K(i+1)を計算する。
レベルになると、「アップ/ダウン」カウンタ106は
前の値K(i)と両方のリード線102及び103から
新しい値K(i+1)を計算する。
「エネーブル」リード線103が低レベルの場合、比較
機構101の両入力104と105が等しいので、「ア
ップ/ダウン」カウンタはK(i+1)=K(i)を実
行する。
機構101の両入力104と105が等しいので、「ア
ップ/ダウン」カウンタはK(i+1)=K(i)を実
行する。
「エネーブル」リード線103が高レベルにあり、「ア
ップ/ダウン」リード線102が高レベルにある場合、
「アップ/ダウン」カウンタ106は演算K(i+1)
=K(i)+1を実行する。この演算は第3図のステッ
プ42の相補部分である。
ップ/ダウン」リード線102が高レベルにある場合、
「アップ/ダウン」カウンタ106は演算K(i+1)
=K(i)+1を実行する。この演算は第3図のステッ
プ42の相補部分である。
「エネーブル」リード線103が高レベルにあり、「ア
ップ/ダウン」リード線102が低レベルにある場合、
「アップ/ダウン」カウンタ106は演算K(i+1)
=K(i)−1を実行する。同様に、この演算は第3図
のステップ41の相補部分である。
ップ/ダウン」リード線102が低レベルにある場合、
「アップ/ダウン」カウンタ106は演算K(i+1)
=K(i)−1を実行する。同様に、この演算は第3図
のステップ41の相補部分である。
したがって、「アップ/ダウン」カウンタ106は、適
応抽出時間を計算するのに使用される値K(i)を連続
的に更新する。リード線107の各パルスでK(i)の
値は1単位の変更しか認められないので、線上の不良伝
送によるN(i)のグリッチや異常な値の影響が抑制さ
れる。
応抽出時間を計算するのに使用される値K(i)を連続
的に更新する。リード線107の各パルスでK(i)の
値は1単位の変更しか認められないので、線上の不良伝
送によるN(i)のグリッチや異常な値の影響が抑制さ
れる。
リード線110上の信号、Q0信号とN(t)及びK
(t)のアナログ表現を示すタイミング図が、第7図に
示してある。以前に示したように、K(i)の値に影響
を与えるすべての演算は、パルスQ0の負遷移のときに
実行される。したがって、N(t)、K(t)及びN
(i)及びK(i)の間の関係は以下のとおりである。
(t)のアナログ表現を示すタイミング図が、第7図に
示してある。以前に示したように、K(i)の値に影響
を与えるすべての演算は、パルスQ0の負遷移のときに
実行される。したがって、N(t)、K(t)及びN
(i)及びK(i)の間の関係は以下のとおりである。
N(i)は、tがQ0の負遷移に一致するときにN
(t)から作成される列である。同様に、K(i)は、
tがQ0の負遷移に一致するときにK(t)から作成さ
れる列である。
(t)から作成される列である。同様に、K(i)は、
tがQ0の負遷移に一致するときにK(t)から作成さ
れる列である。
N(i)カウンタ109は、7ビット・ワードQ1−Q
2−…−Q7上にN(i)の2進値を生成し、またQ0
の値を運ぶリード線107上にN(i)のパルス幅表示
を生成するので、第3図のステップ37に基づいてN
(i)を分析するのが好都合である。このようにして、
値N(i)が第1の閾値N0より小さいかまたは第2の
閾値N1より大きいことを特徴とする、誤ったグリッチ
の存在を検出することができる。したがって、統計の目
的で、またはオペレータへの警告、特別のメッセージの
ホスト・システムへの送信など特定の処置をとるため
に、異常事象をカウントして管理することが可能にな
る。本発明の好ましい実施例では、以下で説明するよう
に、ブロック116は特にリード線107に接続されて
いる。このブロック116は、後で説明するようにN
(i)の誤り値をカウントして抑制するように設計され
ている。
2−…−Q7上にN(i)の2進値を生成し、またQ0
の値を運ぶリード線107上にN(i)のパルス幅表示
を生成するので、第3図のステップ37に基づいてN
(i)を分析するのが好都合である。このようにして、
値N(i)が第1の閾値N0より小さいかまたは第2の
閾値N1より大きいことを特徴とする、誤ったグリッチ
の存在を検出することができる。したがって、統計の目
的で、またはオペレータへの警告、特別のメッセージの
ホスト・システムへの送信など特定の処置をとるため
に、異常事象をカウントして管理することが可能にな
る。本発明の好ましい実施例では、以下で説明するよう
に、ブロック116は特にリード線107に接続されて
いる。このブロック116は、後で説明するようにN
(i)の誤り値をカウントして抑制するように設計され
ている。
第5図に関して、K(i)の値を運ぶ6ビット・バス1
04とリード線107は、受信された信号のアイの真中
でパルスを生成するようにプログラマブル・カウンタ1
22を制御するのに使用される。プログラマブル・カウ
ンタ122は以下のように動作する。
04とリード線107は、受信された信号のアイの真中
でパルスを生成するようにプログラマブル・カウンタ1
22を制御するのに使用される。プログラマブル・カウ
ンタ122は以下のように動作する。
プログラマブル・カウンタ122の「ロード」入力端L
Dに送られたQ0信号が低レベルにある間、バス104
上のK(i)の値はカウンタ122にロードされたまま
になる。Q0信号が高レベルに上がると、プログラマブ
ル・カウンタ122は、そのCK入力端にクロックの各
パルスが入るごとに、K(i)から0までカウントす
る。プログラマブル・カウンタ122が値0に達すると
すぐ、そのSPL出力端は、jxToに等しい幅をもつ
パルスを生成する。プログラマブル・カウンタ122の
CK入力端は、J分割回路117の出力線であるリード
線121に接続されている。J分割回路117は、jx
Toに等しい周期をもつ方形波信号をプログラマブル・
カウンタ122のCK入力端に供給するという点で、J
分割回路112と類似している。しかし、リード線11
0上の信号とは違って、リード線121上の信号は自由
に伝わる。すなわち、ASD信号の状態とは無関係に存
在する。J分割回路117は、リード線113上でJ分
割回路112を駆動するのと同じクロックによって駆動
される。除算パラメータJの値は、バス118によって
J分割回路112及びJ分割回路117に接続されたJ
レジスタ115中に記憶される。J分割回路117は、
またリード線121上の信号の周波数の2倍の周波数を
もつ別の信号をリード線139上に供給するために使用
される。したがって、リード線139上の信号は、周波
数Fo/(j/2)である。リード線121上の信号も
139上の信号も、第6図に示してある。
Dに送られたQ0信号が低レベルにある間、バス104
上のK(i)の値はカウンタ122にロードされたまま
になる。Q0信号が高レベルに上がると、プログラマブ
ル・カウンタ122は、そのCK入力端にクロックの各
パルスが入るごとに、K(i)から0までカウントす
る。プログラマブル・カウンタ122が値0に達すると
すぐ、そのSPL出力端は、jxToに等しい幅をもつ
パルスを生成する。プログラマブル・カウンタ122の
CK入力端は、J分割回路117の出力線であるリード
線121に接続されている。J分割回路117は、jx
Toに等しい周期をもつ方形波信号をプログラマブル・
カウンタ122のCK入力端に供給するという点で、J
分割回路112と類似している。しかし、リード線11
0上の信号とは違って、リード線121上の信号は自由
に伝わる。すなわち、ASD信号の状態とは無関係に存
在する。J分割回路117は、リード線113上でJ分
割回路112を駆動するのと同じクロックによって駆動
される。除算パラメータJの値は、バス118によって
J分割回路112及びJ分割回路117に接続されたJ
レジスタ115中に記憶される。J分割回路117は、
またリード線121上の信号の周波数の2倍の周波数を
もつ別の信号をリード線139上に供給するために使用
される。したがって、リード線139上の信号は、周波
数Fo/(j/2)である。リード線121上の信号も
139上の信号も、第6図に示してある。
リード線139、121上の信号及びリード線140上
のSPL信号は、ブロック124に送られる。ブロック
124は、受信されたデータ・ストリームのアイの真中
に遷移をもつ回復クロックを生成するように設計され、
また抽出処理を制御するために使用される。ブロック1
24は、バス131によってLレジスタ132に接続さ
れたプログラマブル・カウンタ130を含んでいる。L
レジスタ132は、前述したプロセッサなど外部手段に
よってアドレスされる。プログラマブル・カウンタ13
0の目的は、2分割回路137の後で正しいビット周波
数Fbを供給するパルス列をリード線136上に生成す
ることであり、前記のパルス列はSPL信号上で位相が
固定されている。信号Fbの位相を調節するための帰還
ループは、ANDゲート127をブロックできるインバ
ータ128を含んでいる。ANDゲート127は、また
SPL信号を運ぶリード線139と140に接続されて
いる第2と第3の入力端をもつ。ブロック124は、ま
たインバータ129からSPLの補信号を受け取るAN
Dゲート125も含んでいる。ANDゲート125は、
リード線145に接続された第2の入力端をもち、リー
ド線145は、jxToの周期とリード線121上の信
号の位相とは逆の位相をもつ方形波信号を運ぶ。AND
ゲート125と127の両出力端は、ORゲート126
に接続されている。ORゲート126の出力端は、プロ
グラマブル・カウンタ130にいわゆるマスタ・クロッ
クMCKを供給する。
のSPL信号は、ブロック124に送られる。ブロック
124は、受信されたデータ・ストリームのアイの真中
に遷移をもつ回復クロックを生成するように設計され、
また抽出処理を制御するために使用される。ブロック1
24は、バス131によってLレジスタ132に接続さ
れたプログラマブル・カウンタ130を含んでいる。L
レジスタ132は、前述したプロセッサなど外部手段に
よってアドレスされる。プログラマブル・カウンタ13
0の目的は、2分割回路137の後で正しいビット周波
数Fbを供給するパルス列をリード線136上に生成す
ることであり、前記のパルス列はSPL信号上で位相が
固定されている。信号Fbの位相を調節するための帰還
ループは、ANDゲート127をブロックできるインバ
ータ128を含んでいる。ANDゲート127は、また
SPL信号を運ぶリード線139と140に接続されて
いる第2と第3の入力端をもつ。ブロック124は、ま
たインバータ129からSPLの補信号を受け取るAN
Dゲート125も含んでいる。ANDゲート125は、
リード線145に接続された第2の入力端をもち、リー
ド線145は、jxToの周期とリード線121上の信
号の位相とは逆の位相をもつ方形波信号を運ぶ。AND
ゲート125と127の両出力端は、ORゲート126
に接続されている。ORゲート126の出力端は、プロ
グラマブル・カウンタ130にいわゆるマスタ・クロッ
クMCKを供給する。
ブロック124は、リード線121と139上のクロッ
ク信号及びSPL信号を用いて、適切な抽出時間を決定
するのに使用される回復クロックFbを供給する。PL
Oアウト・クロックPLOCKは、SPLによって制御
された位相と連続分割によってリード線113上のFo
クロックから生成された周波数Fbをもつクロックであ
る。
ク信号及びSPL信号を用いて、適切な抽出時間を決定
するのに使用される回復クロックFbを供給する。PL
Oアウト・クロックPLOCKは、SPLによって制御
された位相と連続分割によってリード線113上のFo
クロックから生成された周波数Fbをもつクロックであ
る。
FoとFbの関係は以下のとおりである。
この関係は、プログラマブル・カウンタ122と130
によってリード線113上のFo信号が連続処理される
ためである。したがって、項jx1を調節すれば、単一
のクロックFoにより、伝送線上で広範囲の速度が可能
になる。後で説明するように、項jを調節すれば、クロ
ック回復回路の基本ジッタの値を制御できる。
によってリード線113上のFo信号が連続処理される
ためである。したがって、項jx1を調節すれば、単一
のクロックFoにより、伝送線上で広範囲の速度が可能
になる。後で説明するように、項jを調節すれば、クロ
ック回復回路の基本ジッタの値を制御できる。
回路124は、以下に示すように動作する。
第8A図及び第8B図に関して、線138上の方形波信
号がSPL信号より進んでいると仮定する。インバータ
129があるため、ANDゲート125の出力端は、S
PL信号が低レベルのとき常に低レベルに設定される。
したがって、ANDゲート125の出力は、SPL信号
が低レベルにある間パルス列を送る。各パルスの間隔
は、jxToである。SPLパルスも長さがjxToな
ので、ANDゲート125の出力端は1パルスだけ欠け
た一定のパルス列を送る。この特徴のため、ANDゲー
トが非活動状態であると仮定すると、リード線135上
のマスタ・クロックは、リード線121上にある、周期
がjxToで自由に走るクロックの周波数よりやや遅い
周波数をもつ。したがって、プログラマブル・カウンタ
130によって送られ、次いで2分割回路によって分割
される列パルスは、絶えず遅れる。
号がSPL信号より進んでいると仮定する。インバータ
129があるため、ANDゲート125の出力端は、S
PL信号が低レベルのとき常に低レベルに設定される。
したがって、ANDゲート125の出力は、SPL信号
が低レベルにある間パルス列を送る。各パルスの間隔
は、jxToである。SPLパルスも長さがjxToな
ので、ANDゲート125の出力端は1パルスだけ欠け
た一定のパルス列を送る。この特徴のため、ANDゲー
トが非活動状態であると仮定すると、リード線135上
のマスタ・クロックは、リード線121上にある、周期
がjxToで自由に走るクロックの周波数よりやや遅い
周波数をもつ。したがって、プログラマブル・カウンタ
130によって送られ、次いで2分割回路によって分割
される列パルスは、絶えず遅れる。
上記の遅延を補償するために、ANDゲート127が導
入された。ANDゲート127は、SPLパルスが高レ
ベルのとき、すなわち、ANDゲート125の出力が静
止しているときだけ、 jxTo/2だけ遅れた2つの単一パルスを生成するこ
とができる。この2つの特別パルスを生成する条件は、
インバータ128によって決定される。2つの特別パル
スは、リード線138上のPLOCKが低レベルのと
き、すなわち、回復クロックが遅れているときに生成さ
れる。これらの特別パルスは、リード線136上のプロ
グラマブル・カウンタ130の出力端での次のパルスの
生成をやや早く実行させ、クロック回復システムが次第
にその遅延を補償できるようにする。第9A図と第9B
図に、SPL、リード線121と139上に信号、AN
Dゲート125と127の出力、及びその他の上記の信
号のタイミング図を詳しく示す。
入された。ANDゲート127は、SPLパルスが高レ
ベルのとき、すなわち、ANDゲート125の出力が静
止しているときだけ、 jxTo/2だけ遅れた2つの単一パルスを生成するこ
とができる。この2つの特別パルスを生成する条件は、
インバータ128によって決定される。2つの特別パル
スは、リード線138上のPLOCKが低レベルのと
き、すなわち、回復クロックが遅れているときに生成さ
れる。これらの特別パルスは、リード線136上のプロ
グラマブル・カウンタ130の出力端での次のパルスの
生成をやや早く実行させ、クロック回復システムが次第
にその遅延を補償できるようにする。第9A図と第9B
図に、SPL、リード線121と139上に信号、AN
Dゲート125と127の出力、及びその他の上記の信
号のタイミング図を詳しく示す。
ANDゲート127があるために、リード線135上の
マスタ・クロックは、回復クロックが進んでいる状況に
比べてクロック回復システムが遅れているときに、2つ
の特別パルスを供給することができる。しかし、前記の
いずれかの状況にあるマスタ・クロックと、回復クロッ
クがSPLと正確に同期しているときのマスタ・クロッ
クとの差はわずか1パルスである。この状況の例を、第
10図に示す。この場合、時点t1で、SPL信号は高
レベルになる。PLOCK信号が依然として低レベルに
あるので、ANDゲート127は、時点t2で発生する
リード線139上の正遷移を送る。この正遷移は、OR
ゲート126によってプログラマブル・カウンタ130
に送られ、プログラマブル・カウンタ130は、最終的
にリード線136上で、したがって、リード線138上
で正パルスを生成する。その直後に、インバータ128
の出力が低レベルになり、ANDゲート127に入る。
したがって、リード線135上のマスタ・クロックは、
カウンタ130の出力を切り替えるために1パルスしか
送っていない。すなわち、一定のパルス列が、第8A
図、第8B図、第9A図及び第9B図のように同期があ
まり実現されてない場合に比べてわずか1パルスの差
で、リード線134上に現われた。
マスタ・クロックは、回復クロックが進んでいる状況に
比べてクロック回復システムが遅れているときに、2つ
の特別パルスを供給することができる。しかし、前記の
いずれかの状況にあるマスタ・クロックと、回復クロッ
クがSPLと正確に同期しているときのマスタ・クロッ
クとの差はわずか1パルスである。この状況の例を、第
10図に示す。この場合、時点t1で、SPL信号は高
レベルになる。PLOCK信号が依然として低レベルに
あるので、ANDゲート127は、時点t2で発生する
リード線139上の正遷移を送る。この正遷移は、OR
ゲート126によってプログラマブル・カウンタ130
に送られ、プログラマブル・カウンタ130は、最終的
にリード線136上で、したがって、リード線138上
で正パルスを生成する。その直後に、インバータ128
の出力が低レベルになり、ANDゲート127に入る。
したがって、リード線135上のマスタ・クロックは、
カウンタ130の出力を切り替えるために1パルスしか
送っていない。すなわち、一定のパルス列が、第8A
図、第8B図、第9A図及び第9B図のように同期があ
まり実現されてない場合に比べてわずか1パルスの差
で、リード線134上に現われた。
結論として、基本ジッタは、jxToの値によって決定
され、パラメータjの値を変えるだけで簡単に調節でき
る。これは、プロセッサなどの前記外部手段でJレジス
タ115と119の内容を更新することによって行なわ
れる。すなわち、Jレジスタ119をアドレスするプロ
セッサが、ユーザの必要に応じてジッタの値を制御でき
る。たとえば、プロセッサはjの高レベル値を記憶し
て、クロック回復システムがアイの真中にまだ固定され
ていないとき、抽出時間の迅速な粗調節を行なわせる。
K(i)の値が絶えず増加しているとき、この状況がプ
ロセッサによって検出される。しかし、本発明のクロッ
ク回復回路がアイの真中に大体固定されているときは、
プロセッサはjの値を変えて、抽出時間は遅いがずっと
精密な制御を行なわせる。
され、パラメータjの値を変えるだけで簡単に調節でき
る。これは、プロセッサなどの前記外部手段でJレジス
タ115と119の内容を更新することによって行なわ
れる。すなわち、Jレジスタ119をアドレスするプロ
セッサが、ユーザの必要に応じてジッタの値を制御でき
る。たとえば、プロセッサはjの高レベル値を記憶し
て、クロック回復システムがアイの真中にまだ固定され
ていないとき、抽出時間の迅速な粗調節を行なわせる。
K(i)の値が絶えず増加しているとき、この状況がプ
ロセッサによって検出される。しかし、本発明のクロッ
ク回復回路がアイの真中に大体固定されているときは、
プロセッサはjの値を変えて、抽出時間は遅いがずっと
精密な制御を行なわせる。
以前に見たように、プロセッサは、伝送のビット周波数
を修正せずに、積Lxjを一定に保つだけで基本ジッタ
1/jを変えることができる。これはレジスタL132
をアドレスすることで実現される。
を修正せずに、積Lxjを一定に保つだけで基本ジッタ
1/jを変えることができる。これはレジスタL132
をアドレスすることで実現される。
第4図に関して、ブロック116は、カウンタ109に
よって測定されたN(i)値を解析することによって伝
送の管理を実行できると述べた。このことを、第11A
図、第11B図、第11C図及び第11D図に関して詳
細に説明する。
よって測定されたN(i)値を解析することによって伝
送の管理を実行できると述べた。このことを、第11A
図、第11B図、第11C図及び第11D図に関して詳
細に説明する。
第11A図には、誤りASDパルスの出現を示す信号2
01を作り出すのに必要なすべての信号が記載されてい
る。ブロック116は、バス105上のN(i)と、バ
ス131及び200上で運ばれる最小閾値及び最大閾値
とを比較するように設計されている。バス131は、第
5図に関して上述したLレジスタ132の出力線であ
る。リード線107上の信号Q0もブロック116によ
って使用される。
01を作り出すのに必要なすべての信号が記載されてい
る。ブロック116は、バス105上のN(i)と、バ
ス131及び200上で運ばれる最小閾値及び最大閾値
とを比較するように設計されている。バス131は、第
5図に関して上述したLレジスタ132の出力線であ
る。リード線107上の信号Q0もブロック116によ
って使用される。
第11B図では、ブロック116は、2つの比較機構C
OMP220と221を含み、その両方ともQ1ないし
Q6を搬送するバス105に接続された第1の入力端を
もっている。比較機構220の第2の入力端は、Aレジ
スタ(REG)250に記憶された値A1ないしA6を
搬送するバス200に接続されている。この6ビット・
ワードは、リード線201上のエラー信号が生成される
ASD幅の最小値に相当する。Aレジスタ250は、第
3図のステップ37に出てくる値N0を記憶している。
比較機構221の第2の入力端は、Lレジスタ132に
ロードされた値Lを搬送するバス131に接続されてい
る。この値LはASD信号の最大許容長に相当する。し
たがって、カウンタN109の出力、すなわち、ワード
Q1ないしQ6が、Aレジスタ250に記憶された値及
びLレジスタ132の値と比較される。
OMP220と221を含み、その両方ともQ1ないし
Q6を搬送するバス105に接続された第1の入力端を
もっている。比較機構220の第2の入力端は、Aレジ
スタ(REG)250に記憶された値A1ないしA6を
搬送するバス200に接続されている。この6ビット・
ワードは、リード線201上のエラー信号が生成される
ASD幅の最小値に相当する。Aレジスタ250は、第
3図のステップ37に出てくる値N0を記憶している。
比較機構221の第2の入力端は、Lレジスタ132に
ロードされた値Lを搬送するバス131に接続されてい
る。この値LはASD信号の最大許容長に相当する。し
たがって、カウンタN109の出力、すなわち、ワード
Q1ないしQ6が、Aレジスタ250に記憶された値及
びLレジスタ132の値と比較される。
Nカウンタの値がA1ないしA6の値に達すると、第1
1D図に示すように、リード線202上の比較機構22
0の出力にパルスが現われる。このパルスが、ラッチ2
22の「セット」入力端に送られる。ラッチ222の出
力線は、出力リード線207をもつNORゲート226
に接続されている。NORゲート226の第2の入力端
は、Q0の値を搬送するリード線107に接続されてい
る。したがって、Nの値がA1ないしA6に達すると、
NORゲート226の出力は、Q0が低レベルになった
とき、かつリード線206が低レベルにある場合、リー
ド線207にパルスを生成する。ラッチ222は、低電
圧レベルで作動しNANDゲート225の出力リード線
205に接続されている、「リセット」入力端をもつ。
このNANDゲート225は、リード線107上で信号
Q0を受け取り、リード線204上でDラッチ224に
よって生成された信号をも受け取る。Dラッチ224
は、リード線107に接続されたD入力端とリード線1
10に接続されたクロック入力端をもつ。すなわち、信
号Q0が現われ、J分割回路112によって生成された
リード線110上の信号に同期しているときに、Dラッ
チ222はリセットされる。
1D図に示すように、リード線202上の比較機構22
0の出力にパルスが現われる。このパルスが、ラッチ2
22の「セット」入力端に送られる。ラッチ222の出
力線は、出力リード線207をもつNORゲート226
に接続されている。NORゲート226の第2の入力端
は、Q0の値を搬送するリード線107に接続されてい
る。したがって、Nの値がA1ないしA6に達すると、
NORゲート226の出力は、Q0が低レベルになった
とき、かつリード線206が低レベルにある場合、リー
ド線207にパルスを生成する。ラッチ222は、低電
圧レベルで作動しNANDゲート225の出力リード線
205に接続されている、「リセット」入力端をもつ。
このNANDゲート225は、リード線107上で信号
Q0を受け取り、リード線204上でDラッチ224に
よって生成された信号をも受け取る。Dラッチ224
は、リード線107に接続されたD入力端とリード線1
10に接続されたクロック入力端をもつ。すなわち、信
号Q0が現われ、J分割回路112によって生成された
リード線110上の信号に同期しているときに、Dラッ
チ222はリセットされる。
同様に、Nカウンタ112の値とLが等しいとき、比較
機構221は、リード線203上にパルスを生成し、そ
れがラッチ223の「セット」入力端に送られる。ラッ
チ223の「セット」入力端は、第11B図に示すよう
に高電圧レベルに応答する。ラッチ223は、その低レ
ベルに応答する「リセット」入力端にリード線107が
接続されているので、Q0信号が低レベルになるときリ
セットされる。ラッチ223の出力端は、エラー信号を
ORゲート227に送るリード線208に接続されてい
る。ORゲート227の出力線209は、ラッチ228
に接続されている。ラッチ228は、最終ASD幅エラ
ー検出信号を記憶する。この信号は、(アラーム信号、
統計目的の記憶など)特定の処置を取るために、リード
線201によってプロセッサなどの外部手段に送られ
る。このラッチ228は、エラー状況が外部プロセッサ
によって認識されたとき、リード線210によってリセ
ットされる。
機構221は、リード線203上にパルスを生成し、そ
れがラッチ223の「セット」入力端に送られる。ラッ
チ223の「セット」入力端は、第11B図に示すよう
に高電圧レベルに応答する。ラッチ223は、その低レ
ベルに応答する「リセット」入力端にリード線107が
接続されているので、Q0信号が低レベルになるときリ
セットされる。ラッチ223の出力端は、エラー信号を
ORゲート227に送るリード線208に接続されてい
る。ORゲート227の出力線209は、ラッチ228
に接続されている。ラッチ228は、最終ASD幅エラ
ー検出信号を記憶する。この信号は、(アラーム信号、
統計目的の記憶など)特定の処置を取るために、リード
線201によってプロセッサなどの外部手段に送られ
る。このラッチ228は、エラー状況が外部プロセッサ
によって認識されたとき、リード線210によってリセ
ットされる。
第11C図に関して、リード線202、203及び20
4上の信号を使って、N(i)の不良値、すなわち範囲
(N0,N1}に含まれない値が「アイの真中」の適応
計算で考慮に入れられることが防止される。ラッチ22
9は、リード線202上の正パルスによってセットさ
れ、ORゲート255の出力端からリード241を介し
て送られた正パルスによってリセットされる。ORゲー
ト255は、リード線203に接続された第1の入力端
とインバータ240の出力線に接続された第2の入力端
をもち、インバータ240は、リード線204上の信号
の補信号を供給する。ラッチ229の出力線は、AND
ゲート230に接続され、ANDゲート230は、比較
機構101からリード線103を介して供給される「エ
ネーブル」信号で制御される第2の入力端をもつ。AN
Dゲート230の出力は、リード線246を介して「ア
ップダウン」カウンタ106の「エネーブル」入力端に
送られる。すなわち、リード線246は、第4図に関し
て述べた以前のリード線103の代わりとなる。したが
って、Kカウンタの更新は、N(i)の値が正しいと認
識され、誤ったアイ・パターンの発生の影響が抑制され
るときにしか行なわれない。ブロック116に関する動
作を要約したタイミング図を第11D図に示す。
4上の信号を使って、N(i)の不良値、すなわち範囲
(N0,N1}に含まれない値が「アイの真中」の適応
計算で考慮に入れられることが防止される。ラッチ22
9は、リード線202上の正パルスによってセットさ
れ、ORゲート255の出力端からリード241を介し
て送られた正パルスによってリセットされる。ORゲー
ト255は、リード線203に接続された第1の入力端
とインバータ240の出力線に接続された第2の入力端
をもち、インバータ240は、リード線204上の信号
の補信号を供給する。ラッチ229の出力線は、AND
ゲート230に接続され、ANDゲート230は、比較
機構101からリード線103を介して供給される「エ
ネーブル」信号で制御される第2の入力端をもつ。AN
Dゲート230の出力は、リード線246を介して「ア
ップダウン」カウンタ106の「エネーブル」入力端に
送られる。すなわち、リード線246は、第4図に関し
て述べた以前のリード線103の代わりとなる。したが
って、Kカウンタの更新は、N(i)の値が正しいと認
識され、誤ったアイ・パターンの発生の影響が抑制され
るときにしか行なわれない。ブロック116に関する動
作を要約したタイミング図を第11D図に示す。
前述のように、本発明の好ましい実施例は、HDBnな
ど2進コーディング・フォーマットに基づく通信チャン
ネル上でのデータ伝送に関するものであるが、本発明の
クロック回復システムは、多重レベル・ディジタル信号
からクロック信号を回復するのにも使用できることに留
意されたい。たとえば、8レベルの帯域制限ディジタル
信号では、第1C図のブロック10、11及び12の代
わりに一群の閾値を用いてx(t)の閾値交差を検出す
る。すなわち、x(t)の大きさがある論理レベルから
別の論理レベルに変化するとき、x(t)による閾値レ
ベルの分割または通過が検出される。この検出から、わ
ずか2つのレベルしかもたない信号ASDが誘導され
る。信号ASDは、x(t)の閾値交差と同相の遷移を
もち、前記内容に従って抽出時間を制御するのに使用さ
れる。第12図に、8レベル・ディジタル信号x(t)
のタイミング図と、それに対応する、本発明による予測
式クロック回復システムを駆動するASD信号を示す。
この信号は、ASDクロックから、最適時間に発生する
適応抽出時間を誘導する。
ど2進コーディング・フォーマットに基づく通信チャン
ネル上でのデータ伝送に関するものであるが、本発明の
クロック回復システムは、多重レベル・ディジタル信号
からクロック信号を回復するのにも使用できることに留
意されたい。たとえば、8レベルの帯域制限ディジタル
信号では、第1C図のブロック10、11及び12の代
わりに一群の閾値を用いてx(t)の閾値交差を検出す
る。すなわち、x(t)の大きさがある論理レベルから
別の論理レベルに変化するとき、x(t)による閾値レ
ベルの分割または通過が検出される。この検出から、わ
ずか2つのレベルしかもたない信号ASDが誘導され
る。信号ASDは、x(t)の閾値交差と同相の遷移を
もち、前記内容に従って抽出時間を制御するのに使用さ
れる。第12図に、8レベル・ディジタル信号x(t)
のタイミング図と、それに対応する、本発明による予測
式クロック回復システムを駆動するASD信号を示す。
この信号は、ASDクロックから、最適時間に発生する
適応抽出時間を誘導する。
E.発明の効果 本発明により、特にHDBnバイポーラ・コードなどの
バイポーラ・コードを使用するために、アイ・パターン
の「真中」で抽出クロックを生成する低価格デバイスが
提供される。また、本発明により、アイが最も広く開い
ている時点を前もって決定してタイミング情報を誘導す
るデバイスが提供される。
バイポーラ・コードを使用するために、アイ・パターン
の「真中」で抽出クロックを生成する低価格デバイスが
提供される。また、本発明により、アイが最も広く開い
ている時点を前もって決定してタイミング情報を誘導す
るデバイスが提供される。
さらに、本発明により、低価格の論理要素を用いて設計
された予測式適応抽出時間決定手段をもつ予想式クロッ
ク回復回路が提供される。
された予測式適応抽出時間決定手段をもつ予想式クロッ
ク回復回路が提供される。
第1図は、本発明の広範な原理を記した図である。 第2A図と第2B図は、アイ・パターンの代表的な例を
記した図である。 第2C図は、データ・フローから誘導される抽出クロッ
クを生成する従来の方法を記した図である。 第3図は、本発明の原理に含まれる差と基本ステップを
説明する流れ図である。 第4図と第5図は、本発明による好ましい実施例を示し
た図である。 第6図、第7図、第8A図、第8B図、第9A図、第9
B図、及び第10図は、本発明の好ましい実施例の動作
を示す様々なタイミング図である。 第11A図、第11B図、第11C図及び第11D図
は、Nカウンタの誤り値を管理できるブロック116の
実施を示す図である。 第12図は本発明の多重レベル・ディジタル信号への適
用を示す図である。 101……比較機構、104、105、118、131
……バス、106……アップダウン・カウンタ、109
……N(i)カウンタ、112、117……J分割回
路、115……Jレジスタ、116……ブロック、12
2、130……プログラマブル・カウンタ、124……
ブロック、132……Lレジスタ、137……2分割回
路。
記した図である。 第2C図は、データ・フローから誘導される抽出クロッ
クを生成する従来の方法を記した図である。 第3図は、本発明の原理に含まれる差と基本ステップを
説明する流れ図である。 第4図と第5図は、本発明による好ましい実施例を示し
た図である。 第6図、第7図、第8A図、第8B図、第9A図、第9
B図、及び第10図は、本発明の好ましい実施例の動作
を示す様々なタイミング図である。 第11A図、第11B図、第11C図及び第11D図
は、Nカウンタの誤り値を管理できるブロック116の
実施を示す図である。 第12図は本発明の多重レベル・ディジタル信号への適
用を示す図である。 101……比較機構、104、105、118、131
……バス、106……アップダウン・カウンタ、109
……N(i)カウンタ、112、117……J分割回
路、115……Jレジスタ、116……ブロック、12
2、130……プログラマブル・カウンタ、124……
ブロック、132……Lレジスタ、137……2分割回
路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パテイツク・ジャニイー フランス国06610ラ・ゴード、シユマン・ ド・レルミタージユ173番地 (72)発明者 エリツク・ラルマーン フランス国06610ラ・ゴード、シユマン・ デ・チヤーベツツ、ヴイラ“レ・ボイス・ ホリ”(番地なし) (56)参考文献 特開 昭62−217724(JP,A) 特開 昭59−143444(JP,A) 特開 昭54−35666(JP,A) 実開 昭60−40149(JP,U)
Claims (1)
- 【請求項1】多重レベル・デジタル信号の連続する第1
及び第2の遷移を検出する手段を有し、前記多重レベル
・デジタル信号からクロック信号を抽出する回路におい
て、 プロセッサによる制御下で基本クロック信号をJ分割
(Jは任意の整数)して出力するJ分割手段と、 前記第1の遷移から前記第2の遷移までの間、前記J分
割手段で分割されたクロック信号をカウントしてカウン
ト数N(i)を発生する第1カウンタと、 前記カウント数N(i)を2で割った数(N(i)/2)を発
生する手段と、 K(i)=(N(i)/2)として前記K(i)の1つ前のK
(i−1)と前記K(i)とを比較して、K(i−1)がK
(i)に等しくなるように前記K(i−1)に加算または減
算してその結果をK(i)として出力する手段と、 前記出力されたK(i)値をカウントし所定の値に達した
らパルスを発生する第2カウンタと、 前記パルスに同相で前記第1及び第2の遷移の中間位置
で遷移するクロック信号を生成するフェーズ・ロック発
振器と、 を設けたことを特徴とするクロック信号抽出回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP87480014.7 | 1987-10-19 | ||
EP87480014A EP0312671B1 (en) | 1987-10-19 | 1987-10-19 | Predictive clock recovery circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01123544A JPH01123544A (ja) | 1989-05-16 |
JPH0642665B2 true JPH0642665B2 (ja) | 1994-06-01 |
Family
ID=8198327
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20398688A Expired - Lifetime JPH0642665B2 (ja) | 1987-10-19 | 1988-08-18 | クロツク信号抽出回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4941151A (ja) |
EP (1) | EP0312671B1 (ja) |
JP (1) | JPH0642665B2 (ja) |
CA (1) | CA1286000C (ja) |
DE (1) | DE3783915T2 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3750159T2 (de) * | 1986-11-11 | 1995-01-19 | Matsushita Electric Ind Co Ltd | Bitsynchronisierungseinstellung in einer Daten-Sende/Empfangsanlage. |
IT1228877B (it) * | 1989-03-24 | 1991-07-05 | Sits Soc It Telecom Siemens | Procedimento e dispositivo di ricupero della temporizzazione per la ricezione di segnali numerici di banda base. |
JP3340558B2 (ja) * | 1994-06-14 | 2002-11-05 | 松下電器産業株式会社 | 信号検出装置およびそれを用いたクロック再生装置 |
US5550489A (en) * | 1995-09-29 | 1996-08-27 | Quantum Corporation | Secondary clock source for low power, fast response clocking |
US6317469B1 (en) * | 1996-06-28 | 2001-11-13 | Lsi Logic Corporation | Method and apparatus for utilizing a data processing system for multi-level data communications providing self-clocking |
AU1375200A (en) * | 1998-11-24 | 2000-06-13 | Giga A/S | A method and a circuit for recovering a digital data signal and a clock from a received data signal |
US6549604B2 (en) * | 1999-12-28 | 2003-04-15 | Symmetricom, Inc. | Clock recovery and detection of rapid phase transients |
GB2379027B (en) | 2001-08-02 | 2004-12-22 | Daidalos Inc | Pulse peak and/or trough detector |
US20030081699A1 (en) * | 2001-10-31 | 2003-05-01 | Hiroshi Takatori | Phase detector |
JP3987001B2 (ja) * | 2002-05-14 | 2007-10-03 | 日本電信電話株式会社 | 高速サンプリングによるデータ信号品質評価方法および装置 |
US7231008B2 (en) * | 2002-11-15 | 2007-06-12 | Vitesse Semiconductor Corporation | Fast locking clock and data recovery unit |
US7049869B2 (en) * | 2003-09-02 | 2006-05-23 | Gennum Corporation | Adaptive lock position circuit |
DE10352349B4 (de) | 2003-11-06 | 2006-11-16 | Infineon Technologies Ag | Halbleiterchip mit Flip-Chip-Kontakten und Verfahren zur Herstellung desselben |
DE102004006398B4 (de) * | 2004-02-10 | 2006-06-08 | Atmel Germany Gmbh | Verfahren und Vorrichtung zum Synchronisieren einer Funktionseinheit auf eine vorgegebene Taktfrequenz |
US20060020412A1 (en) * | 2004-07-23 | 2006-01-26 | Bruensteiner Matthew M | Analog waveform information from binary sampled measurements |
ES2387100T3 (es) * | 2005-07-28 | 2012-09-13 | Ima Industria Macchine Automatiche S.P.A. | Método de intercambio de información entre unidades digitales en un sistema distribuido |
DE102008011845A1 (de) * | 2007-09-21 | 2009-04-02 | Rohde & Schwarz Gmbh & Co. Kg | Verfahren und Vorrichtung zur Taktrückgewinnung |
CN103346988B (zh) * | 2013-06-13 | 2016-03-23 | 电子科技大学 | 一种fsk数字解调器 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3633108A (en) * | 1969-03-18 | 1972-01-04 | Bell Telephone Labor Inc | Timing recovery through distortion monitoring in data transmission systems |
FR2292380A1 (fr) * | 1974-11-25 | 1976-06-18 | Cit Alcatel | Dispositif numerique de reconnaissance d'un message nrz |
JPS5923496B2 (ja) * | 1977-08-25 | 1984-06-02 | 富士通株式会社 | タイミング抽出方式 |
US4267595A (en) * | 1980-02-04 | 1981-05-12 | International Telephone And Telegraph Corporation | AMI Decoder apparatus |
CA1180416A (en) * | 1981-05-19 | 1985-01-02 | Botaro Hirosaki | Timing recovery circuit |
JPS59143444A (ja) * | 1983-02-04 | 1984-08-17 | Hitachi Ltd | デイジタルフエ−ズロツクドル−プ回路 |
EP0121750B1 (fr) * | 1983-03-11 | 1987-03-18 | Alcatel | Circuit de récupération du rythme d'une transmission synchrone de données utilisant une combinaison des codes biphase L et biphase modifié |
JPS6040149U (ja) * | 1983-08-24 | 1985-03-20 | 日本電気ホームエレクトロニクス株式会社 | ビツト同期pll用位相比較器 |
US4628519A (en) * | 1984-04-06 | 1986-12-09 | Advanced Micro Devices, Inc. | Digital phase-locked loop circuit |
JPS61179630A (ja) * | 1985-02-05 | 1986-08-12 | Fujitsu Ltd | デイジタル信号受信クロツク発生回路 |
IT1184024B (it) * | 1985-12-17 | 1987-10-22 | Cselt Centro Studi Lab Telecom | Perfezionamenti ai circuiti ad aggancio di fase numerici |
JPS62217724A (ja) * | 1986-03-19 | 1987-09-25 | Toshiba Corp | 位相同期回路 |
US4799239A (en) * | 1986-04-28 | 1989-01-17 | Kidde, Inc. | Phase-coherent FSK signal demodulator |
-
1987
- 1987-10-19 DE DE8787480014T patent/DE3783915T2/de not_active Expired - Fee Related
- 1987-10-19 EP EP87480014A patent/EP0312671B1/en not_active Expired - Lifetime
-
1988
- 1988-08-18 JP JP20398688A patent/JPH0642665B2/ja not_active Expired - Lifetime
- 1988-09-01 CA CA000576316A patent/CA1286000C/en not_active Expired - Fee Related
- 1988-10-03 US US07/252,303 patent/US4941151A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE3783915D1 (de) | 1993-03-11 |
US4941151A (en) | 1990-07-10 |
JPH01123544A (ja) | 1989-05-16 |
EP0312671A1 (en) | 1989-04-26 |
CA1286000C (en) | 1991-07-09 |
EP0312671B1 (en) | 1993-01-27 |
DE3783915T2 (de) | 1993-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0642665B2 (ja) | クロツク信号抽出回路 | |
US6377082B1 (en) | Loss-of-signal detector for clock/data recovery circuits | |
US7466772B2 (en) | Decoding coded data streams | |
US7702058B2 (en) | Data recovery method and module | |
JPH0661992A (ja) | 位相ロックループ発振器を使用せずに直列に伝送されたデータを回復するための装置および方法 | |
GB2247595A (en) | Data valid detector circuit for Manchester encoded data | |
JP2002051033A (ja) | マルチスピード組み込み式クロックシリアル受信機のためのデータ速度検出の方法およびシステム | |
CA1108246A (en) | Timing-phase recovery circuit | |
US5182761A (en) | Data transmission system receiver having phase-independent bandwidth control | |
US5123030A (en) | Timing extraction method and communication system | |
US7123678B2 (en) | RZ recovery | |
US5056114A (en) | Method and apparatus for decoding Manchester encoded data | |
US6675326B1 (en) | Method and apparatus for detecting a data receiving error | |
US5859551A (en) | Digital PLL circuit | |
CA1258101A (en) | Arrangement for generating a clock signal | |
JPH03504674A (ja) | ディジタル位相同期ループ及び該ディジタル位相同期ループを具える受信機及びその制御方法 | |
US4837782A (en) | CMI decoder | |
JP2001523059A (ja) | 同期基準クロック用pll回路 | |
US20010040888A1 (en) | Synchronism phase-switching circuit for the recovery of received data | |
JP3425767B2 (ja) | バイフェーズ変調ディジタル信号からクロック信号を発生する方法及び装置 | |
JP3553753B2 (ja) | パルス信号復調用pll装置 | |
US5274676A (en) | Multi-standard synchronizing signal recovery system | |
US6617917B2 (en) | Caller-ID demodulation apparatus and method using multiple thresholds | |
JPH104436A (ja) | クロック再生回路 | |
US5479456A (en) | Automatic false synchronization correction mechanism for biphase-modulated signal reception |