JPH0642665B2 - クロツク信号抽出回路 - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は一般にデータ伝送システムに関し、具体的には
適応抽出決定手段を有する予想式クロック回復回路に関
する。

Ｂ．従来技術とその問題点 データ通信システムは、３つの基本ブロック、すなわち
送信機、チャンネル及び受信機から構成されている。送
信機の仕事は、データ源から入力として受け取った数値
の列それぞれに電気波形を割り当てることである。電気
波形は、チャンネルを通過して、ノイズと呼ばれる望ま
しくないランダム信号によって必ず悪影響を受ける。こ
れらのランダム信号のために、受信された波形は可能な
どの送信波形にも正確には対応しなくなる。しかし、受
信機は、どのデータ列が特定の受信波形を生じさせやす
いかについて判断しなければならない。

具体的に言うと、ノイズ及びシンボル間干渉の分布は、
オシロスコープでベースバンド・パルス伝送に対応する
受信電圧を掃引することによって容易にわかる。その結
果生成されるオシロスコープ表示は、２進データでは人
間の眼に似ていることから「アイ・パターン」として広
く知られている。アイ・パターンを理解し解釈するため
に、第２Ａ図と第２Ｂ図を調べてみる。これらの図に
は、ひずみのない波形とひずんだ波形の２つのバイポー
ラ波形が示してある。第２Ａ図のひずみのない波形で、
アイ・パターンの中心を通って引いた垂直線は、すべて
の受信された抽出値の重ね合わせを示している。第２Ａ
図でこの抽出時間を適切に調節すると、すべての抽出値
は＋１，０または−１になる。第２Ｂ図では、波形は、
シンボル間干渉とノイズの影響でひずんでいる。この場
合は、受信された信号ｘ（ｔ）は、もはや各抽出点で適
切な値＋１，−１及び０を通過しない。この波形のアイ
・パターンにはひずみがはっきりと現われている。この
とき、アイは部分的に閉じており、明らかに検出がより
難しくなっている。アイが最も広く開いている所、すな
わち、アイ・パターンの真中で最良の抽出時間が生じる
はずであることに留意されたい。多くの受信機は、信号
のゼロ交差を平均してタイミング情報を引き出してい
る。タイミングは、交差位置間の中間にくるように調節
される。第２Ｃ図は、こうした従来の受信機を図示した
ものである。等化処理の後で受信されたアナログ信号ｘ
（ｔ）は、ピーク検出器１０に送られ、そこでｘ（ｔ）
の最大振幅の値Ｖｐが決定される。次に、２分割回路が
Ｖｐを所定の比率、たとえば２で割る。信号ｘ（ｔ）と
Ｖｐを受け取った比較機構１２の出力は、ｘ（ｔ）がＶ
ｐより大きいとき高レベルになり、逆に、ｘ（ｔ）がＶ
ｐより小さいときは低レベルになる。比較機構１２の出
力端の信号は、アナログ方形波データ（ＡＳＤ）信号と
呼ばれる。この信号がフェーズ・ロック発振器ＰＬＯ１
３を駆動するのに使用される。フェーズ・ロック発振器
１３は、内部クロックＦｏを用いて、ＡＳＤ信号と同相
の回復クロックを生成する。回復されたクロックから遅
延回路１４によって抽出タイミングが誘導され、アイ開
口部の「真中」のタイミングに近い位置に調節される。

強力な信号処理機能と等化機能をもつ極めて精巧な受信
機では、シンボル間干渉が最小になり、アイ・パターン
は第２Ａ図のそれに極めて近い。したがって、こうした
システムでは、第２Ｃ図に関して説明するクロック回復
回路は、数値の列を適切に決定できるのに十分である。
しかし、こうしたシステムは、伝送特性が特に電話線上
ではかなり変わるので、伝送チャンネルの適応等化を可
能にする信号処理手段を備えていなければならない。５
６ｋｂｐｓほどの高速でデータを伝送するとき、信号プ
ロセッサは、効果的に自動等化を行なえるほど強力でな
ければならない。たとえば、５６ｋｂｐｓ通信チャンネ
ルの精巧な等化には、少なくとも１４Ｍｉｐｓ（１秒当
たり百万命令）の信号プロセッサが必要である。明らか
に、こうした手段を実現すると、受信機の全体コスト、
特に低コスト・バンドベース機器のコストをかなり増加
させることに注意されたい。

しかし、極めて精巧な等化手段をもたないバンドベース
受信機などの低コスト機器では、アイ・パターンは、第
２Ａ図のアイより第２Ｂ図のそれに近くなる。高速の場
合は特にそうである。こうしたシステムでは、そのひず
みがどんなものであれ、最適時間、すなわち、アイの
「真中」で抽出回路に指令するほうがずっと重要であ
る。

米国特許第４３３９８２３号には、多重レベル・ディジ
タル信号のアイ間隔の中心で発生するように時間調節さ
れた選択された遷移端を備えたパルスをもつ回復クロッ
ク信号を生成する装置が記憶されている。この特許出願
に記載されたシステムは、受信された信号が複数の所定
の閾値レベルのどれかと交差するたびに遷移マーカ信号
を生成する遷移マーカ生成手段を含んでいる。遷移マー
カ生成手段は、複数の遷移マーカ信号グループを発生さ
せ、各遷移マーカ信号グループの後にアイ間隔が入る。
抽出時間を確実に「アイの真中」で発生させるために、
このシステムは、特別な位相エラー検出回路４００を使
用している（第１０欄の４５行目以下）。この回路４０
０は、回復クロック信号の各サイクルの高レベル部分の
間に発生する遷移マーカの数と、回復クロック信号の各
サイクルの低レベル部分の間に発生する遷移マーカの数
をカウントするように設計されている。追加回路を使っ
て、これらの量が同じでないときに位相エラー信号が生
成される。しかし、このシステムは、複雑な設計と正弦
波信号を生成するためのアナログ回路を含み、単一チッ
プに集積するのが難しくなる。

米国特許第４２９５２２２号には、クロックを回復し、
局部搬送波と同相でそれに対して９０度シフトした信号
を使って受信信号を復調して形成される復調信号を抽出
するための構成が記載されている。このシステムは、抽
出時に、受信信号の位相が送信信号のｎ個の可能な送信
セグメントのどの位相セグメントに属しているかを検出
する論理回路を含んでいる。また、このシステムでは、
受信信号から誘導された信号の位相を、抽出時に位相シ
フトを用いて、検出された位相セクションの中央位相に
等しくすることにより、その信号と同位相または９０度
シフトした成分を形成するための計算も必要である。

米国特許第４３３５８２５号にも、入力データ信号が抽
出され、抽出周波数に従って保持されるクロック抽出機
構が記載されている。波形が最大電圧振幅をもつ時点の
前後に現れる波形部分の間の電圧差が検出される。最大
振幅をもつ波形部分の位相は、上記の差をゼロにすれば
決定でき、最大電圧振幅をもつ部分と同期したクロック
信号が入力データ信号から抽出され再生される。

しかし、前述の両特許とも受信クロックの複雑な処理が
必要であり、さらに、こうしたシステムは実際の受信デ
ータ・フローでどうしても発生する誤った遷移を処理で
きない。

米国特許第３８５１１０１号には、受信したディジタル
・データの位相を局部クロックの位相と同期させる適応
位相同期機構が記載されている。このシステムは、受信
データの各ビットの複数のサンプルを取る手段、データ
・ビットの遷移を見つけるモジューロ２加算器とアップ
ダウン・カウンタ、及び上記の遷移に応答して、局部パ
ルスに対する受信データの遷移の位置に応じて１ビット
の間隔を越える範囲にわたってデータの位相を調節す
る、位相訂正手段を含んでいる。このシステムは、また
いくつかの段をもつ抽出レジスタとその抽出レジスタよ
りも多くの段をもつ位相同期回路も含んでいる。位相同
期レジスタの所定の段は、抽出レジスタ内の遷移の初期
位置に応じて選択される。それらの段は、選択された段
のグループの中心付近で遷移が発生するように選択され
る。しかし、このシステムが誤った遷移（１ビット当た
り２以上）を無視する手段を含んでいるとしても、それ
は複雑で各ビットのサンプルが多数必要である。

Ｃ．問題点を解決するための手段 したがって、本発明の目的は、最適時に多重レベル・デ
ィジタル信号の入りビットを抽出するように抽出回路に
指令する、低価格で集積が容易なデバイスを提供するこ
とにある。

上記の目的を達成するために、多重レベル・ディジタル
信号の連続する２つの遷移間の時間を決定する手段と、
前の連続する２つの遷移に続く遷移の後で、前記の時間
の半分の時間が経ったとき、パルスＳＰＬを生成する手
段とをもつクロック抽出回路を設ける。前記ＳＰＬパル
スによって駆動されるフェーズ・ロック発振器は、パル
スＳＰＬと同相で、前記多重レベル・ディジタル信号の
アイ間隔の中心に一致する抽出クロック信号を生成す
る。

本発明の好ましい実施例によると、第１のカウンタＮが
第１の遷移の検出に応答して始動する。その動作は第２
の遷移が発生したときに停止する。したがって、第２遷
移で第１カウンタＮに記憶された結果Ｎ（ｉ）は、連続
する第１と第２の２つの遷移の間の時間を表わす。２分
割回路が、第２遷移で第１カウンタに記憶された結果Ｎ
（ｉ）を分割する。本発明の好ましい実施例は、また第
１カウンタＮ（ｉ）の値の半分を表わすと予測される第
２カウンタＫを生成するアップダウン・カウンタを含ん
でいる。この第２カウンタＫは、アイ間隔の真中と同相
の抽出クロックを生成するのに使用される。カウンタＫ
は、その現在値Ｋ（ｉ）を固定係数だけ増分するか、ま
たは逆に、Ｋ（ｉ）を固定減衰係数だけ減分することに
より、適応的に更新される。Ｋ（ｉ）とＮ（ｉ）／２を
比較する比較機構が、以下に示す規則にしたがって現在
値Ｋ（ｉ）の更新を制御する。第２遷移のときに値Ｋ
（ｉ）がＮ（ｉ）／２よりも大きい場合、カウンタＫ
は、その現在値を減分することにより更新される。逆
に、Ｋ（ｉ）がＮ（ｉ）／２よりも小さい場合、カウン
タＫは、その現在値を増分することにより更新される。
このようにして、カウンタＫから誘導される抽出クロッ
クはゆっくり変わり、第１カウンタＮの内容の突然の変
動を調整する。カウンタＫの更新値Ｋ（ｉ＋１）で初期
設定されたカウンタＰは、前記第１と第２の遷移に続く
遷移の検出に応答してＫ（ｉ＋１）からゼロへの動作を
開始し、その内容がゼロ値に達すると常にＳＰＬパルス
を送る。ＳＰＬパルスによって制御されるフェーズ・ロ
ック発振器は、アイ・パターンの中央と一致すると思わ
れる抽出クロックを生成する。

Ｄ．実施例 抽出時間決定の自動的適応性をもたない従来のクロック
回復回路の上記の欠点を回避するために、本発明は、前
記の固定遅延の代わりに自動適応遅延を使用する。第１
図は、本発明の基礎となる基本概念を示したものであ
る。アイ開放時間Ｎ（ｉ）の測定はブロック２０によっ
て行なわれる。これは、線上のデータ・フローから誘導
されるアナログ方形データ（ＡＳＤ）信号によって制御
されるカウンタＮを用いて実現される。カウンタＮ
（ｉ）の結果は、ブロック２１によって２分割され、最
良の抽出時間が決定される。この抽出時間は、アイの真
中でパルスを生成するブロック２２の他のカウンタＰに
よって決定される。このパルスは、フェーズ・ロック発
振器（ＰＬＯ）２３を駆動して、アナログ方形波信号の
アイの真中と同相の抽出クロックを生成する。

第３図に関して、次に本発明に含まれる基本ステップに
ついて説明する。第１図のブロック２０に関して前述し
たように、適応遅延はカウンタＮによってもたらされ
る。このカウンタＮは、ステップ３１で、ＡＳＤ信号の
負遷移があるたびにその後でリセットされる。次に、ス
テップ３２で、システムは、ＡＳＤ信号の次の正遷移を
検出する。その時から、ステップ３３で、カウンタＮは
ＡＳＤ信号のパルス幅の検出を開始する。これは、ステ
ップ３６でＡＳＤ信号が低下する時を検出することによ
って実現される。検出された時点で、ステップ３７で、
Ｎカウンタの値が記憶されてＮ（ｉ）と呼ばれ、次いで
それが分析される。実際には、Ｎ（ｉ）の誤った値を考
慮に入れることを避けるために、Ｎ（ｉ）が所定の閾値
Ｎ０より大きく、他の所定の値Ｎ１より小さいかどうか
を検出するテストが行なわれる。Ｎ（ｉ）が（Ｎ０，Ｎ
１）の外にある場合、計算された値Ｎ（ｉ）は、恐らく
誤り値であろうと見なされて考慮に入れられない。一
方、Ｎ（ｉ）の値が２つの閾値Ｎ０とＮ１の範囲内にあ
る場合、ステップ３８に進んで、適応値Ｋ（ｉ）を計算
する。この新しい値を使って、ＡＳＤ信号の次の正遷移
で抽出時間が決定される。

以前に計算された値Ｋ（ｉ−１）は、ＡＳＤ信号の負遷
移の前に抽出クロックを生成するのに使用された。ステ
ップ３２でのＡＳＤ信号の正遷移の検出から、ステップ
３４で、カウンタＰは動作し始める。カウンタＰが値Ｋ
（ｉ−１）に達するとすぐ、パルスが生成されて、フェ
ーズ・ロック発振器に送られ、データの抽出処理が行な
われる。

ステップ３８で、更新値Ｋ（ｉ）が決定された後、ステ
ップ３９で、Ｋ（ｉ）とＫ（ｉ−１）の比較が行なわれ
る。両方の値が同じ場合、ステップ４３に進み、そこ
で、ｉが増分される。このステップ４３は新しい処理に
先行する。両方の値が互いに異なる場合、Ｋ（ｉ）がＫ
（ｉ−１）より大きいか小さいかを決定するテストが行
なわれる。前者の場合、ステップ４２に進み、Ｋ（ｉ）
が以下の関係式にしたがって最終的に更新される。

Ｋ（ｉ）＝Ｋ（ｉ−１）＋１ 後者の場合、ステップ４１に進み、Ｋ（ｉ）が以下の関
係式にしたがって更新される。

Ｋ（ｉ）＝Ｋ（ｉ−１）−１ このようにして、パルス・ノイズの影響が回避されて、
Ｋ（ｉ）の内容がゆっくりと変化する。

クロック回復回路の好ましい実施例を、第４図と第５図
に示す。これらの図は、第４図に示すように配列する
と、システム全体を示す図となる。クロック回復回路の
この好ましい実施例は、ＡＳＤ線１０８上でパルス・フ
ローを受け取るように動作する。線１０８上のこの信号
は、Ｊ分割回路１１２を制御するのに使用される。Ｊ分
割回路１１２はプログラマブル除算器で、その商がＪレ
ジスタと呼ばれるレジスタ１１５に記憶される。Ｊレジ
スタ１１５に記憶された値は、外部プロセッサによって
必要に応じて容易に変更できる。Ｊ分割回路１１２はク
ロックによって駆動され、周波数値はＦｏである。後で
説明するように、Ｆｏの値は、クロック回復回路の必要
なすべての速度を考慮して決定される。Ｊ分割回路１１
２のエネーブル（ｅ）入力端は、リード線１０８上のＡ
ＳＤ信号を受け取って、以下に示すようにＪ分割回路１
１２を制御する。

ＡＳＤ信号が低レベルのとき、Ｊ分割回路１１２は待機
状態である。リード線１０８上のＡＳＤ信号が高レベル
になると、Ｊ分割回路１１２はカウントを始めて、リー
ド線１１３上のクロックのパルスＪ個ごとに１つのパル
スを生成する。Ｊ分割回路１１２はＡＳＤ信号が低レベ
ルになるとすぐリセットされるので、ｊｘＴｏ（Ｔｏは
１／Ｆｏに等しい）より持続時間が短いグリッチはすべ
て除去される。したがって、Ｊ分割回路１１２は、ＡＳ
Ｄ信号の高レベルが少なくともｊｘＴｏの間持続した後
ｊｘＴｏ時間経ってからその最初のパルスを送る。同様
に、ＡＳＤ信号が低レベルになる前のすべてのグリッチ
も考慮に入れられない。というのは、Ｊ分割回路１１２
をリセットするには最初のパルスで十分だからである。
信号Ｆｏ、ＡＳＤ及びリード線１１０上のＪ分割回路信
号のタイミングが第６図に示してある。第４図に関し
て、リード線１１０上のパルス列は、第３図の流れ図に
従ってＮ（ｉ）の値を決定する役割をもつ８ビット・カ
ウンタ１０９を駆動するのに使用される。カウンタＮ
（ｉ）回路１０９の出力は、バイトＱ０−Ｑ１−Ｑ２−
Ｑ３−Ｑ４−Ｑ５−Ｑ６−Ｑ７である。Ｑ０は最上位ビ
ット（ＭＳＢ）に相当し、Ｑ７は最下位ビット（ＬＳ
Ｂ）である。７つの下位ビットＱ１ないしＱ７がカウン
タＮの値を運ぶ。前記と同様に、カウンタＮ（ｉ）回路
は、リード線１０８上のＡＳＤ信号を受け取るエネーブ
ル入力端をもつ。したがって、ＡＳＤ信号が低レベルの
とき、カウンタＮ（ｉ）回路は初期設定状態に留めら
れ、ＡＳＤ信号が高レベルになったときだけカウント処
理が許可される。Ｎ（ｉ）カウンタ１０９の初期設定状
態は、ロードされる値が１６進数の「７Ｆ」、すなわち
０１１１１１１１（Ｑ０が０に等しく、他のすべてのビ
ットが１に等しい）であることを特徴とする。したがっ
て、最初のパルスがリード線１１０上に現われるとす
ぐ、Ｎ（ｉ）カウンタ１０９の出力が１００００００に
なり、したがってＱ０ビットは第６図に示すタイミング
図にしたがって高レベルになる。リード線１０７上のＱ
０は、ＡＳＤ信号が低レベルになったときだけ低レベル
に下がる。残りのビットＱ１−Ｑ２−…−Ｑ７は、ＡＳ
Ｄ信号が高レベル状態のときリード線１１０上に現われ
るパルスの数の値を運ぶ７ビット・ワードを構成する。
第３図のステップ３８によると、Ｎ（ｉ）の除算は最下
位ビットＱ７を除去することによって行なわれ、Ｑ１−
Ｑ２−…−Ｑ６から成る残りの６ビット・ワードは、６
ビット・バス１０５を介して比較機構１０１の第１入力
端に送られる。第２の６ビット・バス１０４は、Ｋ
（ｉ）の値を比較機構１０１の第２入力端に運んで、第
３図のステップ４０の比較を実行させる。比較機構１０
１は「アップ／ダウン」出力リード線１０２と「エネー
ブル」出力リード線１０３を有する。これらのリード線
は以下に示す規則に従う。

比較機構１０１の両入力１０４と１０５が等しいとき、
「エネーブル」出力１０３は低レベルにある。入力１０
４と１０５が異なるとき、「エネーブル」出力１０３は
高レベルにある。出力「アップ／ダウン」１０２が関係
するのは、「エネーブル」出力１０３が高レベルのと
き、すなわち、比較機構１０１の両入力が異なるときだ
けである。Ｎ（ｉ）／２がＫ（ｉ）より大きいと、「ア
ップ／ダウン」リード線１０２は高レベルにあり、逆
に、Ｎ（ｉ）／２がＫ（ｉ）より小さいと、リード線１
０２は低レベル状態である。

比較機構１０１の「アップ／ダウン」リード線と「エネ
ーブル」リード線は、以下のように動作する「アップ／
ダウン」カウンタ１０６を制御するのに使用される。

結果Ｎ（ｉ）の最上位ビットを運ぶリード線１０７が低
レベルになると、「アップ／ダウン」カウンタ１０６は
前の値Ｋ（ｉ）と両方のリード線１０２及び１０３から
新しい値Ｋ（ｉ＋１）を計算する。

「エネーブル」リード線１０３が低レベルの場合、比較
機構１０１の両入力１０４と１０５が等しいので、「ア
ップ／ダウン」カウンタはＫ（ｉ＋１）＝Ｋ（ｉ）を実
行する。

「エネーブル」リード線１０３が高レベルにあり、「ア
ップ／ダウン」リード線１０２が高レベルにある場合、
「アップ／ダウン」カウンタ１０６は演算Ｋ（ｉ＋１）
＝Ｋ（ｉ）＋１を実行する。この演算は第３図のステッ
プ４２の相補部分である。

「エネーブル」リード線１０３が高レベルにあり、「ア
ップ／ダウン」リード線１０２が低レベルにある場合、
「アップ／ダウン」カウンタ１０６は演算Ｋ（ｉ＋１）
＝Ｋ（ｉ）−１を実行する。同様に、この演算は第３図
のステップ４１の相補部分である。

したがって、「アップ／ダウン」カウンタ１０６は、適
応抽出時間を計算するのに使用される値Ｋ（ｉ）を連続
的に更新する。リード線１０７の各パルスでＫ（ｉ）の
値は１単位の変更しか認められないので、線上の不良伝
送によるＮ（ｉ）のグリッチや異常な値の影響が抑制さ
れる。

リード線１１０上の信号、Ｑ０信号とＮ（ｔ）及びＫ
（ｔ）のアナログ表現を示すタイミング図が、第７図に
示してある。以前に示したように、Ｋ（ｉ）の値に影響
を与えるすべての演算は、パルスＱ０の負遷移のときに
実行される。したがって、Ｎ（ｔ）、Ｋ（ｔ）及びＮ
（ｉ）及びＫ（ｉ）の間の関係は以下のとおりである。

Ｎ（ｉ）は、ｔがＱ０の負遷移に一致するときにＮ
（ｔ）から作成される列である。同様に、Ｋ（ｉ）は、
ｔがＱ０の負遷移に一致するときにＫ（ｔ）から作成さ
れる列である。

Ｎ（ｉ）カウンタ１０９は、７ビット・ワードＱ１−Ｑ
２−…−Ｑ７上にＮ（ｉ）の２進値を生成し、またＱ０
の値を運ぶリード線１０７上にＮ（ｉ）のパルス幅表示
を生成するので、第３図のステップ３７に基づいてＮ
（ｉ）を分析するのが好都合である。このようにして、
値Ｎ（ｉ）が第１の閾値Ｎ０より小さいかまたは第２の
閾値Ｎ１より大きいことを特徴とする、誤ったグリッチ
の存在を検出することができる。したがって、統計の目
的で、またはオペレータへの警告、特別のメッセージの
ホスト・システムへの送信など特定の処置をとるため
に、異常事象をカウントして管理することが可能にな
る。本発明の好ましい実施例では、以下で説明するよう
に、ブロック１１６は特にリード線１０７に接続されて
いる。このブロック１１６は、後で説明するようにＮ
（ｉ）の誤り値をカウントして抑制するように設計され
ている。

第５図に関して、Ｋ（ｉ）の値を運ぶ６ビット・バス１
０４とリード線１０７は、受信された信号のアイの真中
でパルスを生成するようにプログラマブル・カウンタ１
２２を制御するのに使用される。プログラマブル・カウ
ンタ１２２は以下のように動作する。

プログラマブル・カウンタ１２２の「ロード」入力端Ｌ
Ｄに送られたＱ０信号が低レベルにある間、バス１０４
上のＫ（ｉ）の値はカウンタ１２２にロードされたまま
になる。Ｑ０信号が高レベルに上がると、プログラマブ
ル・カウンタ１２２は、そのＣＫ入力端にクロックの各
パルスが入るごとに、Ｋ（ｉ）から０までカウントす
る。プログラマブル・カウンタ１２２が値０に達すると
すぐ、そのＳＰＬ出力端は、ｊｘＴｏに等しい幅をもつ
パルスを生成する。プログラマブル・カウンタ１２２の
ＣＫ入力端は、Ｊ分割回路１１７の出力線であるリード
線１２１に接続されている。Ｊ分割回路１１７は、ｊｘ
Ｔｏに等しい周期をもつ方形波信号をプログラマブル・
カウンタ１２２のＣＫ入力端に供給するという点で、Ｊ
分割回路１１２と類似している。しかし、リード線１１
０上の信号とは違って、リード線１２１上の信号は自由
に伝わる。すなわち、ＡＳＤ信号の状態とは無関係に存
在する。Ｊ分割回路１１７は、リード線１１３上でＪ分
割回路１１２を駆動するのと同じクロックによって駆動
される。除算パラメータＪの値は、バス１１８によって
Ｊ分割回路１１２及びＪ分割回路１１７に接続されたＪ
レジスタ１１５中に記憶される。Ｊ分割回路１１７は、
またリード線１２１上の信号の周波数の２倍の周波数を
もつ別の信号をリード線１３９上に供給するために使用
される。したがって、リード線１３９上の信号は、周波
数Ｆｏ／（ｊ／２）である。リード線１２１上の信号も
１３９上の信号も、第６図に示してある。

リード線１３９、１２１上の信号及びリード線１４０上
のＳＰＬ信号は、ブロック１２４に送られる。ブロック
１２４は、受信されたデータ・ストリームのアイの真中
に遷移をもつ回復クロックを生成するように設計され、
また抽出処理を制御するために使用される。ブロック１
２４は、バス１３１によってＬレジスタ１３２に接続さ
れたプログラマブル・カウンタ１３０を含んでいる。Ｌ
レジスタ１３２は、前述したプロセッサなど外部手段に
よってアドレスされる。プログラマブル・カウンタ１３
０の目的は、２分割回路１３７の後で正しいビット周波
数Ｆｂを供給するパルス列をリード線１３６上に生成す
ることであり、前記のパルス列はＳＰＬ信号上で位相が
固定されている。信号Ｆｂの位相を調節するための帰還
ループは、ＡＮＤゲート１２７をブロックできるインバ
ータ１２８を含んでいる。ＡＮＤゲート１２７は、また
ＳＰＬ信号を運ぶリード線１３９と１４０に接続されて
いる第２と第３の入力端をもつ。ブロック１２４は、ま
たインバータ１２９からＳＰＬの補信号を受け取るＡＮ
Ｄゲート１２５も含んでいる。ＡＮＤゲート１２５は、
リード線１４５に接続された第２の入力端をもち、リー
ド線１４５は、ｊｘＴｏの周期とリード線１２１上の信
号の位相とは逆の位相をもつ方形波信号を運ぶ。ＡＮＤ
ゲート１２５と１２７の両出力端は、ＯＲゲート１２６
に接続されている。ＯＲゲート１２６の出力端は、プロ
グラマブル・カウンタ１３０にいわゆるマスタ・クロッ
クＭＣＫを供給する。

ブロック１２４は、リード線１２１と１３９上のクロッ
ク信号及びＳＰＬ信号を用いて、適切な抽出時間を決定
するのに使用される回復クロックＦｂを供給する。ＰＬ
Ｏアウト・クロックＰＬＯＣＫは、ＳＰＬによって制御
された位相と連続分割によってリード線１１３上のＦｏ
クロックから生成された周波数Ｆｂをもつクロックであ
る。

ＦｏとＦｂの関係は以下のとおりである。

この関係は、プログラマブル・カウンタ１２２と１３０
によってリード線１１３上のＦｏ信号が連続処理される
ためである。したがって、項ｊｘ１を調節すれば、単一
のクロックＦｏにより、伝送線上で広範囲の速度が可能
になる。後で説明するように、項ｊを調節すれば、クロ
ック回復回路の基本ジッタの値を制御できる。

回路１２４は、以下に示すように動作する。

第８Ａ図及び第８Ｂ図に関して、線１３８上の方形波信
号がＳＰＬ信号より進んでいると仮定する。インバータ
１２９があるため、ＡＮＤゲート１２５の出力端は、Ｓ
ＰＬ信号が低レベルのとき常に低レベルに設定される。
したがって、ＡＮＤゲート１２５の出力は、ＳＰＬ信号
が低レベルにある間パルス列を送る。各パルスの間隔
は、ｊｘＴｏである。ＳＰＬパルスも長さがｊｘＴｏな
ので、ＡＮＤゲート１２５の出力端は１パルスだけ欠け
た一定のパルス列を送る。この特徴のため、ＡＮＤゲー
トが非活動状態であると仮定すると、リード線１３５上
のマスタ・クロックは、リード線１２１上にある、周期
がｊｘＴｏで自由に走るクロックの周波数よりやや遅い
周波数をもつ。したがって、プログラマブル・カウンタ
１３０によって送られ、次いで２分割回路によって分割
される列パルスは、絶えず遅れる。

上記の遅延を補償するために、ＡＮＤゲート１２７が導
入された。ＡＮＤゲート１２７は、ＳＰＬパルスが高レ
ベルのとき、すなわち、ＡＮＤゲート１２５の出力が静
止しているときだけ、 ｊｘＴｏ／２だけ遅れた２つの単一パルスを生成するこ
とができる。この２つの特別パルスを生成する条件は、
インバータ１２８によって決定される。２つの特別パル
スは、リード線１３８上のＰＬＯＣＫが低レベルのと
き、すなわち、回復クロックが遅れているときに生成さ
れる。これらの特別パルスは、リード線１３６上のプロ
グラマブル・カウンタ１３０の出力端での次のパルスの
生成をやや早く実行させ、クロック回復システムが次第
にその遅延を補償できるようにする。第９Ａ図と第９Ｂ
図に、ＳＰＬ、リード線１２１と１３９上に信号、ＡＮ
Ｄゲート１２５と１２７の出力、及びその他の上記の信
号のタイミング図を詳しく示す。

ＡＮＤゲート１２７があるために、リード線１３５上の
マスタ・クロックは、回復クロックが進んでいる状況に
比べてクロック回復システムが遅れているときに、２つ
の特別パルスを供給することができる。しかし、前記の
いずれかの状況にあるマスタ・クロックと、回復クロッ
クがＳＰＬと正確に同期しているときのマスタ・クロッ
クとの差はわずか１パルスである。この状況の例を、第
１０図に示す。この場合、時点ｔ１で、ＳＰＬ信号は高
レベルになる。ＰＬＯＣＫ信号が依然として低レベルに
あるので、ＡＮＤゲート１２７は、時点ｔ２で発生する
リード線１３９上の正遷移を送る。この正遷移は、ＯＲ
ゲート１２６によってプログラマブル・カウンタ１３０
に送られ、プログラマブル・カウンタ１３０は、最終的
にリード線１３６上で、したがって、リード線１３８上
で正パルスを生成する。その直後に、インバータ１２８
の出力が低レベルになり、ＡＮＤゲート１２７に入る。
したがって、リード線１３５上のマスタ・クロックは、
カウンタ１３０の出力を切り替えるために１パルスしか
送っていない。すなわち、一定のパルス列が、第８Ａ
図、第８Ｂ図、第９Ａ図及び第９Ｂ図のように同期があ
まり実現されてない場合に比べてわずか１パルスの差
で、リード線１３４上に現われた。

結論として、基本ジッタは、ｊｘＴｏの値によって決定
され、パラメータｊの値を変えるだけで簡単に調節でき
る。これは、プロセッサなどの前記外部手段でＪレジス
タ１１５と１１９の内容を更新することによって行なわ
れる。すなわち、Ｊレジスタ１１９をアドレスするプロ
セッサが、ユーザの必要に応じてジッタの値を制御でき
る。たとえば、プロセッサはｊの高レベル値を記憶し
て、クロック回復システムがアイの真中にまだ固定され
ていないとき、抽出時間の迅速な粗調節を行なわせる。
Ｋ（ｉ）の値が絶えず増加しているとき、この状況がプ
ロセッサによって検出される。しかし、本発明のクロッ
ク回復回路がアイの真中に大体固定されているときは、
プロセッサはｊの値を変えて、抽出時間は遅いがずっと
精密な制御を行なわせる。

以前に見たように、プロセッサは、伝送のビット周波数
を修正せずに、積Ｌｘｊを一定に保つだけで基本ジッタ
１／ｊを変えることができる。これはレジスタＬ１３２
をアドレスすることで実現される。

第４図に関して、ブロック１１６は、カウンタ１０９に
よって測定されたＮ（ｉ）値を解析することによって伝
送の管理を実行できると述べた。このことを、第１１Ａ
図、第１１Ｂ図、第１１Ｃ図及び第１１Ｄ図に関して詳
細に説明する。

第１１Ａ図には、誤りＡＳＤパルスの出現を示す信号２
０１を作り出すのに必要なすべての信号が記載されてい
る。ブロック１１６は、バス１０５上のＮ（ｉ）と、バ
ス１３１及び２００上で運ばれる最小閾値及び最大閾値
とを比較するように設計されている。バス１３１は、第
５図に関して上述したＬレジスタ１３２の出力線であ
る。リード線１０７上の信号Ｑ０もブロック１１６によ
って使用される。

第１１Ｂ図では、ブロック１１６は、２つの比較機構Ｃ
ＯＭＰ２２０と２２１を含み、その両方ともＱ１ないし
Ｑ６を搬送するバス１０５に接続された第１の入力端を
もっている。比較機構２２０の第２の入力端は、Ａレジ
スタ（ＲＥＧ）２５０に記憶された値Ａ１ないしＡ６を
搬送するバス２００に接続されている。この６ビット・
ワードは、リード線２０１上のエラー信号が生成される
ＡＳＤ幅の最小値に相当する。Ａレジスタ２５０は、第
３図のステップ３７に出てくる値Ｎ０を記憶している。
比較機構２２１の第２の入力端は、Ｌレジスタ１３２に
ロードされた値Ｌを搬送するバス１３１に接続されてい
る。この値ＬはＡＳＤ信号の最大許容長に相当する。し
たがって、カウンタＮ１０９の出力、すなわち、ワード
Ｑ１ないしＱ６が、Ａレジスタ２５０に記憶された値及
びＬレジスタ１３２の値と比較される。

Ｎカウンタの値がＡ１ないしＡ６の値に達すると、第１
１Ｄ図に示すように、リード線２０２上の比較機構２２
０の出力にパルスが現われる。このパルスが、ラッチ２
２２の「セット」入力端に送られる。ラッチ２２２の出
力線は、出力リード線２０７をもつＮＯＲゲート２２６
に接続されている。ＮＯＲゲート２２６の第２の入力端
は、Ｑ０の値を搬送するリード線１０７に接続されてい
る。したがって、Ｎの値がＡ１ないしＡ６に達すると、
ＮＯＲゲート２２６の出力は、Ｑ０が低レベルになった
とき、かつリード線２０６が低レベルにある場合、リー
ド線２０７にパルスを生成する。ラッチ２２２は、低電
圧レベルで作動しＮＡＮＤゲート２２５の出力リード線
２０５に接続されている、「リセット」入力端をもつ。
このＮＡＮＤゲート２２５は、リード線１０７上で信号
Ｑ０を受け取り、リード線２０４上でＤラッチ２２４に
よって生成された信号をも受け取る。Ｄラッチ２２４
は、リード線１０７に接続されたＤ入力端とリード線１
１０に接続されたクロック入力端をもつ。すなわち、信
号Ｑ０が現われ、Ｊ分割回路１１２によって生成された
リード線１１０上の信号に同期しているときに、Ｄラッ
チ２２２はリセットされる。

同様に、Ｎカウンタ１１２の値とＬが等しいとき、比較
機構２２１は、リード線２０３上にパルスを生成し、そ
れがラッチ２２３の「セット」入力端に送られる。ラッ
チ２２３の「セット」入力端は、第１１Ｂ図に示すよう
に高電圧レベルに応答する。ラッチ２２３は、その低レ
ベルに応答する「リセット」入力端にリード線１０７が
接続されているので、Ｑ０信号が低レベルになるときリ
セットされる。ラッチ２２３の出力端は、エラー信号を
ＯＲゲート２２７に送るリード線２０８に接続されてい
る。ＯＲゲート２２７の出力線２０９は、ラッチ２２８
に接続されている。ラッチ２２８は、最終ＡＳＤ幅エラ
ー検出信号を記憶する。この信号は、（アラーム信号、
統計目的の記憶など）特定の処置を取るために、リード
線２０１によってプロセッサなどの外部手段に送られ
る。このラッチ２２８は、エラー状況が外部プロセッサ
によって認識されたとき、リード線２１０によってリセ
ットされる。

第１１Ｃ図に関して、リード線２０２、２０３及び２０
４上の信号を使って、Ｎ（ｉ）の不良値、すなわち範囲
（Ｎ０，Ｎ１｝に含まれない値が「アイの真中」の適応
計算で考慮に入れられることが防止される。ラッチ２２
９は、リード線２０２上の正パルスによってセットさ
れ、ＯＲゲート２５５の出力端からリード２４１を介し
て送られた正パルスによってリセットされる。ＯＲゲー
ト２５５は、リード線２０３に接続された第１の入力端
とインバータ２４０の出力線に接続された第２の入力端
をもち、インバータ２４０は、リード線２０４上の信号
の補信号を供給する。ラッチ２２９の出力線は、ＡＮＤ
ゲート２３０に接続され、ＡＮＤゲート２３０は、比較
機構１０１からリード線１０３を介して供給される「エ
ネーブル」信号で制御される第２の入力端をもつ。ＡＮ
Ｄゲート２３０の出力は、リード線２４６を介して「ア
ップダウン」カウンタ１０６の「エネーブル」入力端に
送られる。すなわち、リード線２４６は、第４図に関し
て述べた以前のリード線１０３の代わりとなる。したが
って、Ｋカウンタの更新は、Ｎ（ｉ）の値が正しいと認
識され、誤ったアイ・パターンの発生の影響が抑制され
るときにしか行なわれない。ブロック１１６に関する動
作を要約したタイミング図を第１１Ｄ図に示す。

前述のように、本発明の好ましい実施例は、ＨＤＢｎな
ど２進コーディング・フォーマットに基づく通信チャン
ネル上でのデータ伝送に関するものであるが、本発明の
クロック回復システムは、多重レベル・ディジタル信号
からクロック信号を回復するのにも使用できることに留
意されたい。たとえば、８レベルの帯域制限ディジタル
信号では、第１Ｃ図のブロック１０、１１及び１２の代
わりに一群の閾値を用いてｘ（ｔ）の閾値交差を検出す
る。すなわち、ｘ（ｔ）の大きさがある論理レベルから
別の論理レベルに変化するとき、ｘ（ｔ）による閾値レ
ベルの分割または通過が検出される。この検出から、わ
ずか２つのレベルしかもたない信号ＡＳＤが誘導され
る。信号ＡＳＤは、ｘ（ｔ）の閾値交差と同相の遷移を
もち、前記内容に従って抽出時間を制御するのに使用さ
れる。第１２図に、８レベル・ディジタル信号ｘ（ｔ）
のタイミング図と、それに対応する、本発明による予測
式クロック回復システムを駆動するＡＳＤ信号を示す。
この信号は、ＡＳＤクロックから、最適時間に発生する
適応抽出時間を誘導する。

Ｅ．発明の効果 本発明により、特にＨＤＢｎバイポーラ・コードなどの
バイポーラ・コードを使用するために、アイ・パターン
の「真中」で抽出クロックを生成する低価格デバイスが
提供される。また、本発明により、アイが最も広く開い
ている時点を前もって決定してタイミング情報を誘導す
るデバイスが提供される。

さらに、本発明により、低価格の論理要素を用いて設計
された予測式適応抽出時間決定手段をもつ予想式クロッ
ク回復回路が提供される。

【図面の簡単な説明】

第１図は、本発明の広範な原理を記した図である。 第２Ａ図と第２Ｂ図は、アイ・パターンの代表的な例を
記した図である。 第２Ｃ図は、データ・フローから誘導される抽出クロッ
クを生成する従来の方法を記した図である。 第３図は、本発明の原理に含まれる差と基本ステップを
説明する流れ図である。 第４図と第５図は、本発明による好ましい実施例を示し
た図である。 第６図、第７図、第８Ａ図、第８Ｂ図、第９Ａ図、第９
Ｂ図、及び第１０図は、本発明の好ましい実施例の動作
を示す様々なタイミング図である。 第１１Ａ図、第１１Ｂ図、第１１Ｃ図及び第１１Ｄ図
は、Ｎカウンタの誤り値を管理できるブロック１１６の
実施を示す図である。 第１２図は本発明の多重レベル・ディジタル信号への適
用を示す図である。 １０１……比較機構、１０４、１０５、１１８、１３１
……バス、１０６……アップダウン・カウンタ、１０９
……Ｎ（ｉ）カウンタ、１１２、１１７……Ｊ分割回
路、１１５……Ｊレジスタ、１１６……ブロック、１２
２、１３０……プログラマブル・カウンタ、１２４……
ブロック、１３２……Ｌレジスタ、１３７……２分割回
路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 パテイツク・ジャニイー フランス国06610ラ・ゴード、シユマン・ ド・レルミタージユ173番地 (72)発明者 エリツク・ラルマーン フランス国06610ラ・ゴード、シユマン・ デ・チヤーベツツ、ヴイラ“レ・ボイス・ ホリ”（番地なし) (56)参考文献 特開 昭62−217724（ＪＰ，Ａ) 特開 昭59−143444（ＪＰ，Ａ) 特開 昭54−35666（ＪＰ，Ａ) 実開 昭60−40149（ＪＰ，Ｕ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】多重レベル・デジタル信号の連続する第１
   及び第２の遷移を検出する手段を有し、前記多重レベル
   ・デジタル信号からクロック信号を抽出する回路におい
   て、 プロセッサによる制御下で基本クロック信号をＪ分割
   (Ｊは任意の整数)して出力するＪ分割手段と、 前記第１の遷移から前記第２の遷移までの間、前記Ｊ分
   割手段で分割されたクロック信号をカウントしてカウン
   ト数Ｎ(ｉ)を発生する第１カウンタと、 前記カウント数Ｎ(ｉ)を２で割った数(Ｎ(ｉ)／２)を発
   生する手段と、 Ｋ(ｉ)＝(Ｎ(ｉ)／２)として前記Ｋ(ｉ)の１つ前のＫ
   (ｉ−１)と前記Ｋ(ｉ)とを比較して、Ｋ(ｉ−１)がＫ
   (ｉ)に等しくなるように前記Ｋ(ｉ−１)に加算または減
   算してその結果をＫ(ｉ)として出力する手段と、 前記出力されたＫ(ｉ)値をカウントし所定の値に達した
   らパルスを発生する第２カウンタと、 前記パルスに同相で前記第１及び第２の遷移の中間位置
   で遷移するクロック信号を生成するフェーズ・ロック発
   振器と、 を設けたことを特徴とするクロック信号抽出回路。