JPS61179630A - デイジタル信号受信クロツク発生回路 - Google Patents
デイジタル信号受信クロツク発生回路Info
- Publication number
- JPS61179630A JPS61179630A JP60020238A JP2023885A JPS61179630A JP S61179630 A JPS61179630 A JP S61179630A JP 60020238 A JP60020238 A JP 60020238A JP 2023885 A JP2023885 A JP 2023885A JP S61179630 A JPS61179630 A JP S61179630A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- phase
- comparator
- enters
- signal
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号受信クロック発生回路に関する
ものである。
ものである。
ディジタル伝送に於いて受信パルス列からクロックを抽
出する際、普通予定されている最長距離の場合に最適と
なる様に位相を合わせていたが、短距離の場合には不適
当であると云う問題があり、此の改善が望まれていた。
出する際、普通予定されている最長距離の場合に最適と
なる様に位相を合わせていたが、短距離の場合には不適
当であると云う問題があり、此の改善が望まれていた。
最近電子交換機と端末装置間をディジタル加入者線で接
続する場合が増えている。此の場合電子交換機側からバ
イポーラ形のパルス信号を送出し、端末装置側ではＤＰ
ＬＬ回路により受信波形の立上がりから受信データの′
位相を検出し、データ打抜き用クロックを作成していた
。
続する場合が増えている。此の場合電子交換機側からバ
イポーラ形のパルス信号を送出し、端末装置側ではＤＰ
ＬＬ回路により受信波形の立上がりから受信データの′
位相を検出し、データ打抜き用クロックを作成していた
。
此の場合電子交換機と端末装置間のディジタル加入者線
の距離の内嵌も多く利用される距離を想定して検出した
立上がり位相と打抜き用クロックの位相を決定し、此の
値に位相を固定にし、此の距離以外の場合にも其の侭使
用するのが普通であった。
の距離の内嵌も多く利用される距離を想定して検出した
立上がり位相と打抜き用クロックの位相を決定し、此の
値に位相を固定にし、此の距離以外の場合にも其の侭使
用するのが普通であった。
第３図は受信波形の変化を説明する図である。
第３図（ａ）に示す送出波形が伝送路を伝搬して送られ
、距離が長くなるに従い波形の大きさも減衰し、波形も
鈍って来る。
、距離が長くなるに従い波形の大きさも減衰し、波形も
鈍って来る。
第３図（ｂ）は此の様に伝送距離が大きくなるに従い波
形の大きさも減衰し、波形も鈍り、且つ時間的にも遅れ
た受信信号波形を示す。
形の大きさも減衰し、波形も鈍り、且つ時間的にも遅れ
た受信信号波形を示す。
第３図（ａ）に於いて、ｉ印は理想的な打抜き位相を示
し、此の位相で打抜く時最もエラーの発生する可能性は
少ない。然し波形の大きさも減衰し、波形も鈍って来た
第３図（ｂ）に示す様な場合には打抜き位相は図示する
様に右に移動した方が良いことは山のピーク位置からも
明らかである。
し、此の位相で打抜く時最もエラーの発生する可能性は
少ない。然し波形の大きさも減衰し、波形も鈍って来た
第３図（ｂ）に示す様な場合には打抜き位相は図示する
様に右に移動した方が良いことは山のピーク位置からも
明らかである。
従ってディジタル加入者線の距離が大幅に異なり、受信
波形が大きく変わる場合には従来の様に検出した立上が
り位相と打抜き用クロックの位相を固定の侭では理想的
な位相でデータを打抜くことは出来ず、エラー発生の原
因となると云う欠点があった。
波形が大きく変わる場合には従来の様に検出した立上が
り位相と打抜き用クロックの位相を固定の侭では理想的
な位相でデータを打抜くことは出来ず、エラー発生の原
因となると云う欠点があった。
本発明の目的は上記従来方式の欠点を除去し、受信波形
の大きさによりデータ打抜き用クロックの位相を変化さ
せて伝送特性の改善及び伝送距離の長距離化を行うこと
が出来るディジタル信号受信クロック発生回路を提供す
ることである。
の大きさによりデータ打抜き用クロックの位相を変化さ
せて伝送特性の改善及び伝送距離の長距離化を行うこと
が出来るディジタル信号受信クロック発生回路を提供す
ることである。
〔問題点を解決するための手段〕
問題点を解決するための手段は、ディジタル加入者線伝
送に於いて、端末側の受信データの打ち抜き位相を該受
信データの振幅の大小により調整することにより達成さ
れる。
送に於いて、端末側の受信データの打ち抜き位相を該受
信データの振幅の大小により調整することにより達成さ
れる。
〔作用〕 。
本発明に依ると受信データの振幅が成る基準値より大き
いか否かにより、受信データから抽出したクロックの位
相を調整して受信データの打ち抜きを行うので伝送特性
の改善を可能とし、従って伝送距離の長距離化を計るこ
とが出来ると云う効果が生まれる。
いか否かにより、受信データから抽出したクロックの位
相を調整して受信データの打ち抜きを行うので伝送特性
の改善を可能とし、従って伝送距離の長距離化を計るこ
とが出来ると云う効果が生まれる。
第１図は本発明に依るディジタル信号受信クロック発生
回路の一実施例を示す図である。
回路の一実施例を示す図である。
第２図は本発明に依るディジタル信号受信クロック発生
回路の動作説明図である。
回路の動作説明図である。
図中、１はトランス、２は整流回路、３はピーク値・し
きい値設定回路、４．５は夫々コンパレータ、６はフリ
ップフロップ回路、７はＰＬＬ回路、８は位相調整回路
である。
きい値設定回路、４．５は夫々コンパレータ、６はフリ
ップフロップ回路、７はＰＬＬ回路、８は位相調整回路
である。
以下図に従って本発明の詳細な説明する。
電子交換機側からのバイポーラ形のパルス信号（其のパ
ルスの大きさは３Ｖ）はトランス１を通り、整流回路２
に入り、ユニポーラ形のパルス信号となる。
ルスの大きさは３Ｖ）はトランス１を通り、整流回路２
に入り、ユニポーラ形のパルス信号となる。
此のユニポーラ形のパルス信号はコンパレータ５の十入
力端子とピーク値・しきい値設定回路３に入る。
力端子とピーク値・しきい値設定回路３に入る。
ピーク値・しきい値設定回路３は波形の鈍ったユニポー
ラ形のパルス信号を受信して、其のピーク値■をホール
ドしてコンパレータ４に出力し、且つしきい値■をコン
パレータ５の一入力端子に出力する。
ラ形のパルス信号を受信して、其のピーク値■をホール
ドしてコンパレータ４に出力し、且つしきい値■をコン
パレータ５の一入力端子に出力する。
ピーク値・しきい値設定回路３の出力のしきい値■は普
通ピーク値■の半分値に設定され、此の値がコンパレー
タ５の一入力端子に印加される。
通ピーク値■の半分値に設定され、此の値がコンパレー
タ５の一入力端子に印加される。
従って今第２図（ａ）に示す鈍った波形が整流回路２の
出力波形とすれば、第２図（ｂ）に示すパルス波形がコ
ンパレータ５の出力に現れ、此の整形されたパルス信号
はフリップフロップ回路６、及びＰＬＬ回路７に入る。
出力波形とすれば、第２図（ｂ）に示すパルス波形がコ
ンパレータ５の出力に現れ、此の整形されたパルス信号
はフリップフロップ回路６、及びＰＬＬ回路７に入る。
一方ピーク値■はコンパレータ４の十入力端子に入る。
此のコンパレータ４の一入力端子に印加される基準電圧
ＶＡは伝送損失により変化するが、−例として２ｖに設
定され、若しピーク値■が此の基準電圧ｖＡより大きい
時は“ｌ”を、基準電圧ＶＡより小さい時は“０”を出
力する。
ＶＡは伝送損失により変化するが、−例として２ｖに設
定され、若しピーク値■が此の基準電圧ｖＡより大きい
時は“ｌ”を、基準電圧ＶＡより小さい時は“０”を出
力する。
従って伝送距離が短い時は“ｌ”の信号を、伝送距離が
長い時は“０”の信号を出力することになる。
長い時は“０”の信号を出力することになる。
ＰＬＬ回路７に於いて抽出されたクロックは位相調整回
路８に入り、位相調整回路８の制御入力にコンパレータ
４の出力信号が入る。
路８に入り、位相調整回路８の制御入力にコンパレータ
４の出力信号が入る。
従って若し伝送距離が短い時は“ｌ”の信号が位相調整
回路８の制御入力に加わり、若し伝送距離が長い時は“
０”の信号が位相調整回路８の制御入力に加わって位相
を制御する。此の様に位相を制御されたクロックにより
フリップフロップ回路６でデータを打ち抜（。
回路８の制御入力に加わり、若し伝送距離が長い時は“
０”の信号が位相調整回路８の制御入力に加わって位相
を制御する。此の様に位相を制御されたクロックにより
フリップフロップ回路６でデータを打ち抜（。
以上詳細に説明した様に本発明によれば、伝送距離によ
り、即ち受信波形の大きさによりデータ打抜き用クロッ
クの位相を変化させて伝送特性の改善及び伝送距離の長
距離化を行うことが出来るディジタル信号受信クロック
発生回路を実現出来ると云う大きい効果がある。
り、即ち受信波形の大きさによりデータ打抜き用クロッ
クの位相を変化させて伝送特性の改善及び伝送距離の長
距離化を行うことが出来るディジタル信号受信クロック
発生回路を実現出来ると云う大きい効果がある。
第１図は本発明に依るディジタル信号受信クロック発生
回路の一実施例を示す図である。 第２図は本発明に依るディジタル信号受信クロック発生
回路の動作説明図である。 第３図は受信波形の変化を説明する図である。 図中、■はトランス、２は整流回路、３はピーク値・し
きい値設定回路、４．５は夫々コンパレータ、６はフリ
ップフロップ回路、７はＰＬＬ回路、８は位相調整回路
である。 弄 １ 図 第？ 図
回路の一実施例を示す図である。 第２図は本発明に依るディジタル信号受信クロック発生
回路の動作説明図である。 第３図は受信波形の変化を説明する図である。 図中、■はトランス、２は整流回路、３はピーク値・し
きい値設定回路、４．５は夫々コンパレータ、６はフリ
ップフロップ回路、７はＰＬＬ回路、８は位相調整回路
である。 弄 １ 図 第？ 図
Claims (1)
- ディジタル加入者線伝送に於いて、端末側の受信データ
の打ち抜き位相を該受信データの振幅の大小により調整
することを特徴とするディジタル信号受信クロック発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020238A JPS61179630A (ja) | 1985-02-05 | 1985-02-05 | デイジタル信号受信クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020238A JPS61179630A (ja) | 1985-02-05 | 1985-02-05 | デイジタル信号受信クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61179630A true JPS61179630A (ja) | 1986-08-12 |
Family
ID=12021612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60020238A Pending JPS61179630A (ja) | 1985-02-05 | 1985-02-05 | デイジタル信号受信クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61179630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4941151A (en) * | 1987-10-19 | 1990-07-10 | Internationl Business Corporation | Predictive clock recovery circuit |
-
1985
- 1985-02-05 JP JP60020238A patent/JPS61179630A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4941151A (en) * | 1987-10-19 | 1990-07-10 | Internationl Business Corporation | Predictive clock recovery circuit |
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