DE3783131T2

DE3783131T2 - Verfahren fuer musternahme mit anpassbarer schwelle.

Info

Publication number: DE3783131T2
Application number: DE8787906009T
Authority: DE
Inventors: Suresh Cheemalavagu; Anders Eriksson; S Ramesh
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1986-09-05
Filing date: 1987-09-04
Publication date: 1993-06-03
Anticipated expiration: 2007-09-05
Also published as: EP0289526A4; ATE83593T1; JPH0821955B2; WO1988001809A1; JPH01500870A; US4879727A; EP0289526B1; DE3783131D1; EP0289526A1

Description

Die Erfindung betrifft Datenübertragung und insbesondere die Anpassung einer mit einer Übertragungsleitung verbundenen Einrichtung zwecks Korrektur einer variierenden Signalstärke auf der Leitung.

HINTERGRUND DER ERFINDUNG

Das Committee Consultative International Telephone and Telegraphique (CCITT) hat Normen für die Integrated Services Digital Networks (ISDN), die sogenannten I- Series-Empfehlungen, entworfen. In diesen Empfehlungen sind zwei B-Kanäle und ein D-Kanal vorgesehen, die in Mustern ("Rahmen") einer bestimmten Struktur übertragen werden. Die Struktur enthält ein Rahmungs-E-Signal-Bit, das jedem Rahmen vorausgeht.
Die Signale auf den B- und D-Kanälen werden von einem Netzwerk her durch einen von mehreren Anschlüssen (Anschlußausrüstung oder "TE"), die entlang einer Übertragungsleitung geschaltet sind, in Rahmen an einem Vierdraht-Interface oder Referenzpunkt empfangen. Da die Signalstärke mit der Distanz entlang der Leitung abnimmt und da die CCITT-Normen feststehende Schwellensignalstärken zum Repräsentieren einer aktiven Leitung bestimmen, verlangen die TEs eine "Adaption" zum Kompensieren des schwindenden Signals. Neben dem Signalschwund auf der Leitung führt das Vorhandensein von mehreren Übertragungsanschlüssen an der Leitung zu einer Spannungsaddierung, die die Amplitude des von der TE empfangenen Signals beeinflussen kann.
Herkömmlicherweise sind verschiedene Konzeptionen "adaptiver Schwellenwerte" bekannt, die einen großen Dynamikbereich der auf der Übertragungsleitung vorhandenen Signale erlauben. Beispielsweise wird allgemeinhin ein Abtasten der F-Bit-Signalstärke benutzt. Jedoch kann aufgrund der Relaxationsrauschgrenze die Signalstärke des F-Bit sogar 160 % eines Nennwertes betragen, und somit ist das F-Bit nicht der beste Indikator der Signalstärke, auf dem die Anpassung basieren kann. Bei anderen Konzeptionen wird die Stärke des D-Kanal-Signals verwendet, aber da mehrere Anschlüsse gleichzeitig D-Kanal-Daten übertragen können, bis eine "Kollision" auftritt, bildet die Stärke des D-Kanal-Signals ebenfalls nicht die beste Basis für die Anpassung.

ÜBERBLICK ÜBER DIE ERFINDUNG

Ein Verfahren für adaptive Schwellenwerte gemäß der Erfindung benutzt die Signalstärke des B-Kanals als Basis der adaptiven Schwellenwertbildung. Da zu irgendeinem Zeitpunkt lediglich ein Anschluß eines Netzwerks auf dem B-Kanal eine Übertragung durchführt, bildet die auf dem B-Kanal empfangene Signalstärke eine gute Basis für die Anpassung. Falls auf dem Anschluß keine B-Kanal-Daten empfangen werden, D-Kanal-Daten jedoch empfangen werden, wird bei der adaptiven Schwellentechnik der Erfindung die Signalstärke des D-Kanals abgetastet, um den Schwellenwert zu bilden. Wenn weder auf dem B- noch dem D-Kanal Daten empfangen werden, wird bei der Technik das F-Bit zwecks Schwellenwertanpassung abgetastet. Auf diese Weise wird diejenige "Markierung" in dem Rahmen abgetastet, die den geringsten Spannungsaddierungseffekt aufweist, um den adaptiven Schwellenwert zu aktualisieren.
Als bevorzugte Unterstützung der Erfindung bewirkt ein geschaltetes Kondensatorfilter eine laufende Messung der in den Proben beobachteten Spitzenwerte. Der Schwellenwert wird dann auf 55 % der in den Proben festgestellten Spitzenwerte eingestellt.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt ein Schaubild der Rahmenstruktur, die in der I-Series der CCITT-Empfehlungen aufgeführt ist.
Fig. 2 zeigt ein Zustands-Schaubild der adaptiven Schwelleneinrichtung nach der Erfindung.
Fig. 3 zeigt ein Blockschaltbild einer Einrichtung einer Adaptivschwellenwert-Probensteuerung (ATSC) nach der Erfindung.
Fig. 4 zeigt ein Schaubild eines Teils der adaptiven analogen Leitungsinterface-Schwellenwertsteuerung, die in Verbindung mit der Erfindung verwendet wird.
Fig. 5 zeigt ein Zeitgebungsschaubild der vier Steuersignale, die von der adaptiven Schwellenwerteinrichtung nach der Erfindung benutzt werden.
Fig. 6 zeigt ein Zeitgebungsschaubild von drei Fällen zur Veranschaulichung der Operation der adaptiven Schwellenwerteinrichtung nach der Erfindung.

DETAILLIERTE BESCHREIBUNG EINER BEVORZUGTEN AUSFÜH- RUNGSFORM

Fig. 1 zeigt die Rahmenstruktur, die bei den Endeinrichtungen des Netzwerks (NT) und der Anschluß-Ausrüstung (TE) verwendet wird und den CCITT-Normen genügt. Der obere Bereich von Fig. 1 zeigt den Aufbau, der beim Übertragen von NT zu TE verwendet wird; und der untere Bereich den beim Übertragen von TE zu NT verwendeten Aufbau. Die Kenntnis der "I-Series-Empfehlungen" ist wichtig zum Verständnis der Erfindung. Wie Fig. 2 zeigt, weist jeder Rahmen 48-Bit-Signale auf, die in einem Zeitintervall von 250 Mikrosekunden auftreten. Für die Beschreibung der Erfindung sind die in Fig. 1 gezeigten Bits mit den Bezeichnungen "F", "L", "B1" und "B2" sowie "D" wichtig.
Bei dem adaptiven Schwellenwertverfahren der Erfindung werden die Rahmen von Signalen, die auf einer TE oder NT empfangen werden, abgetastet. Diese Technik läßt sich am besten beschreiben im Zusammenhang mit dem in Fig. 2 gezeigten Zustandsschaubild einer Abtaststeuerungszustandsmaschine (SCSM). In dem Zustandschaubild ist jeder Zustand durch einen Kreis veranschaulicht. Die mit Richtungsmarkierungen versehenen Linien zwischen den Zuständen zeigen die Übergänge an, die sich bei Empfang des an der Linie angegebenen Signals ergeben. Der Name jedes der in Fig. 2 gezeigten Zustände ist in der oberen Hälfte des den Zustand veranschaulichenden Kreises angegeben; in der unteren Hälfte des Kreises ist ein Signal gezeigt, das von der das SCSM verwendenden Schaltung erzeugt wird. Die verschiedenen Signale, die an den mit Richtungsmarkierungen versehenen Linien von Fig. 2 erzeugt werden, werden von einer den in Fig. 1 gezeigten Rahmen empfangenden Schaltung erzeugt, wie anhand von Fign. 3 und 4 erläutert werden soll.
Wenn lediglich F-Bits empfangen werden, befindet sich das SCSM in dem START-Zustand 10, und ein ENF-Signal (Enable sampling of F-bits), ein END-Signal (Enable sampling of D-bits) und ein ENB-Signal (Enabling sampling of B-bits) sind aktiv. Bei Empfang eines D- Bits mit Hochpegel wird ein D-Zustand 12 eingegeben. Wenn auch ein im Hoch-Zustand befindliches B-Bit in dem gleichen Rahmen empfangen wird, wird ein B-Zustand 14 eingegeben.
Am Ende des Rahmens wird ein Signal LLWN (Last L-bit window) aktiv, und es wird ein PB-Zustand 16 (high-B- bit in previous frame) eingegeben, wobei lediglich das ENB-Signal aktiviert wird. (Wenn in dem nächsten Rahmen ein D-Bit mit Hoch-Pegel erkannt wird, wird dieses nicht zum Aktualisieren des Schwellenwertes benutzt.) Ein DPB-Zustand 18 (high D-bit, high B-bit in previous frame) wird bei Empfang eines D-Bit mit Hoch-Pegel eingegeben, und das ENB-Signal ist noch aktiv. Wenn jedoch ein B-Bit mit Hoch-Pegel später in dem gleichen Rahmen erkannt wird, wird es zum Aktualisieren des Schwellenwertes benutzt, und der B-Zustand 14 wird wieder eingegeben. Wenn kein B-Bit mit Hoch-Pegel erkannt wird, wird ein PD-Zustand 20 (high D-bit in previous frame) eingegeben, und die Signale END und ENB werden aktiviert.
Der Empfang eines Hoch-Pegel aufweisenden B-Bit-Signals im DPB-Zustand 18 bewirkt, daß das SCSM wieder in den B-Zustand 14 eintritt. Der Empfang des LLWN-Signals in dem B-Zustand 14 bewirkt, daß das SCSM in den PB-Zustand 16 eintritt. Der Empfang des LLWN-Signals in dem DPB-Zustand 18 oder in dem D-Zustand 12 bewirkt, daß das SCSM in den PD-Zustand 20 eintritt. Der Empfang des LLWN-Signale und der auf Hoch-Pegel befindlichen D-Bit- Signale in dem Zustand PD 20 oder START 10 bewirkt, daß das SCSM in den PD-Zustand 20 eintritt, während der Empfang des LLWN-Signals und der D-Bit-Signale mit Niedrig-Pegel im Zustand DPB 18 oder PD 20 bewirkt, daß das SCSM in den START-Zustand 10 eintritt. Der Empfang des LLWN-Signals und des auf Niedrig-Pegel befindlichen D-Bit-Signals im PB-Zustand 16 bewirkt, daß das SCSM in den Zustand B 14 eintritt.
Fig. 3 zeigt ein Blockschaltbild einer adaptiven Schwellensignalabtaststeuerungseinrichtung (ATSC) 100, die das oben beschriebene SCSM enthält. Der kombinatorische Bereich des SCSM ist vorzugsweise als programmierbares Logik-Array (PLA) 102 vorgesehen, wie dem Fachmann auf dem Gebiet ersichtlich ist, und als ein Satz von Registern 104, in denen die SCSM-Zustands- Übergänge verwendet werden. Ein Satz von drei Eingangssignalen 10, 11 und 12, die dem SCSMPLA 102 zugeführt werden, bestimmen den als nächstes einzugebenden Zustand und werden durch Register 104 erzeugt; und ein Satz von drei Ausgangssignalen 00, 01 und 02, die von dem SCSMPLA 102 erzeugt werden und den aktuellen Zustand bestimmen, werden einem Satz von getakteten Haltespeichern 104 zugeführt. Ferner werden die B-Bit-, D- Bit- und LLWN-Signale dem SCSMPLA 102 zugeführt, und die von dem SCSMPLA 102 erzeugten ENB-, END- und ENF- Signale werden den Haltespeichern 104 zugeführt. Die in den Haltespeichern 104 gespeicherten ENB-, END- und ENF-Signale werden dem ersten Eingangsanschluß von NAND-Gattern 106, 108 bzw. 110 zugeführt. Die zweiten Eingangsanschlüsse der Gatter 106, 108 und 110 empfangen die von jeweiligen AND-Gattern 112, 114 und 116 erzeugten Signale, wobei diese Gatter ihrerseits an einem ersten Eingangsanschluß das von einem Haltespeicher 104 erzeugte Signal HIMS (high mark sample) empfangen (Ein Signal SHIM - sample high mark - wird dem Haltespeicher 104 zugeführt). Ein B-Bit-Fenster(BWN)-Signal, ein D-Bit-Fenster(DWN)-Signal und ein erstes L-Bit-Fenster(FLWN)-Signal werden einem zweiten Eingangsanschluß der Gatter 112, 114 bzw. 116 zugeführt.
Die BWN- und DWN-Signale werden einem ersten Eingangsanschluß des AND-Gatters 118 bzw. 120 zugeführt, und das SHIM-Signal wird einem zweiten Eingangsanschluß der Gatter 118 und 120 zugeführt. Bei dem am Ausgangsanschluß der Gatter 118 und 120 erzeugten Signal handelt es sich um das B-Bit- bzw. das D-Bit-Signal, die oben im Zusammenhang mit dem in Fig. 2 gezeigten Zustandsschaubild des SCSM beschrieben wurden und die wie das LLWN-Signal dem SCSMPLA 102 zugeführt wurden. Eine Taktungshaltespeicherqualifikations (LQUAL)-Schaltung 122 führt dem Satz von Haltespeichern 104 ein Taktsignal zu.
Die von den NAND-Gattern 106, 108 und 110 erzeugten Signale werden den Eingangsanschlüssen eines drei Eingänge aufweisenden NAND-Gatters 124 zugeführt, das seinerseits daraus ein Signal erzeugt, welches einem ersten Eingangsanschluß eines NAND-Gatters 126 zugeführt wird. Das Gatter 126 empfängt an einem zweiten Eingangsanschluß ein Signal P30 (welches die dreizehnte Phase der 32 Phasen repräsentiert, in die jede Bit-Zeit unterteilt ist) und erzeugt ein Abtasttaktsignal (LUTHR1) an seinem Ausgangsanschluß.
Eine Schwellensignalabtasteinrichtung, die das Verfahren der Erfindung unterstützt, wird vorzugsweise in Verbindung mit einer analogen adaptiven "Leitungsinterface"-Schwellenwertschaltung verwendet, von der ein Teil in Fig. 4 gezeigt ist. Gefilterte Signale von der Übertragungsleitung werden an Anschlüsse 200 angelegt, von denen ein Anschluß geerdet ist und der andere Anschluß mit dem Eingangsanschluß eines MOS-Transmissionsgatters 202 verbunden ist, das als Hochgeschwindigkeitsschalter (S1) wirkt. Der Schalter 202 empfängt die P28 (Phase 28) eines 192 kbs-Abtasttaktsignals (SMCL1). Der Ausgangsanschluß des Schalters 202 ist mit einem ersten Anschluß eines Abtastkondensators (C1) 204 verbunden, dessen zweiter Anschluß geerdet ist. Mit dem Ausgangsanschluß des Schalters 202 ist ferner der Eingangsanschluß eines zweiten MOS-Transmissionsgatters 206 verbunden, das als Hochgeschwindigkeitsschalter (S2) wirkt. Der Schalter 206 empfängt das von dem ATSC 100 (Fig. 3) erzeugte LUTHR1-Abtasttaktsignal.
Der Ausgangsanschluß des Schalters 206 ist mit einem ersten Anschluß eines Speicherkondensators (C2) 208 verbunden, dessen zweiter Anschluß geerdet ist. Mit dem Ausgangsanschluß des Schalters 206 ist ferner ein Operationsverstärker 210 für einfache Verstärkung verbunden, der als Puffer wirkt. Der Ausgangsanschluß des Verstärkers 210 ist mit einem nichtinvertierenden Operationsverstärker 212 und einem invertierenden Operationsverstärker 214 verbunden, die Verstärkungsfaktoren von 0,55 aufweisen. Die Verstärker 212 und 214 erzeugen die Schwellenspannungen, die den (nicht gezeigten) Komparatoren zugeführt werden, und diese Schwellenspannungen werden verwendet zum Erkennen von Hoch- und Niedrig-Markierungen und Zwischenräumen, wie dem Fachmann bekannt ist.
Wie in Fig. 4 gezeigt ist, bilden die Elemente 202, 204, 206 und 208 ein Filter mit geschaltetem Kondensator. Wenn die Spannung an den Anschlüssen 200 zum Abtastzeitpunkt tn als VLINE bezeichnet ist, ist die Spannung an dem Abtastkondensator (C2) 208 zum Abtastzeitpunkt tn, V&sub2;, durch die folgende Gleichung gegeben:
V&sub2; (tn)=C1·VLINE(tn)+C2·V&sub2;(tn-1)/C1+C2.
Der Wert von V&sub2;(tn) repräsentiert den Spitzenwert auf der Leitung. Bei einer bevorzugten Ausführungsform ist C2 = 20·C1, und der Wert von V&sub2;(tn) nähert sich asymptotisch den auf der Leitung abgetasteten Spitzenspannungswerten. Folglich erzeugen die Verstärker 212 und 214 positive bzw. negative Schwellenspannungen, die 55 % dieser Werte repräsentieren.
Die Arbeitsweise des SCSM und somit die Arbeitsweise der adaptiven Schwellenwertabtaststeuerung (ATSC) 100 nach dem Verfahren der Erfindung lassen sich am besten im Zusammenhang mit Fign. 5 und 6 verstehen. Fig. 5 zeigt die vier von der ATSC verwendeten Zeitsteuerungssignale. Ein Zeitsteuerungssignal des ersten L-Bit- Fensters (FLWN) ist aktiv (300) während des F-Bits und des ersten L-Bits des Rahmens. Ein B-Bit-Fenster(BWN)- Zeitsteuerungssignal ist aktiv (302) während des ersten B-Bit-Slots und inaktiv (304) nach dem L-Bit-Slot, der auf irgendeinen B1- oder B2-Bereich des Rahmens folgt. Ein D-Bit-Fenster(DWN)-Zeitsteuerungssignal ist aktiv (306) während jeglicher D-Bit-Slots und des L-Bit- Slots, der einem D-Bit-Slot folgt. Ein Zeitsteuerungssignal des letzten L-Bit-Fensters (LLWN) ist aktiv (308) während des letzten L-Bit-Slots eines Rahmens.
In Fig. 6 ist ein Zeitsteuerungsdiagramm gezeigt, das die Arbeitsweise des ATSC 100 der Erfindung veranschaulicht. In dem oberen Bereich von Fig. 6 sind die Zeilendaten zusammen mit den P24- und dem P28-Signal-Phasen der 32phasigen Zwischenbitzeiten sowie FLWN, BWN, DWN und LLWN gezeigt, die im Zusammenhang mit Fig. 5 beschrieben wurden. Im folgenden werden drei Fälle erläutert, bei denen das bei dem ATSC benutzte Konzept zur Anwendung kommt. Im Fall 1 sind während des gesamten vorherigen Rahmens keine Markierungen abgetastet worden, und da während des LLWN (Last L-bit window) keine Markierung abgetastet wird, wird das ENF (Enable F-bit sampling) aktiviert (310). Dies führt dazu, daß das zuvor mit LUTHR1 bezeichnete Abtasttaktsignal 2 (SMCL2) für eine Periode aktiviert wird (312), so daß der auf der Hochpegel-Markierung in dem F-Bit mit dem SMCL1 (P28) abgenommene Abtastwert dem Speicherkondensator (208) in der analogen Adaptivschwellenwertschaltung zugeführt wird (Fig. 4).
Im Fall 2 ist das letzte Bit in dem B-Kanal (das L-Bit) eine Hochpegel-Markierung, und das ENB(Enable B-bit sampling)-Signal wird aktiviert (314). Bei der nächsten B-Markierung am Beginn des nächsten Rahmens wird ein Abtastwert abgenommen und dem Speicherkondensator (208) zugeführt, woraufhin das ENB-Signal deaktiviert wird (316), so daß in diesem Rahmen keine weiteren Markierungen zum Aktualisieren verwendet werden. (Das erste B-Bit in einem Rahmen befindet sich nicht immer auf Hoch-Pegel, jedoch ist dies hier zur Vereinfachung der Zeitsteuerungsdiagramme angenommen worden.)
Im Fall 3 wird angenommen, daß die Polarität der empfangenen Signale umgekehrt wird, so daß das letzte empfangene D-Bit eine Hochpegel-Markierung ist und das dem F-Bit folgende L-Bit ebenfalls eine Hochpegel-Markierung ist. Hier ist das ENB(Enable D-bit sampling)- Signal aktiv, wenn das letzte D-Bit eintrifft, und deshalb wird das SMCL2-Signal aktiviert (318), woraufhin das END-Signal deaktiviert wird (320). Es wird hier angenommen, daß in dem vorherigen Rahmen kein B-Bit aktiv war und deshalb das END-Signal auch in dem nächsten Rahmen aktiviert wird.
Diese drei Beispiele, auch wenn sie nicht erschöpfend sind, veranschaulichen das Grundprinzip der Arbeitsweise des ATSC 100. Falls in dem vorherigen Rahmen ein B-Bit im Hochpegel-Zustand war, wird der erste Abtastwert an einem Hochpegel-B-Bit in dem aktuellen Rahmen zum Aktualisieren des adaptiven Schwellenwertes verwendet. Falls ein D-Bit, jedoch kein B-Bit in dem vorhergehenden Rahmen im Hochpegel-Zustand war, wird der erste Abtastwert eines Hochpegel-D-Bits in dem aktuellen Rahmen verwendet.

Claims

1. Verfahren zum Abtasten von Markierungen in Rahmen entsprechend den Empfehlungen für die CCITT I-Series, wobei die Rahmen Raum für mindestens B-Bit- Markierungen, D-Bit-Markierungen und F-Bit-Markierungen enthalten, zur Durchführung einer Rahmen-zu- Rahmen-Einstellung einer Schwellenspannung, die zur Detektion von Bit-Markierungen in den Rahmen mit die Schwellenspannung überschreitenden Spitzenamplituden verwendet wird, wobei das Verfahren die folgenden Schritte umfaßt:

(a) Abtasten einer B-Bit-Markierung in einem Rahmen, falls eine B-Bit-Markierung vorhanden ist,

(b) Abtasten einer D-Bit-Markierung in einem Rahmen, falls keine B-Bit-Markierung vorhanden ist, jedoch eine D-Bit-Markierung vorhanden ist, und

(c) Abtasten einer F-Bit-Markierung in einem Rahmen, falls keine B-Bit-Markierung oder D-Bit- Markierungen vorhanden sind.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Schwellenspannung auf einen vorbestimmten Anteil der Amplitude des in Schritt (a), (b) oder (c) genommenen Abtastwertes eingestellt wird.

3. Verfahren nach Anspruch 1 oder 2, bei dem die Rahmen ferner L-Bit-Markierungen enthalten und das Abtasten in Schritt (b) auf eine L-Bit-Markierung mit H-Pegel erfolgt.

4. Abtastverfahren nach Anspruch 1, ausgeführt über eine Abfolge von Rahmen, die einen vorhergehenden Rahmen und einen aktuellen Rahmen umfaßt, gekennzeichnet durch die folgenden Schritte:

(1) sequentielles Testen von Bitpositionen in einem vorhergehenden Rahmen der Abfolge,

(2) Zulassen des Abtastens lediglich von B-Bit-Positionen in dem aktuellen Rahmen, wenn bei dem sequentiellen Testen der Bitpositionen in dem vorhergehenden Rahmen eine B-Bit-Markierung mit H-Pegel vor einer D-Bit-Markierung mit H-Pegel erkannt wird,

(3) Zulassen des Abtastens sowohl von B-Bit-Positionen als auch von D-Bit-Positionen in dem aktuellen Rahmen, wenn bei dem sequentiellen Testen der Bitpositionen in dem vorhergehenden Rahmen eine D-Bit-Markierung mit H-Pegel und keine B-Bit-Markierungen mit H-Pegel erkannt werden, und

(4) Zulassen des Abtastens der F-Bit-Position in dem aktuellen Rahmen, wenn bei dem sequentiellen Testen der Bitpositionen in dem vorhergehenden Rahmen keine B-Bit-Markierungen mit H- Pegel und keine D-Bit-Markierungen mit H-Pegel erkannt werden,

und wobei die Signalstärke der als Ergebnis der in den Schritten 2, 3 oder 4 erfolgten Freigabe abgetasteten Bitposition zur Verwendung beim Einstellen des Schwellenwertes gespeichert wird.

5. Verfahren nach Anspruch 4, gekennzeichnet durch die folgenden weiteren Schritte:

(5) Zulassen des Abtastens lediglich von B-Bit-Positionen in dem nächstfolgenden Rahmen, wenn das sequentielle Testen von Bitpositionen in dem vorhergehenden Rahmen eine B-Bit-Markierung mit H-Pegel und in dem aktuellen Rahmen eine D- Bit-Markierung mit H-Pegel ergeben hat,

(6) Zulassen des Abtastens lediglich von B-Bit-Positionen und D-Bit-Positionen in dem nächstfolgenden Rahmen, wenn das sequentielle Testen von Bitpositionen in dem aktuellen Rahmen eine D- Bit-Markierung mit H-Pegel und keine B-Bit-Markierung mit H-Pegel ergeben hat, unter der Voraussetzung, daß sich während des sequentiellen Testens des vorhergehenden Rahmens keine B- Bit-Markierung mit H-Pegel ergeben hat, und

(7) Zulassen des Abtastens der F-Bit-, B-Bit- und D-Bit-Positionen in dem nächstfolgenden Rahmen, wenn das sequentielle Testen von Bitpositionen in dem aktuellen Rahmen keine D-Bit-Markierungen mit H-Pegel ergibt, wenn das sequentiellen Testen des vorhergehenden Rahmens entweder eine B-Bit-Markierung mit H-Pegel oder eine D-Bit- Markierung mit H-Pegel ergeben hat.

6. Verfahren nach Anspruch 1, 2 oder 3, ferner gekennzeichnet durch den Schritt des Einstellens der Schwellenspannung auf 55% der Amplitude des in Schritt (a), (b) oder (c) genommenen Abtastwertes.