DE3742897C2 - Bitausblendschaltung - Google Patents
BitausblendschaltungInfo
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
In der Telekommunikationstechnik stellt sich gelegentlich die
Aufgabe, Einzelbits aus einem Digitalsignal auszublenden, bei
spielsweise um die Bitdauer im Digitalsignal bestimmen oder
anderweitig auswerten zu können; eine solche Auswertung der
Bitdauer kann beispielsweise in einem Frequenzdiskriminator
eines digitalen Phasenregelkreises zur Synchronisierung eines
Taktgenerators auf das Digitalsignal geschehen.
Die Erfindung stellt sich die Aufgabe, eine hierfür geeignete
Bitausblendschaltung anzugeben.
Die Erfindung betrifft eine Bitausblendschaltung zur Ausblendung
von Einzelbits eines Digitalsignals, insbesondere für einen Fre
quenzdiskriminator eines digitalen Phasenregelkreises zur Synchro
nisierung eines mit einem Phasendiskriminator und einem Filter im
Regelkreis liegenden, spannungsgesteuerten Taktgenerators auf das
Digitalsignal; diese Bitausblendschaltung ist erfindungsgemäß da
durch gekennzeichnet, daß zwei jeweils über ein Verzögerungsglied
mit zwischen dem Einfachen und dem Zweifachen der Bitdauer liegen
der Verzögerungszeit an ihrem Clock-Eingang mit dem nichtinver
tierten bzw. invertierten Digitalsignal beaufschlagte bistabile
D-Kippglieder vorgesehen sind,
- - deren Ausgänge zu dem jeweils einen Eingang eines UND-Gliedes führen, dessen anderer Eingang mit dem um die genannte Verzö gerungszeit zuzüglich einer der Signallaufzeit im bistabilen Kippglied entsprechenden zusätzlichen Verzögerungszeit verzö gerten nichtinvertierten bzw. invertierten Digitalsignal be aufschlagt ist und
- - deren Komplementärausgänge zu dem jeweils einen Eingang eines UND-Gliedes führen, dessen anderer Eingang mit dem invertier ten bzw. nichtinvertierten Digitalsignal beaufschlagt ist und das ausgangsseitig zum D-Eingang des jeweils anderen bistabi len Kippglieds führt,
wobei die Ausgänge der beiden erstgenannten UND-Glieder über ein
ODER-Glied zusammengefaßt sind, dessen Ausgang den Ausgang der
Bitausblendschaltung bildet.
Die Erfindung ermöglicht die Ausblendung einzelner, d. h. nicht
unmittelbar vor oder hinter gleichen die Bits liegender "1"-Bits
und "0"-Bits aus einem Digitalsignal, wobei dieses Digitalsignal
ggf. auch schon aus einem ursprünglichen höherfrequenten Digital
signal mittels eines Frequenzteilers abgleitet sein kann.
Weitere Besonderheiten der Erfindung werden aus der nachfolgenden
näheren Erläuterung eines Ausführungsbeispiels anhand der Zeich
nung ersichtlich. Dabei zeigt
Fig. 1 ein Ausführungsbeispiel einer Bitausblendschaltung gemäß
der Erfindung;
Fig. 2 zeigt darin auftretende Signalverläufe.
In der in Fig. 1 schematisch dargestellten Bitausblendschaltung
zur Ausblendung von Einzelbits eines auf einer Digitalsignallei
tung d auftretenden Digitalsignals sind zwei bistabile D-Kipp
glieder DK1, DK2 vorgesehen, von denen das eine Kippglied DK1
über ein Verzögerungsglied V1 an seinem Clock-Eingang C mit dem
nichtinvertierten Digitalsignal (d in Fig. 2) beaufschlagt ist,
während das andere Kippglied DK2 über ein Verzögerungsglied V2
an seinem Clock-Eingang C mit dem - gemäß Fig. 1 auf einer Leitung
auftretenden - invertierten Digitalsignal ( in Fig. 2) beauf
schlagt wird. Die Verzögerungszeit der beiden Verzögerungsglieder
V1, V2 möge zwischen dem Einfachen und dem Zweifachen der Bit-
Nenndauer des Digitalsignals liegen.
Der Q-Ausgang des bistabilen Kippgliedes DK1 führt zu dem einen
Eingang eines UND-Gliedes UG1, dessen anderer Eingang mit dem um
die genannte Verzögerungszeit zuzüglich einer der Signallaufzeit
im bistabilen Kippglied DK1 entsprechenden zusätzlichen Verzöge
rungszeit verzögerten nichtinvertierten Digitalsignal beaufschlagt
ist. In entsprechender Weise führt der Q-Ausgang des bistabilen
Kippgliedes DK2 zu dem einen Eingang eines UND-Glied UG2, dessen
anderer Eingang mit dem in entsprechender Weise verzögerten in
vertierten Digitalsignal beaufschlagt ist. Die Komplementäraus
gängen der beiden bistabilen Kippglieder DK1, DK2 führen zu dem
jeweils einen Eingang eines UND-Gliedes U2 bzw. U1, dessen anderer
Eingang mit dem invertierten bzw. nichtinvertierten Digitalsignal
( bzw. d in Fig. 2) beaufschlagt ist und das ausgangsseitig zum
D-Eingang des jeweils anderen bistabilen Kippgliedes DK2 bzw.
DK1 führt.
Die Ausgänge ug1, ug2 der beiden zuvor genannten UND-Glieder UG1,
UG2 sind über ein ODER-Glied OG zusammengefaßt, dessen Ausgang
down den Ausgang der Bitausblendschaltung bildet. Wie dies auch
aus Fig. 1 ersichtlich ist, kann an den Ausgang down ein flanken
gesteuertes weiteres bistabiles Kippglied DK3 angeschlossen sein,
mit dessen Ausgang Q die Rücksetzeingänge R aller drei bistabiler
Kippglieder DK1, DK2, DK3 verbunden sind.
Die in Fig. 1 skizzierte Bitausblendschaltung arbeitet dann wie
folgt.
Bei einem 0-1-Signalübergang des im Verzögerungsglied V1 verzö
gerten nichtinvertierten Digitalsignals (v1 in Fig. 2) übernimmt
das bistabile Kippglied DK1 das gerade auf der Leitung (in Fig.
1) anstehende Bit des invertierten Digitalsignals ( in Fig. 2);
ist dieses invertierte Bit ein "1"-Bit - und erweist sich somit
das mit dem 0-1-Signalübergang des verzögerten nichtinvertierten
Digitalsignals beginnende "1"-Bit als ein Einzelbit, d. h. als ein
"1"-Bit, dem kein weiteres "1"-Bit unmittelbar vorangeht oder
nachfolgt, - so wird dabei das bistabile Kippglied DK1 aktiviert,
wie dies auch aus Fig. 2, in Zeile dk1, ersichtlich wird.
In entsprechender Weise übernimmt bei dem 0-1-Signalübergang
des im Verzögerungsglied V2 verzögerten invertierten Digital
signals (v2 in Fig. 2) das bistabile Kippglied DK2 das gerade auf
der Leitung d (in Fig. 1) anstehende Bit des nichtinvertierten
Digitalsignals (d in Fig. 2); ist dieses Bit ein "1"-Bit - und er
weist sich somit das mit dem 0-1-Signalübergang des verzögerten
invertierten Digitalsignals beginnende "1"-Bit als ein Einzelbit,
d. h. als ein "1"-Bit, dem kein weiteres "1"-Bit unmittelbar vor
angeht oder nachfolgt, - so wird dabei das bistabile Kippglied
DK2 aktiviert, wie dies Fig. 2 in Zeile dk2 verdeutlicht.
Das gemäß Fig. 1 in einem zusätzlichen Verzögerungsglied Z1 um
eine oder einige wenige Gatterlaufzeiten (Signallaufzeiten im
bistabilen Kippglied) zusätzlich verzögerte nichtinvertierte
Digitalsignal gelangt zu dem einen Eingang des UND-Gliedes UG1,
das für dieses nichtinvertierte Digitalsignal vom bistabilen
Kippglied DK1 her nur bei dessen Aktivierung entriegelt ist.
Ein im Digitalsignal (d in Fig. 2) enthaltenes einzelnes "1"-Bit
tritt daher mit einer entsprechenden Verzögerung am Ausgang ug1
des UND-Gliedes UG1 auf, wie die auch Fig. 2 in Zeile ug1 erkennen
läßt.
In entsprechender Weise gelangt das gemäß Fig. 1 in einem zusätz
lichen Verzögerungsglied Z2 um eine oder einige weniger Gatterlauf
zeiten (Signallaufzeiten im bistabilen Kippglied) zusätzlich ver
zögerte invertierte Digitalsignal zu dem einen Eingang des UND-
Gliedes UG2, das für dieses invertierte Digitalsignal vom bista
bilen Kippglied DK2 her nur bei dessen Aktivierung entriegelt
ist. Ein im invertieten Digitalsignal ( in Fig. 2) enthaltenes
einzelnes "1"-Bit tritt daher mit einer entsprechenden Verzöge
rung am Ausgang ug 2 des UND-Gliedes UG2 auf, wie dies auch Fig. 2
in Zeile ug2 deutlich macht.
Die an den Ausgängen der beiden UND-Glieder UG1, UG2 auftretenden
Einzelbits gelangen schließlich, über das ODER-Glied OG zusammen
gefaßt, zum Ausgang down der Bitausblendschaltung, wie dies auch
in der Zeile down in Fig. 2 angedeutet ist. Dadurch, daß so sowohl
Einzel-"1"-Bits als auch Einzel-"0"-Bits ausgeblendet werden,
bleiben etwaige codebedingte Unterschiede in der Häufigkeit von
"1"-Bits und "0"-Bits ohne Wirkung.
Das jeweils aktivierte bistabile Kippglied DK1 bzw. DK2 blockiert
dabei das jeweils andere bistabile Kippglied (DK2 bzw. DK1) durch
Sperrung des diesem Kippglied jeweils vorgeschalteten UND-Gliedes
U2 bzw. U1, so daß auch von zwei unmittelbar aufeinanderfolgenden
unterschiedlichen Einzelbits nur das jeweils erste Einzelbit aus
geblendet wird und somit eine Vortäuschung einer doppelten Bit
dauer vermieden wird.
Jeweils nach dem Auftreten eines Einzelbits am Ausgang down der
in Fig. 1 skizzierten Bitausblendschaltung wird mit der Rückflanke
dieses Einzelbits das bistabile Kippglied DK3 gesetzt mit der
Folge, daß vom Ausgang Q dieses bistabilen Kippgliedes DK3 her
alle drei bistabilen Kippglieder DK1, DK2 und DK3 rückgesetzt
werden.
Alternativ hierzu ist es auch möglich, in Abweichung von der
zeichnerischen Darstellung in Fig. 1 das bistabile Kippglied DK3
bereits mit der Vorderflanke eines am Ausgang down der Bit
ausblendschaltung auftretenden Einzelbits zu setzen, so daß vom
Ausgang Q dieses bistabilen Kippgliedes DK3 her die drei bista
bilen Kippglieder DK1, DK2 und DK3 schon entsprechend früher
rückgesetzt werden. Von dieser Alternative wird man insbesondere
dann Gebrauch machen, wenn bei hohen Bitraten die Summe aus den
Laufzeiten von UND-Glied UG1 (bzw. UG2) und ODER-Glied OG, aus
der Setzzeit des bistabilen Kippgliedes DK3 und aus der Rücksetz
zeit der bistabilen Kippglieder DK1, DK2 die Dauer eines Bits
erreicht oder überschreitet; unter dieser Randbedingung sonst
mögliche Fehler bei der Ausblendung von Einzelbits werden durch
eine solche frühe Rücksetzung der bistabilen Kippglieder DK1, DK2
vermieden.
Claims (4)
1. Bitausblendschaltung zur Ausblendung von Einzelbits eines
Digitalsignals, insbesondere für einen Frequenzdiskriminator
eines digitalen Phasenregelkreises zur Synchronisierung eines
mit einem Phasendiskriminator und einem Filter im Regelkreis
liegenden, spannungsgesteuerten Taktgenerators auf das Digital
signal,
dadurch gekennzeichnet,
daß zwei jeweils über ein Verzögerungsglied (V1, V2) mit
zwischen dem Einfachen und dem Zweifachen der Bitdauer liegender
Verzögerungszeit an ihrem Clock-Eingang (C) mit dem nichtinver
tierten bzw. invertierten Digitalsignal (d; ) beaufschlagte
bistabile D-Kippglieder (DK1, DK2) vorgesehen sind,
- - deren Ausgänge (Q) zu dem jeweils einen Eingang eines UND- Gliedes (UG1 bzw. UG2) führen, dessen anderer Eingang mit dem um die genannte Verzögerungszeit zuzüglich einer der Signal laufzeit im bistabilen Kippglied (DK1 bzw. DK2) entsprechenden zusätzlichen Verzögerungszeit verzögerten nichtinvertierten bzw. invertierten Digitalsignal (d bzw. ) beaufschlagt ist und
- - deren Komplementärausgängen () zu dem jeweils einen Eingang eines UND-Gliedes (U1 bzw. U2) führen, dessen anderer Eingang mit dem invertierten bzw. nichtinvertierten Digitalsignal ( bzw. d) beaufschlagt ist und das ausgangsseitig zum D-Eingang des jeweils anderen bistabilen Kippglieds (DK2 bzw. DK1) führt,
wobei die Ausgänge der beiden erstgenannten UND-Glieder (UG1, UG2)
über ein ODER-Glied (OG) zusammengefaßt sind, dessen Ausgang den
Ausgang (down) der Bitausblendschaltung bildet.
2. Bitausblendschaltung nach Anspruch 1,
dadurch gekennzeichnet,
daß an den Ausgang (down) ein rückflankengesteuertes weiteres
bistabiles Kippglied (DK3) angeschlossen ist, mit dessen Ausgang
(Q) die Rücksetzeingänge (R) eben dieses bistabilen Kippglieds
(DK3) und der beiden D-Kippglieder (DK1, DK2) verbunden sind.
3. Bitausblendschaltung nach Anspruch 1,
dadurch gekennzeichnet,
daß an den Ausgang (down) ein vorderflankengesteuertes weiteres
bistabiles Kippglied (DK3) angeschlossen ist, mit dessen Ausgang
(Q) die Rücksetzeingänge (R) eben dieses bistabilen Kippglieds
(DK3) und der beiden D-Kippglieder (DK1, DK2) verbunden sind.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19873742897 DE3742897C2 (de) | 1987-12-17 | 1987-12-17 | Bitausblendschaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19873742897 DE3742897C2 (de) | 1987-12-17 | 1987-12-17 | Bitausblendschaltung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3742897A1 DE3742897A1 (de) | 1989-07-06 |
DE3742897C2 true DE3742897C2 (de) | 1994-06-16 |
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ID=6342889
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19873742897 Expired - Fee Related DE3742897C2 (de) | 1987-12-17 | 1987-12-17 | Bitausblendschaltung |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3742897C2 (de) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4222009A (en) * | 1978-11-02 | 1980-09-09 | Sperry Corporation | Phase lock loop preconditioning circuit |
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1987
- 1987-12-17 DE DE19873742897 patent/DE3742897C2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
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DE3742897A1 (de) | 1989-07-06 |
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