DE3727658A1 - Fuer einen digitalsystembus geeignetes analoges ausgangssystem - Google Patents

Description

Die Erfindung bezieht sich allgemein auf die Digital/ Analog-Umwandlung und im besonderen auf ein Hochgeschwindigkeits- Analogausgangssystem, das mit dem Systembus eines digitalen Verarbeitungssystems kompatibel ist.

Die Erfindung betrifft eine Verbesserung in einem Datenumwandlungssystem. Zum Umwandeln eines digitalen Signals in ein analoges Signal von gleichem oder äquivalentem Wert sind viele Arten von Schaltungen bekannt.

Es besteht jedoch auf diesem technischen Gebiet ein dringendes Bedürfnis für die Schaffung eines Digital/ Analog-Umwandlungssystems, das schnittstellenmäßig in einer effizienten, aber funktionsreichen und flexiblen Weise zu dem Systembus eines digitalen Datenverarbeitungssystems paßt. Der im Handel erhältliche VME-Bus ist ein weithin bekanntes Beispiel eines solchen Systembusses.

Demgemäß besteht ein Ziel der Erfindung darin, ein verbessertes Digital/Analog-Umwandlungssystem zu schaffen.

Ein Ziel der Erfindung besteht aber auch darin, ein Digital/ Analog-Umwandlungssystem mit einer intelligenten Schnittstelle zwischen diesem System und dem Systembus eines digitalen Datenverarbeitungssystems hervorzubringen.

Ein weiteres Ziel der Erfindung besteht darin, ein Digital/ Analog-Umwandlungssystem zu schaffen, bei dem die Umwandlungsrate oder -geschwindigkeit unter Software- Steuerung veränderbar ist.

Ein weiteres Ziel der Erfindung besteht darin, ein Digital/Analog-Umwandlungssystem zu schaffen, bei dem die Anzahl aktiver Ausgangskanäle unter Softwaresteuerung verändert werden kann.

Es ist auch ein Ziel der Erfindung, ein Digital/ Analog-Umwandlungssystem mit einem Direktzugriffs- oder Randomspeicher (RAM) zum zeitweiligen Speichern digitaler Daten zu schaffen, denen gegenüber die Start- und Stop- Adressen gewählt werden können.

Ein weiteres Ziel der Erfindung besteht darin, ein Digital/Analog-Umwandlungssystem zu schaffen, bei dem die Umwandlung entweder durch ein intern oder ein extern erzeugtes Signal getriggert werden kann.

Ein weiteres Ziel der Erfindung besteht darin, ein Digital/Analog-Umwandlungssystem zu schaffen, bei dem die Periode eines intern erzeugten Triggersignals verändert werden kann.

Ein weiteres Ziel der Erfindung besteht darin, ein Digital/Analog-Umwandlungssystem zu schaffen, bei dem alle Ausgangskanäle nach einer vorbestimmten Zeit der Inaktivität auf Null zurückgestellt werden können.

Ein weiteres Ziel der Erfindung besteht darin, ein Digital/Analog-Umwandlungssystem zu schaffen, welches Umwandlungen entweder in einem Einzelschritt-Modus (one- shot-mode) oder in einem kontinuierlichen Modus vornimmt.

Ein weiteres Ziel der Erfindung besteht darin, ein Digital/Analog-Umwandlungssystem zu schaffen, bei dem dessen interne Daten- und Adressenbusse mit den Daten- und Adressenbussen eines Busses eines digitalen Datenverarbeitungssystems synchronisiert werden können.

Es ist auch ein Ziel der Erfindung, ein Digital/Analog- Umwandlungssystem zu schaffen, bei dem sowohl die Prioritätsgebung der erzeugten Unterbrechungssignale als auch die Arten von Konditionen, die zu solchen Unterbrechungssignalen Anlaß geben, unter Software-Steuerung verändert werden können.

Außerdem ist es ein Ziel der Erfindung, ein Digital/ Analog-Umwandlungssystem zu schaffen, bei dem jeder Ausgangskanal mit einem Rekonstruktionsfilter versehen ist.

Diese und weitere Ziele werden gemäß einer bevorzugten Ausführungsform der Erfindung werden dadurch erreicht, daß ein an einen Digitalsystembus angeschlossenes Digital/ Analog-Umwandlungssystem zum Umwandeln mindestens eines Digitalsignaleingangs über den Bus in ein analoges Signal von proportionalem Wert geschaffen wird, wobei dieses System eine Randomspeichereinrichtung (RAM-Einrichtung) zum zeitweiligen Speichern des digitalen Signals, eine Schnittstelleneinrichtung zum Koppeln des RAM's an den Bus und mindestens eine Digital/Analog- Wandlerschaltung zum Umwandeln des digitalen Signals in das analoge Signal aufweist.

Zur weiteren Erläuterung der Erfindung wird nachstehend ein Ausführungsbeispiel anhand der Zeichnung geschildert. In der Zeichnung zeigt:

Fig. 1 ein Blockdiagramm, das eine bevorzugte Ausführungsform des erfindungsgemäßen Umwandlungssystems wiedergibt,

Fig. 2A-2L - zusammen - ein detailliertes, schematisches Schaltbild des digitalen Teiles einer bevorzugten Ausführungsform des erfindungsgemäßen Umwandlungssystems,

Fig. 3 wie die Fig. 2A-2L zusammenzustellen sind, um das detaillierte Schaltbild des digitalen Teiles des erfindungsgemäßen Umwandlungssystems zu bilden,

Fig. 4 ein detailliertes, schematisches Schaltbild eines repräsentativen analogen Ausgangskanals einer bevorzugten Ausführungsform des erfindungsgemäßen Umwandlungssystems,

Fig. 5 eine Spannungsreferenz-Versorgungsschaltung für das erfindungsgemäße Umwandlungssystem,

Fig. 6 eine zusätzliche Spannungsreferenz-Versorgungsschaltung für den analogen Teil des erfindungsgemäßen Umwandlungssystems,

Fig. 7 einen Speicherplan des erfindungsgemäßen Umwandlungssystems,

Fig. 8 den Format- und Speicher-Ort verschiedener Steuerregister des Umwandlungssystems gemäß der Erfindung,

Fig. 9 das Format des Steuer/Status-Registers des erfindungsgemäßen Umwandlungssystems,

Fig. 10 das Steuer/Status-Register gemäß Fig. 9 in näheren Einzelheiten,

Fig. 11 wie der Ausgangskanal als Funktion der Kanalwähl- Bitwerte gewählt wird,

Fig. 12 die Arbeitsweise des Startadressenregisters und des Stopadressenregisters,

Fig. 13 das Format des Unterbrechungs-Steuerregisters des erfindungsgemäßen Umwandlungssystems, und

Fig. 14 wie die Unterbrechungspriorität als Funktion der Unterbrechungspriorität-Bitwerte gewählt wird.

In Fig. 1 ist ein Blockschaltbild wiedergegeben, das eine bevorzugte Ausführungsform des erfindungsgemäßen Umwandlungssystems wiedergibt.

Im linken Teil der Fig. 1 kann der Systembus 1 eines digitalen Datenverarbeitungssystems beispielsweise die Form des weithin verwendeten VME-Busses haben, der Daten-, Adressen- und Steuerleitungen (nicht dargestellt) aufweist. Auf der rechten Seite von Fig. 1 sind Digital/ Analog-Schaltungen 30-37 und deren zugehörige Rekonstruktions- Ausgangsfilter 40-47, von denen jedes an eine analoge Ausgangsklemme 100-107 angeschlossen ist, zu sehen.

An den Systembus 1 ist über Busteile 2 und 3 ein Adressen- und ein Adressenmodifizier (AM)-Entschlüssler 4 angeschlossen, der wiederum an einen lokalen Adressenbus 5 angeschlossen ist. Mit dem lokalen Adressenbus 5 ist ein RAM 8 verbunden, der bei einer bevorzugten Ausführungsform eine Größe von 16K zu 12 Bytes hat. Der RAM 8 ist über den Busteil 19 an den örtlichen Datenbus 9 angeschlossen.

An den örtlichen Datenbus 9 und den örtlichen Adressenbus 5 ist ein Adressengenerator 10 angeschlossen. Mit dem örtlichen Datenbus 9 ist ein Satz von Ausgangsschaltern 12 (output latches) verbunden. Ein entsprechender Ausgangslatch ist über einen zugehörigen Busteil 20-27 mit je einer Digital/Analog-Wandlerschaltung 30-37 verbunden.

An den lokalen Datenbus 9 ist auch eine Unterbrechungslogik 6 angeschlossen, die über den Busteil 48 mit dem Systembus 1 verbunden ist. Ein Datenlatch 14 ist über den Busteil 29 mit dem Systembus 1 und über den Busteil 28 auch mit dem lokalen Datenbus 9 verbunden.

Ein Steuer/Status-Register 18 ist über den Busteil 38 an den örtlichen Datenbus 9 und über die Steuerleitung 15 auch mit einer Steuerschaltung 16 für die Datenbusentscheidung verbunden. Die Datenbusentscheidung-Steuerschaltung ist über die Steuerleitung 13 an den Datenlatch 14, über eine Steuerleitung 7 an den Adressen- und A. M.-Decoder 4, über die Steuerleitung 11 an die Ausgangs-Latche und über die Steuerleitung 52 an die Zeitgeber/Trigger-Logik 17 angeschlossen.

Die Zeitgeber/Trigger-Logik 17 ist auch mit dem lokalen Datenbus 9, über die Leitung 55 mit einer Sync-Out-Klemme und über die Leitung 57 mit einer Externtrigger-Klemme verbunden.

Eine Überwachungs-Zeitgeberschaltung 50 (watchdog timer circuit) ist an den lokalen Datenbus 9 und über die Steuerleitung 51 an die Digital/Analog-Wandlerschaltungen 30-37 angeschlossen. Die Digital/Analog-Wandlerschaltungen 30-37 sind über die Steuerleitung 53 auch mit der Leitung 55 verbunden.

Die Fig. 2A-2L zeigen in der Zusammenstellung gemäß Fig. 3 ein detailliertes Schaltungsschema des digitalen Teiles einer bevorzugten Ausführungsform der Erfindung.

Das detaillierte Schaltungsschema gemäß Fig. 2A-2L ist in der Beschreibung zum Zwecke einer vollständigen Beschreibung einer bevorzugten Ausführungsform der Erfindung enthalten. Da jedoch eine Erwähnung jeder Komponente und eines jeden ihrer Anschlüsse und ihrer Verbindungen die Beschreibung übermäßig belasten würde, werden nur die wesentlichen Details des Schaltungsschemas nachstehend erörtert.

Links in Fig. 2A ist der Verbinder P 1 gezeigt, der die verschiedenen Adressen, Daten und Steuersignale, die auf dem Systembus 1 vorhanden sind, umfaßt.

In den Fig. 2A und 2B sind der örtliche 24-Bit-Adressenbus 5 sowie die Adressen- und A.M.-Decoder-Logikschaltungen zu sehen. In Fig. 2B wird die Funktion der Entscheidung zwischen dem Systembus 1 und den Digital/Analog-Wandlerschaltungen 30-37 durch PAL-Einrichtungen (PAL = Programmed array logic = programmierte Feldlogik), nämlich die Einrichtungen PAL 1 und PAL 2, durchgeführt. Die Funktion und die Programmierung der PAL-Einrichtungen wird weiter unten noch näher erläutert.

Die Fig. 2C zeigt die Logik zum Bestimmen der Unterbrechungsniveaus in Form des IC 43 und des IC 39 sowie die zugehörigen Unterbrechungsausgangsleitungen IRQ 1*-IRQ 7*.

Die Fig. 2D zeigt die Datenlatche IC 5 und IC 9 und die zugehörigen Dateneingangsleitungen D 0-D 15. Ferner sind der örtliche Datenbus 9, das Unterbrechungs- Steuerregister in Form des IC 8 und das Status-i.d.-Byte- Register in Form des IC 4 zu sehen.

Die Fig. 2E zeigt den externen Kristalloszillator XL 1 und den Raten-Zeitgeber in Form des IC 32. Das IC 41 und das IC 36 bilden zusammen mit dem IC 50 und dem IC 46 in Fig. 2H zusammen das Startadressenregister.

Die Fig. 2F zeigt das Stopadressenregister in Form des IC 17, IC 27, IC 11 und IC 22.

In Fig. 2G ist das Steuerregister in Form der PAL 3 zu sehen. Die Fig. 2G zeigt auch das Statusregister in Form des IC 3.

In Fig. 2H (oben rechts) und 2K (oben links) ist die Triggerlogik in Form des IC 48, IC 31, IC 26, IC 35, IC 48, IC 16, IC 45, IC 14 des Transistors TR 1, der Dioden D 1 und D 2 und zugehöriger Widerstände und Leiter zu sehen.

Die Fig. 2I zeigt die Überwachungs-Zeitgeber-Schaltung in Form des IC 12, des programmierbaren Taktgenerators in Form des IC 21 und des statischen 16K×16-RAM, der die IC 37, IC 28, IC 23 und IC    umfaßt.

Die Fig. 2J zeigt die Kanalwählschaltung in Form der PAL 5.

Die Fig. 2L zeigt die Ausgangslatche in Form der IC 47 und IC 42.

In Fig. 4 ist ein detailliertes Schaltschema des Ausgangskanals 0 der DAC-Schaltung gemäß einer bevorzugten Ausführungsform der Erfindung wiedergegeben. Es versteht sich, daß sich die Schaltung gemäß Fig. 4 für die restlichen DAC-Ausgangskanäle 1-7 wiederholt, wobei jeder Kanal eine der DAC-Schaltungen 31-37 und eines der Rekonstruktionsfilter 41-47 umfaßt.

In Fig. 4 befindet sich die Digital/Analog-Wandlerschaltung 30 innerhalb des gestrichelten Linienzuges und umfaßt als primäre Komponente das DAC-IC 100 und zusätzlich dazu zwei IC 108-Schaltungen und zugehörige Widerstände, veränderbare Widerstände, Kapazitäten und versetzbare Verbindungsbrücken, die nachstehend als "Jumper" bezeichnet werden. Was den Jumper J 1 anbetrifft, ist eine Versorgungsspannung von -5 Volt zur Klemme 1 und eine Versorgungsspannung von -10 Volt zur Klemme 3 vorgesehen. Bezüglich des Jumpers 25 schafft die Klemme 1 einen einpoligen Ausgang und die Klemme 3 einen zweipoligen Ausgang.

Die Rekonstruktionsfilterschaltung 40 liegt in Fig. 4 innerhalb des punktierten Linienzuges und weist zwei IC 116-Schaltungen und zugehörige Widerstände und Kapazitäten auf. Was den Jumper 17 anbetrifft, erscheinen die gewünschten analogen Ausgangssignale an der Klemme 100 des Verbinders P 3.

Die Fig. 5 zeigt eine Spannungsreferenz-Versorgungsschaltung zur Schaffung der -5 Volt und der -10 Volt Versorgungsspannungen, die von den Schaltungen benötigt werden, die in den Schaltbildern gemäß Fig. 2 und 4 dargestellt sind. Die -5 Volt-Versorgung ist auf dem Leiter 67 und die -10 Volt-Versorgung auf dem Leiter 68 vorgesehen.

Die Fig. 6 gibt eine zusätzliche Spannungsreferenz-Versorgungsschaltung für den analogen Teil der vorliegenden Erfindung wieder. Einen DC/DC-Wandlerschaltung (IC 79) ist über den Leiter 71 an +5 Volt und über den Leiter 72 an Massepotential angeschlossen, wobei die Leiter mit passenden Klemmen des Verbinders P 1 verbunden sind. Die Schaltung liefert eine Ausgangsspannung von +15 Volt auf dem Leiter 73, Massepotential auf dem Leiter 74 und eine Ausgangsspannung von -15 Volt auf dem Leiter 75.

In Fig. 6 ist auch ein repräsentativer DAC-IC 100 zu sehen, dessen Klemme 20 an +15 Volt, dessen Klemme 10 an Digitalmasse und dessen Klemme 3 an Analogmasse angeschlossen sind.

Arbeitsweise der bevorzugten Ausführungsform Adressenplan (Address Map)

Der VME-System-Bus 1 sieht das erfindungsgemäße Umwandlungssystem als 64-Kilobyte (64 K)-Speicherblock, dessen Basisadresse im gesamten 16 Megabyte-Adressenbereich des VME-System-Busses 1 auf 64 Kilobyte-Grenzen jumper-wählbar ist. Der Analogausgang hat eine Auflösung von 12 Bits; daher sind für das Umwandlungssystem Wort-Zugänge nötigt.

Die Fig. 7 zeigt einen Speicherplan des mit dem Digitalsystem kompatiblen analogen Ausgangssystems gemäß der Erfindung. Die Hauptadresse ist jumper-wählbar. Allgemein wird das Umwandlungssystem durch ein an den Systembus 1 angeschlossenes CPU (nicht dargestellt) gelesen und geschrieben. Das System-CPU schreibt in analoge Spannungen umzuwandelnde Datenwörter in den RAM- Speicher 8. Das System-CPU schreibt auch Steuerinformationen in die Steuerregister des Umwandlungssystems, um die Betriebsarten festzulegen. Schließlich liest oder schreibt das System-CPU für den Start der tatsächlichen Umwandlung, das letzte Viertel des Speicherplans, welches das Startregister bildet.

Bei einer bevorzugten Ausführungsform umfaßt der Datenspeicherteil des Speicherplans 16384 (16K) Wörter. Jedes Speicherwort ist in eine 16-Bit-Adresse auf dem Systembus 1 abgebildet. Der Datenspeicher des Umwandlungssystems ist jedoch nur 12 Bits breit, so daß die Abbildung so organisiert ist, daß die 4 Bits höchster Wertigkeit (MSB = most significant bits) des 16-Bit-Systembuswortes vom Umwandlungssystem ignoriert werden. Einschreiben und Herauslesen bezüglich dieser Bits, die durch den schraffierten Bereich in Fig. 7 repräsentiert werden, haben keinerlei Wirkung.

Steuerregister

In Fig. 8 sind die Format- und Speicher-Orte der verschiedenen Steuerregister des digitalsystembuskompatiblen analogen Ausgangssystems gemäß der Erfindung dargestellt. Die Steuerregister des Umwandlungssystems erscheinen zwischen Adressen F08000 (hex) und F00000, wobei jedes derartige Register jedes 16-Byte-Intervall erscheint.

Adressen-Entschlüssler

Die Adressendekodier-Schaltung 4 des Umwandlungssystems entschlüsselt die Adressenleitungen des Systembusses 1 und entscheidet, ob sich das nicht dargestellte System- CPU an sie richtet oder nicht. Sie unterstützt auch den Zugang zu den verschiedenen Registern des Umwandlungssystems.

Allgemein vergleicht ein 8-Bit-Größenkomparator (IC 21) die Adressenbits A 23-A 16 des Systembusses 1 mit dem jumper-wählbaren Wert 525. Wenn beide Bytes identisch sind, dann zeigt ein NIEDRIG von dem -Ausgang an, daß die Basisadresse des Umwandlungssystems korrekt ist. Dieses NIEDRIG ist mit einem NIEDRIG von dem korrekt entschlüsselten Adressenmodifizier (A.M.)-PROM IC 13 torgesteuert, wodurch ein HOCH als Eingang zum IC 20 erzeugt wird, womit angezeigt wird, daß das Umwandlungssystem richtig adressiert wird.

IC 39 ist ein Kombinations-PAL zum Entschlüsseln der lokalen Adressenleitungen LA 0, LA 1, LA 2, LA 13 und LA 14 für die Entscheidung, in welches Register diese Daten auf dem lokalen Datenbus 9 eingebracht werden sollen. IC 33 ist ein 3/8-Entschlüssler, der dazu benützt wird, bereits im Steuerregister gespeicherte Daten auf den lokalen Datenbus 9 zurück freizugeben (enable), um dessen Inhalt zu prüfen.

Steuer/Status-Register

Die Fig. 9 zeigt das allgemeine Format des Steuer/Status- Registers 18 des erfindungsgemäßen Umwandlungssystems. Das Register steuert die Hauptoperationen des Umwandlungssystems. Diese umfassen: (1) Intern/Extern-Trigger, (2) Normalereignis-Trigger (normal event trigger), (3) Modus kontinuierlich/Einzelschritt, (4) Freigeben/ Sperren des Überwachungs-Zeitgeber-Registers und (5) Anzahl der gewählten Kanäle.

Das Statusregister IC 11 ist eine PAL-Einrichtung (PAL = programmed array logic = programmierte Feldlogik), die so eingerichtet ist, daß die vier Statusbits auf den Datenbus zu der gleichen Zeit, zu der sich die acht Steuerbits auf dem Datenbus befinden, freigegeben (enable) werden. Diese Bits sind nur lesbar.

Die Fig. 10 zeigt die einzelnen Bitpositionen des Steuer/Status-Registers 18 in größeren Einzelheiten. Die Funktion der Bit-Positionen D 0-D 15 ist folgende:

D 0= Wahl von Intern- oder Extern-Trigger; wenn dieses Bit auf Null zurückgestellt ist, werden die Daten aus dem Umwandlungssystem mit einer Rate ausgegeben, die der interne oder on-board-Zeitgeber festlegt. Wenn D 0 auf Eins gesetzt wird, wird die Datenausgabe durch eine negative oder abfallende Flanke eines externen Triggereingangs getaktet.D 1= Ereignis-Trigger. Wenn dieses Bit auf Eins gestellt wird, initiiert eine einzelne negative oder abfallende Flanke an dem Extern-Trigger-Eingang eine Reihe von Ausgaben unter der Steuerung des "on-board"-Zeitgebers. Merke: Wenn dieses Bit auf Eins gesetzt wird, während der externe Trigger gewählt ist (D 0 = 1), befindet sich das Umwandlungssystem in einem undefinierten Zustand.D 2= Wahl kontinuierlicher Modus oder Einzelschrittmodus. Wenn dieses Bit auf Null zurückgestellt wird, werden in dem RAM 8 enthaltene Daten durch die DAC's hindurch kontinuierlich ausgegeben, bis das Umwandlungssystem durch das System-CPU gestoppt wird. Wenn D 2 auf Eins gestellt wird, gibt das Umwandlungssystem aus dem RAM 8 nur einmal aus und stoppt dann.D 3= Timeout (= "Zeit vorbei")-Freigabe. Wenn dieses Bit auf Null zurückgestellt wird, wird der interne Überwachungs-Zeitgeber befähigt oder freigegeben. Wird D 3 auf Eins gestellt, wird der Überwachungs- Zeitgeber gesperrt.D 4-D 6= Ausgangskanal-Wählbits. Das Bit-Muster dieser drei Bits wählt den Kanal bzw. die Kanäle, auf dem/denen Analogdaten ausgegeben werden. Die Fig. 11 zeigt, wie der Ausgangskanal bzw. die Ausgangskanäle als Funktion der Werte der Kanalwähl-Bits gewählt wird/ werden.D 7= Unbenutzt.D 8= Halt. Dieses Bit ist nicht schreibbar, aber es wird durch das Umwandlungssystem auf Null gestellt beim Einschalten, auf das Anlegen eines SYSRESET- Signals hin oder wenn das Umwandlungssystem das Aktualisieren der DAC's aus irgendeinem Grunde stoppt. Das Halt-Bit wird auf Eins gestellt (d. h. inaktiv), sobalt das Umwandlungssystem einmal mit der Ausgabe von Analogsignalen beginnt.D 9= Timeout. Dieses Bit ist nicht schreibbar. Es wird auf Eins eingestellt, wenn der Überwachungs-Zeitgeber "Zeit ist vorbei" gibt, d. h. wenn das vorbestimmte "Vorbeizeit"-Intervall verstrichen ist. Dieses Bit wird auf Null gestellt, wenn in das Startregister geschrieben wird.D 10= Zyklus beendet. Dieses Bit ist nicht schreibbar, aber es wird vom Umwandlungssystem auf Eins gestellt, sobald ein kompletter Satz von Daten durch die DAC's ausgegeben worden ist. D 9 wird auf Null zurückgestellt, wenn das Umwandlungssystem erneut gestartet wird, d. h., wenn in das Startregister geschrieben wird.D 11= "Über"-Abtastung. Dieses Bit ist nicht schreibbar. D 11 wird vom Umwandlungssystem auf Eins gesetzt, wenn die DAC's schneller als ihrer größten Ausgabe-Rate (etwa 857 kHz) entsprechend mit "Umwandlungs"-Befehlen beliefert werden, d. h. wenn der interne Raten-Zeitgeber oder der Externtriggereingang zu schnell läuft.D 12-D 15= Unbenutzt. Lesen oder Schreiben bezüglich dieser Bits hat keinerlei Wirkung auf das Umwandlungssystem.

Startadressenregister und Stopadressenregister

Das Umwandlungssystem gemäß der Erfindung hat ein Datenspeichervermögen von bis zu 16K Wörtern im RAM 8. Die Daten können bezüglich des RAM 8 zu jeder Zeit irgendwohin geschrieben oder irgendwoher herausgelesen werden. Jedoch wird der Teil des RAM 8, aus dem die DAC's 30-37 die umzuwandelnden digitalen Daten lesen, durch zwei Register "gesetzt": Das Startadressenregister und das Stopadressenregister.

Das Startadressenregister enthält die Adresse des ersten Datenwortes, das durch die DAC's auszugeben ist. Ein Latch IC 32 vom D-Typ hält das niedrige Adressen-Byte und ein Latch IC 31 hält das hohe Adressen-Byte.

Diese werden gehalten, bis eine Änderung der Startadresse nötig ist. Der von den IC 32 und 31 gehaltene zwei- Byte-Wert wird in die IC 30 (niedriges Byte) und IC 29 (hohes Byte) eingegeben, die Aufwärts/Abwärts-Zähler von 8 Bit sind, die vom Startadressenwert auf jeden Taktzyklus hin schrittweise weitergeschaltet werden.

Das Stopadressenregister enthält die Adresse des letzten auszugebenden Datenwortes. Die Stopadresse wird in einer einzigen Operation in den Latch IC 38 vom D-Typ (niedriges Byte) und in den Latch IC 37 (hohes Byte) eingegeben. Dieser Wert wird in IC 38 und IC 37 gehalten, bis es nötig ist, ihn zu ändern. Der von IC 38 und IC 37 gehaltene Wert wird dann mit dem schrittweise gebildeten Wert aus IC 30 und IC 29 durch IC 36 bzw. IC 35 verglichen. Wenn also die Startadresse schrittweise weitergestellt worden ist, bis sie der Stopadresse gleicht, geben sich die Ausgänge den Zustand "NIEDRIG", um anzuzeigen, daß die Stopadresse erreicht worden ist.

Es ist zu bemerken, daß die in diesen Registern enthaltenen Adressen Wort-Adressen und nicht Byte-Adressen auf dem Systembus 1 sind. Wenn z. B. gewünscht wird, vier Daten- Wörter ausgehend von der dritten Datenspeicherstelle auszugeben, dann sollte zum Startadressenregister 0003 (hex) und zum Stopadressenregister 0006 geschrieben werden. Dies ist in Fig. 12 dargestellt.

Es ist auch zu bemerken, daß bei 16K Wörtern des Speichers RAM 8 der Wert der beiden Bits größter Wertigkeit der beiden Register keine Wirkung auf das Umwandlungssystem hat, auch wenn diese Bits herausgelesen und hineingeschrieben werden können.

Im normalen Betrieb ist der Wert des Inhalts des Stopadressenregisters größer als der Wert des Inhalts des Startadressenregisters. Wenn jedoch die beiden Werte gleich sind, dann gibt das Umwandlungssystem das Datenwort an dieser Adresse, aber keine anderen Datenwörter aus. Wenn die Stopadresse kleiner ist als die Startadresse, dann gehen die Adressen des Datenwörterausgangs zu Null ("wrap around" to zero) und schrittweise weiter bis die Stopadresse erreicht wird.

Unterbrechungs-Steuerregister

Die Fig. 13 zeigt das Format des Unterbrechungs-Steuerregisters des erfindungsgemäßen Umwandlungssystems. Das Unterbrechungs-Steuerregister ist zur Steuerung der Unterbrechungs-Priorität, des Unterbrechungs/Status-i.d.- Bytes und der Art des Ereignisses, das die Unterbrechung hervorruft, softwareprogrammierbar.

Alle Felder des Unterbrechungs-Steuerregisters werden gelesen/ geschrieben und sind folgendermaßen definiert:

D 0-D 7= Das Status/i.d.-Byte. Dieses Feld ist das Byte, das während eines Unterbrechungs-Bestätigungszyklus zu dem nicht dargestellten Unterbrechungshandhaber des Systembusses 1 geliefert wird.D 8-D 10= Unterbrechungs-Priorität. Diese drei Bits bestimmen, welche von den sieben Unterbrechungsleitungen des Umwandlungssystem benutzt, um eine Unterbrechung zu verlangen. Die Fig. 14 zeigt, wie die Unterbrechungs-Priorität als Funktion der Unterbrechungs-Priorität-Bit-Werte gewählt wird.D 11= Nicht benutzt.D 12-D 14= Unterbrechungsfreigabe-Bits. Es gibt drei mögliche Unterbrechungsquellen: (1) einen "Über-Abtastung"- Zustand, (2) ein "time-out" der Überwachung, und (3) einen Zustand "Ausgabezyklus vollendet". Diese drei Zustände entsprechen dem Setzen von einem der Bits D 11, bzw. D 9 bzw. D 10 des Steuer/ Status-Registers. Die Erzeugung einer Unterbrechung auf das Eintreten von einem oder verschiedenen dieser Zustände ist über Bits D 12, D 13 und D 14 des Unterbrechungs-Steuerregisters individuell programmierbar.D 15= Nicht benutzt.

Wenn das Bit D 12 des Unterbrechungs-Steuerregisters (ITI) auf Eins gesetzt wird, wird eine Unterbrechung durch die Auszeit des Überwachungs-Zeitgebers hervorgerufen. Wenn das Bit D 13 (ICY) auf Eins gesetzt wird, wird eine Unterbrechung hervorgerufen, wenn ein Ausgabezyklus abgeschlossen ist. Gleichermaßen wird eine Unterbrechung erzeugt, wenn die DAC's "über-abgetastet" werden und das Bit D 14 (IOS) auf Eins gestellt wird.

Wenn mehr als eines dieser Bits auf Eins gestellt wird, dann wird eine Unterbrechung auf das Eintreten eines jeden dieser Zustände, die zu Unterbrechungen befähigt worden sind, erzeugt. Diese Erzeugung einer Unterbrechung kann durch die folgende Bool'sche Gleichung ausgedrückt werden:

Unterbrechung = ITI. (Auszeit) + ICY. (Zyklus beendet) + IOS. (Überabtastung)

Die Funktion des Unterbrechungs-Steuerregisters führt das IC 25 durch. Die Funktion des IC 11 besteht darin zu prüfen, daß die vom Umwandlungssystem erzeugte Unterbrechung eine Unterbrechung ist, auf die geantwortet werden muß.

Während des Unterbrechungsbestätigungszyklus wird das Niveau der bedienten Unterbrechung durch Adressenleitungen A 01, A 02 und A 03 angezeigt. Diese Adresseninformation wird mit dem erzeugten Unterbrechungsniveau durch einen vier-Bit- Größenkomparator IC 45 verglichen, und wenn die Bedienungs- oder Service-Niveaus gleich sind, wird das im IC 26 gehaltene Steuerwort auf Bits D 00-D 07 des internen Datenbusses 9 freigegeben.

Raten-Zeitgeber-Register

Die Rate oder Geschwindigkeit, mit welcher frische Analogdaten aus dem Umwandlungssystem ausgegeben werden, ist unter Verwendung dieses Schreib (write-only)-Registers steuerbar. Es sei jedoch bemerkt, daß zur Verwendung dieses Merkmals der interne Trigger freigegeben sein muß; d. h. das Bit D 0 des Steuer/Status-Registers ist auf Null zurückgesetzt.

Bei einer bevorzugten Ausführungsform ist die Ausgaberate in Schritten von 500 Nanosekunden von 0 bis 127,5 Mikrosekunden programmierbar; eine Einstellung der Ausgaberate auf 0, 0,5 oder 1 Mikrosekunde ruft jedoch eine "Überabtastung"- Anzeige hervor.

Der Raten-Zeitgeber ist als 8-Bit Aufwärtszähler IC 19 ausgeführt, wobei die acht Bits des Zählers in die Bits geringster Wertigkeit des Zählers abgebildet sind. Der Zähler erzeugt einen DAC-Triggerimpuls beim Erreichen von FF (hex). Daher führt das Schreiben von FFFE zum Zähler zu einer Ausgangsrate von 1 : 0,5 Mikrosekunden (2 MHz). Der Zähler zählt einmal, gibt einen Impuls ab, wird wieder mit FE geladen und wiederholt, wieder und immer wieder. Auf ähnliche Weise führt das Schreiben von FFD zu einer Ausgabe-Rate von 1 MHz. Die Formel zum Errechnen der Ausgabeperiode für einen bestimmten Wert im Raten-Zeitgeberregister lautet:

Ausgabe-Rate = (255 - (Registerwert)) × 500 Mikrosekunden.

Das Einschreiben des Wertes FFFF in das Raten-Zeitgeberregister wird nicht empfohlen, da er eine Abtastperiode von 0 Sekunden repräsentiert.

Überwachungs-Zeitgeber-Register

Das Überwachungs(watchdog)-Zeitgeberregister kann mit einer vorbestimmten Zeitperiode so programmiert werden, daß dann, wenn die Zeitperiode verstreicht, ohne daß ein Zugriff zu dem Startadressenregister stattgefunden hat, die analogen Ausgänge zwangsweise auf Null Volt gestellt werden. Der Zweck dieses Überwachungs-Zeitgeberregisters besteht darin, die Zuverlässigkeit und Fehlertoleranz des Umwandlungssystems zu vergrößern.

Das timeout-Merkmal kann dadurch gesperrt werden, daß das Bit D 3 des Steuerregisters auf HOCH gesetzt wird, wodurch der Takteingang des Steuerregisters gesperrt wird und mehr als ein Startzugriff überflüssig gemacht wird.

Ebenso wie der Raten-Zeitgeber ist der Überwachungs-Zeitgeber als nur schreibbarer 8-Bit-Aufwärtszähler IC 18 ausgeführt. Die acht Bits des Zählers sind in das niedrigstwertige Byte des Zählers abgebildet. Der Zähler zählt in Einheiten von etwa 0,95 Sekunden. Somit führt das Laden des timeout-Steuerregisters mit einem Wert von FFFE (hex) zu einem timeout (= Zeit vorbei) nach 0,95 Sekunden. Die Formel zum Berechnen des timeout-Intervalls für bestimmte Werte im timeout-Steuerregister lautet folgendermaßen:

Timeout-Intervall = (255 - (Registerwert)) × 0,95 Sekunden.

Einschalten und System-Rückstellung

Die analogen Ausgaben werden auf das Einschalten, auf das Anlegen eines SYSRESET-Signals oder auf "Timeout" des Überwachungs- Zeitgebers hin normalerweise zwangsweise auf Null Volt gebracht. Dies geschieht, um für Einrichtungen oder Instrumente, die von den Analogausgängen des Umwandlungssystems betrieben werden, einen gewissen Schutz gegen mögliche Einschwingvorgänge beim Einschalten oder gegen Fehler oder ein Versagen des Systembusses zu schaffen. Normalerweise werden die Analogausgänge wieder freigegeben, sobald ein Zugriff in das Startadressenregister stattfindet.

Programmierbare Feldlogik-Einrichtungen

Im detaillierten Schaltschema der bevorzugten Ausführungsform der Erfindung werden fünf PAL-Einrichtungen (PAL = programmable array logic = programmierbare Feldlogik) verwendet: PAL 1, PAL 2, PAL 3, PAL 4 und PAL 5. Nachstehend werden die von einem jeden der PAL durchgeführten logischen Funktionen beschrieben.

PAL 1

Die Funktion des PAL 1 besteht darin, sicherzustellen, daß das System richtig adressiert wird. PAL 1 synchronisiert auch den örtlichen Adressenbus 5 mit den Adressenleitungen des Systembusses 1 und den örtlichen Datenbus 9 mit den Datenleitungen des Systembusses 1. PAL 1 enthält auch eine Statusmaschine, die bei Verwendung in Verbindung mit PAL 2 die Datenbusentscheidung (data bus arbitration) - und DAC- Steuerung steuert.

Die Arbeitsweise der Statusmaschine des PAL 1 ist eng mit der Kombinationslogik des PAL 2 verknüpft. Die PAL 1 Zustandsmaschine ist durch die Tabelle "nächster Zustand" des PAL 1 definiert (sh. Anhang "B-1").

Aus der Tabelle "nächster Zustand" für PAL 1 werden Karnaugh- Abbildungen oder -Pläne von fünf Variablen für jedes Ausgangssignal erhalten, und aus diesen werden die Bool'schen Gleichungen für jeden "nächsten Zustand" wie folgt abgeleitet:

Den Verknüpfungsplan für PAL 1 zeigt der Anhang "B-2".

PAL 2

PAL 2 ist ein Kombinationslogik-PAL, das in Verbindung mit PAL 1 zur Steuerung der Bus-Entscheidung (bus arbitration) und der DAC-Steuerung benutzt wird. Die Bool'schen Gleichungen für die Steuerlogik werden aus der Tabelle "nächster Zustand" des PAL 1 (sh. Anhang "B-1") folgendermaßen abgeleitet:

Der Verknüpfungsplan des PAL 2 ist im Anhang "C-1" dargestellt.

PAL 3

PAL 3 wird als Statusregisterteil des Steuer/Status- Registers 18 benutzt. PAL 3 steuert die Unterbrechungs-Kennzeichen über eine Anzahl von Statusmaschinen.

Die Tabellen "nächster Zustand" für die Variablen CYCFIN, TOUT und OVERSAMP" gibt der Anhang "D-1" wieder. Die Tabelle "nächster Zustand" für die Variable THALT zeigt der Anhang "D-2".

Die Variable wird dafür herangezogen, zu bestätigen, daß eine Unterbrechung stattgefunden hat. Die Bool'sche Gleichung für lautet:

Den Verknüpfungsplan für PAL 3 zeigt der Anhang "D-3".

PAL 4

PAL 4 ist eine reine Kombinationsschaltung, die dazu dient, den lokalen Adressenbus 5 zu entschlüsseln und die verschiedenen Register zu befähigen oder freizugeben (enable), um Werte aus dem lokalen Datenbus 5 einzugeben und zu halten (latch).

Die anwendbaren Bool'schen Gleichungen sind unten beschrieben:

ist ein Signal, welches einen 3/8-Entschlüssler befähigt oder freigibt, der dafür benützt wird, in verschiedenen Registern gehaltene Werte zurückzulesen. ist folgendermaßen definiert:

LA 14 wird dafür benützt, zu entscheiden, ob die oberen oder die unteren 16K Wörter des RAM-Speichers adressiert, d. h. angesprochen, werden. bedeutet, daß der Systembus 1 die Steuerung erhält. zeigt "keine Unterbrechungen" an. bezeichnet die zweite Hälfte des Taktzyklus.

Alternativ kann dies so ausgedrückt werden:

ist ein Steuersignal vom PAL 4, das kundgibt, daß Datenübertragungen an den unteren 16K Wörtern des Speichers (Steuerregister) nicht länger durchgeführt werden. ist folgendermaßen definiert:

CNTL bedeutet im zugewiesenen Zustand NIEDRIG, daß die Zurücklesefunktion nicht durchgeführt werden kann (die Bool'sche Gleichung für ist oben im Detail angegeben). bedeutet im nichtzugewiesenen Zustand, NICHT in der Steuerhälfte des Speichers. VWE bedeutet eine Schreibfreigabe zu dem System aus dem Systembus 1. bezeichnet die zweite Hälfte des Taktzyklus.

(Status Register Load) ist ein kombiniertes Logiksignal, welches von LA 0, LA 1 und LA 2 in die erste Stelle in den unteren 16K Wörtern abgebildet wird. Im zugewiesenen Zustand HOCH werden Daten auf dem örtlichen Datenbus 9 in das Steuerregister 18 eingegeben. ist folgendermaßen definiert:

(Start Address Load) ist durch LA 0, LA 1 und LA 2 in die zweite Stelle der unteren 16K Wörter abgebildet. Im zugewiesenen Zustand HOCH wird eine Startadresse von 16-Bit in das Startregister eingegeben.

(Stop Address Load) wird von LA 0, LA 1 und LA 2 in die dritte Stelle der unteren 16K Wörter abgebildet. Im zugewiesenen Zustand HOCH wird eine Stopadresse von 16 Bit in das Stopregister eingegeben.

(Interrupt Control Load) wird von LA 0, LA 1 und LA 2 in die vierte Stelle in den unteren 16K Wörtern abgebildet. Im zugewiesenen Zustand HOCH können spezifische Unterbrechungen betreffende Daten und das Status/ID-Byte vom örtlichen Datenbus 9 her eingegeben werden.

(Rate Load) wird in die fünfte Stelle in den unteren 16K Wörtern abgebildet. Im zugewiesenen Zustand HOCH kann der Wert, auf den die DAC-Triggerimpulse für interne und externe Trigger zu setzen sind, in das Raten-Zeitgeberregister eingegeben werden.

(Time Out Control Load) wird in die sechste Steuerstelle eingegeben und gibt im zugewiesenen Zustand HOCH die Daten auf dem örtlichen Datenbus 9 zur Eingabe in den timeout-Zähler ein.

Den Verknüpfungsplan von PAL 4 zeigt der Anhang "E-1".

PAL 5

PAL 5 wird dafür verwendet, die Anzahl der Kanäle zu wählen und dann die Kanäle in Aufeinanderfolge durchzuspielen. Die Statusmaschine von PAL 5 ist im oberen Teil des Anhangs "F-1" dargestellt. Die Tabelle "nächster Zustand" des PAL ist im unteren Teil des Anhangs "F-1" und im Anhang "F-2" wiedergegeben.

Aus der Tabelle "nächster Zustand" für PAL 5 werden Karnaugh-Abbildungen oder -pläne mit sechs Variablen für jedes Ausgangssignal erhalten, und von diesen werden die Bool'schen Gleichungen für jeden "nächsten Zustand" folgendermaßen abgeleitet:

Den Verknüpfungsplan von PAL 5 zeigt Anhang "F-3".

Generelle Betriebsweise

Das erfindungsgemäße Digital/Analog-Umwandlungssystem ist ein Hochgeschwindigkeitssystem für generelle Zwecke, welches mit dem Systembus eines digitalen Datenverarbeitungssystems, beispielsweise mit dem VME-Bus, kompatibel ist. In einer bevorzugten Ausführungsform ist das Umwandlungssystem ein 8-Kanal-System mit 12-Bit-Auflösung.

Der P 1-Verbinder dient dazu, eine körperliche Schnittstelle des Umwandlungssystems (bus slave) zu passenden System- Haupteinrichtungen, z. B. System-CPU's (nicht dargestellt) über den VME-Bus herzustellen.

Die Basisadresse des Umwandlungssystems ist jumper-wählbar. Die Adressenfähigkeit umfaßt Standard- oder Kurzadressen- Modi, mit oder ohne Adressenmodifiziercodes. Die Adressen- Modifizierreaktion oder -antwort ist durch passende Programmierung eines zugehörigen PROM (IC 13) wählbar.

Der doppelkanalige RAM 8 dient als Datenpuffer zwischen dem Systembus 1 und den DAC's 30-37.

Die acht analogen Ausgänge 100-107 sind körperlich auf dem P 3-Verbinder verfügbar, ebenso ein Sync-Out-Signal 55 und ein Externtrigger-Signal 57. Die Ausgänge sind einpolig, gefiltert und geschützt.

Die Umwandlungsrate der DAC's 30-37 des Umwandlungssystems kann entweder durch eine interne Zeitgeberschaltung 17 oder durch das externe Triggersignal 57 eingestellt werden.

Die Anzahl der zu verwendenden Kanäle und die Frequenz des Umwandlungszeitgebers sind über eine Eingabe von passenden Steuerworten in das Steuerregister/Status-Register 18 wählbar.

Zum Setzen der Speicherstartadresse und der Stopadresse sind separate Startadressen- und Stopadressen-Register vorgesehen. Zusätzlich dazu sind zur Steuerung der Übertragung von Daten zwischen dem RAM 8 und den DAC's 30-37 zwei Zähler vorhanden. Einer dient der Adressenerzeugung, und der andere bestimmt die Anzahl der im Betrieb befindlichen Kanäle.

Das Umwandlungssystem ist fähig zur Erzeugung einer Unterbrechung auf irgendeiner von sieben Unterbrechungs- Anforderungsleitungen IRQ 1*-IRQ 7*. Jeglicher Informationsaustausch zwischen dem Umwandlungssystem und dem gegenwärtigen Bus-Master findet über das doppelkanalige RAM 8 und das speicher-geplante Steuer/Status-Register 18 statt.

Unterbrechungen können von einem jeden von verschiedenen gewählten Zuständen einschließlich "Über-Abtastungen", "Time-out" und "Umwandlung beendet" erzeugt werden.

Das Umwandlungssystem enthält auch eine Überwachungs-Zeitgeberschaltung 50, die jeglichen Ausgang 100-107, der keine Umwandlungsoperation innerhalb einer vorbestimmten Zeitperiode erfahren hat, auf Null setzt. Diese Funktion wird auch beim Einschalten durchgeführt.

Durch passendes Eingeben eines Steuerwortes in das Steuer/ Status-Register 18 kann das Umwandlungssystem so betrieben werden, daß eine Umwandlung in einem "Einzelschritt"-Betrieb oder als kontinuierliche Operation stattfindet.

Die Hauptmethode der Verwendung des Umwandlungssystems gemäß der Erfindung ist folgende: Erst werden die umzuwandelnden digitalen Daten aus dem Systembus 1 in den RAM 8 gebracht. Als nächstes wird der erforderliche Betriebsmodus durch Eingeben eines passenden Steuerwortes in das Steuer/Status-Register 18 hergestellt. Schließlich wird der Befehl "GO" gegeben.

Das System wartet nun auf ein "Trigger"-Signal entweder von einer internen Quelle wie einem Zeitgeber oder einem anderen Ereignis, oder von dem externen Trigger. Wenn das Triggersignal empfangen wird, wird ein neues Wort durch die gewählten DAC's ausgegeben und ein anderes Datenwort wird zur Eingabe in die DAC's aus dem RAM 8 abgerufen.

Es ist zu bemerken, daß die DAC's 30-37 doppelgepufferte Einrichtungen sind, die zwei Ebenen von Datenlatches haben. Nur die Daten in der zweiten Ebene werden ausgegeben, während die erste Ebene zur Speicherung verwendet wird.

Die Speicheradresse der DAC-Daten wird durch einen Zähler im Adressengenerator 10 erzeugt. Dieser Zähler wird schrittweise nach jedem Trigger um Eins weitergezählt, und zwar bis zu einer im Stopadressenregister gesetzten Grenze. Wenn die Grenze erreicht ist, stopt das Umwandlungssystem die Ausgabe neuer Daten (wenn es im Einzelschrittmodus arbeitet) oder startet unmittelbar die Ausgabe der gleichen Daten oder Information wieder, wenn es im kontinuierlichen Modus arbeitet. Die Startadresse der Daten wird durch das Startadressenregister gesetzt.

Die Periode der internen Triggerquelle ist über den Raten- Zeitgeber (IC 32, Fig. 2E) programmierbar.

Wenn das Umwandlungssystem eingeschaltet wird, bevor das Steuer/Status-Register 18 geladen wurde, werden die Analog- Ausgänge auf Null Volt gesetzt. Ebenso werden, wenn das Überwachungszeitgeber-Merkmal freigegeben ist, die Ausgänge zwangsweise auf Null gestellt, wenn das System vor dem Ablauf einer vorbestimmten Zeitperiode keinen Zugriff erfahren hat.

Es versteht sich, daß das beschriebene, mit einem Digitalsystem kompatible analoge Ausgangssystem vielerlei Abwandlungen erfahren kannn, ohne daß der Rahmen der Erfindung überschritten wird.

Anhang A Liste der integrierten Schaltungen

I. C.Bauteil-Nr.

IC 0174LS74IC 0274LS74IC 0374LS793IC 0474LS793IC 0574F543IC 0674LS74IC 07 (PAL 3) 16R2
IC 0774LS793 IC 0974F543

IC 10 74LS04 IC 11 74LS793 IC 12 74LS592 IC 13 74LS10 IC 14 74S38 IC 15 74LS32 IC 16 74LS08 IC 17 74LS793 IC 19 82S126

IC 20 74LS04 IC 21 ICM7555 IC 22 74LS682 IC 23 IMS1620 IC 24 74LS244 IC 25 74LS74 IC 26 74LS74 IC 27 74LS682 IC 28 IMS1620 IC 29 74LS682

IC 30 (PAL 1) 16R8
IC 3174LS08 IC 3274LS592 IC 3374LS244 IC 34 (PAL 2) 16L8
IC 3574LS02 IC 3674LS793 IC 37IMS1620 IC 3874LS244 IC 3974LS85 IC 4074LS02 IC 4174LS793 IC 4274LS373 IC 4374LS445 IC 44
IC 4574LS00 IC 4674LS469 IC 4774LS373 IC 4874LS32 IC 49 (PAL 5) 16R8

IC 5074LS469IC 51 (PAL 4) 16L8
IC 5274LS138

IC 68 ZNREF050 IC 69 ZNREF100

IC 79 DC-DC Controller

IC 100 MP1230 IC 108 LF412A IC 116 LF412A

Claims (12)

1. Digital/Analog-Umwandlungssystem, das mit einem Digitalsystembus zur Umwandlung mindestens eines digitalen Signaleingangs über diesen Bus in ein Analogsignal von proportionalen Wert gekoppelt ist, gekennzeichnet durch
eine RAM-Einrichtung zum zeitweiligen Speichern des Digitalsignals,
eine Schnittstelleneinrichtung zum Anschließen des RAM an den Bus, und
mindestens eine Digital/Analog-Umwandlungsschaltung zum Umwandeln des digitalen Signals in das Analogsignal.

2. Digital/Analog-Umwandlungssystem gemäß Anspruch 1, gekennzeichnet durch ein an den Ausgang von mindestens einer Digital/Analog-Umwandlungsschaltung angeschlossenes Rekonstruktionsfilter.

3. Digital/Analog-Umwandlungssystem, das mit einem Digitalsystembus zum Umwandeln mindestens eines digitalen Signaleingangs über den Systembus in ein analoges Ausgangssignal von proportionalem Wert gekoppelt ist, gekennzeichnet durch
eine RAM-Einrichtung zum zeitweiligen Speichern des Digitalsignals,
eine Schnittstelleneinrichtung zum Anschließen des RAM an den Bus,
mindestens eine Digital/Analog-Umwandlungsschaltung, die an den RAM zur Umwandlung des digitalen Signals in das analoge Signal angeschlossen ist, und
an den Bus angeschlossene Steuerregister zur Speicherung eines von dem Bus empfangenen Steuerwortes.

4. System nach Anspruch 3, gekennzeichnet durch eine Zeitgebereinrichtung zum Variieren der Umwandlungsrate von mindestens einer Digital/Analog-Umwandlungsschaltung, wobei die Zeitgebereinrichtung an die Steuerregistereinrichtung angeschlossen ist, wodurch der Informationsgehalt des Steuerwortes den Betrieb der Zeitgebereinrichtung zur Veränderung der Umwandlungsrate steuert.

5. Umwandlungssystem nach Anspruch 3 mit mindestens zwei Digital/Analog-Schaltungen, gekennzeichnet durch eine Wähleinrichtung zum Auswählen der Anzahl von Digital/ Analog-Schaltungen zur Durchführung einer Digital/ Analog-Operation, wobei die Wähleinrichtung an das Steuerregister angeschlossen ist, wodurch der Informationsgehalt des Steuerwortes die Anzahl von durch die Wähleinrichtung ausgewählten Digital/Analog-Schaltungen bestimmt.

6. Umwandlungssystem nach Anspruch 3, gekennzeichnet durch
ein Startadressenregister zum Anzeigen der Startadresse von umzuwandelnden Digitalsignalen in dem RAM, wobei das Startadressenregister an das Steuerregister angeschlossen ist, wodurch der Informationsgehalt des Steuerwortes die Startadresse bestimmt, und
ein Stopadressenregister zum Anzeigen der letzten Adresse von umzuwandelnden Digitalsignalen in dem RAM, wobei das Stopadresssenregister an das Steuerregister angeschlossen ist, wodurch der Informationsgehalt des Steuerwortes die letzte Adresse bestimmt.

7. Umwandlungssystem gemäß Anspruch 3, gekennzeichnet durch
eine Einrichtung zum Zuführen eines externen Triggersignals an das System,
eine Zeitgebereinrichtung zum Erzeugen eines internen Triggersignals, und
eine Umwandlungstriggereinrichtung zum Initiieren einer Digital/Analog-Umwandlungsoperation, wobei die Umwandlungstriggereinrichtung an das Steuerregister angeschlossen ist, wodurch der Informationsgehalt des Steuerwortes festlegt, ob die Umwandlungstriggereinrichtung die Umwandlungsoperation auf das externe Triggersignal hin oder auf das interne Triggersignal hin initiiert.

8. Umwandlungssystem nach Anspruch 7, gekennzeichnet durch eine Einrichtung zum Verändern der Periode des internen Triggersignals, wobei diese Periodenänderungseinrichtung an das Steuerregister angeschlossen ist, wodurch der Informationsgehalt des Steuerwortes die Frequenz der Umwandlungsoperation festlegt.

9. Umwandlungssystem nach Anspruch 3, gekennzeichnet durch eine Einrichtung zum Zurücksetzen der mindestens einen Digital/Analog-Umwandlungsschaltung nach einer vorbestimmten Zeitperiode, wobei die Rücksetzeinrichtung an das Steuerregister angeschlossen ist, wodurch der Informationsgehalt des Steuerwortes die Zeitperiode bestimmt.

10. Umwandlungssystem nach Anspruch 3, gekennzeichnet durch mindestens zwei Unterbrechungs-Ausgangsleitungen und eine Einrichtung zum Erzeugen einer Unterbrechung in Abhängigkeit von mindestens einem von zwei vorbestimmten Zuständen in dem System, wobei die Unterbrechungserzeugungseinrichtung an das Steuerregister angeschlossen ist, so daß der Informationsgehalt des Steuerwortes bestimmt, ob ein vorbestimmter Zustand oder beide vorbestimmten Zustände eine Unterbrechung hervorbringen, und festlegt, zu welcher der Unterbrechungsausgangsleitungen die Unterbrechung erzeugt werden soll.

11. Umwandlungssystem nach Anspruch 3, gekennzeichnet durch eine Modus- oder Betriebsartfestlegungseinrichtung, die einen ersten Modus aufweist, in dem die Digital/Analog-Umwandlung angehalten wird, nachdem das im RAM gespeicherte Digitalsignal in das analoge Signal umgewandelt worden ist, und die einen zweiten Modus aufweist, in dem die Digital/Analog- Umwandlung auf das in dem RAM gespeicherte Digitalsignal kontinuierlich durchgeführt wird.

12. Umwandlungssystem nach Anspruch 3, bei dem der Systembus einen Systemdatenbus und einen Systemadressenbus aufweist, gekennzeichnet durch
einen internen Datenbus,
einen internen Adressenbus,
eine Einrichtung zum Synchronisieren des Betriebes des Systemdatenbusses mit dem internen Datenbus, und
eine Einrichtung zum Synchronisieren des Betriebes des Systemadressenbusses mit dem internen Adressenbus.