DE2932394A1 - Intelligente, programmierbare prozessteueranordnung - Google Patents

Description

Intelligente, programmierbare Prozeßsteueranordnung

Die Erfindung bezieht sich im allgemeinen auf eine Prozeßsteueranordnung und insbesondere auf eine intelligente, programmi e rbare Prο ze ß Steueranordnung.

Prozeßsteueranordnungen sind in den vergangenen Jahren zur Steuerung von Verarbeitungsmaschinen und von Fertigungsstraßen und dergleichen eingesetzt worden. Die Steueranordnungen arbeiten auf der Basis der booleschen Logik, die in ihr mittels eines vom Benutzer gelieferten gespeicherten Programms programmiert ist. Das Programm kann in einem Dauerspeicher oder in einem auswechselbaren Festspeicher (ROM) gespeichert sein, damit ein bestimmter Prozeß oder eine bestimmte Maschine stets in der gleichen Weise (oder bis zum Einsetzen eines neuen Festspeichers) gesteuert werden kann; das Programm kann jedoch auch in einem Schreib/Lese-Speicher (RAM) gespeichert sein,

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wobei es dann beliebig geändert werden kann. Die Anordnung zur Steuerung industrieller Prozesse empfängt im Verlauf der gespeicherten Gruppe boolescher Gleichungen Eingangesignale von Fühlern (Photodioden, Druckschalter, usw.)» die in der gesamten Prozeß- oder Fertigungsanlage angebracht sind; außerdem empfängt sie Eingangssignale von Zeitgebern und dergleichen. Als Reaktion auf diese Signale erzeugt sie Signale zur Steuerung der verschiedenen Arbeitsgeräte der Prozeß- oder Fertigungsanlage, beispielsweise Elektromagnete, Motoren, Ventile und dergleichen* In diesem Zusammenhang sei.beispielsweise auf die USA-Patentschriften 3 038 104, 3 924 242, 3 953 834, 4 030 080, 4 092 730 und 3 982 230 verwiesen. Alle diese Anordnungen sind in fester Verdrahtung aufgebaute Systeme.

Mit der in letzter Zeit immer größer werdenden Kommerzialisierung von Mikroprozessoren hat die Möglichkeit, die festverdrahtete Logik industrieller Steueranordnungen durch einen Mikroprozessor zu ersetzen, die Schaltung industrieller Steueranordnungen stark vereinfacht; außerdem konnte ein gewisses Maß an "Intelligenz" erhalten werden, also die Fähigkeit der Steueranordnung, nicht nur Prozeßparameter zu steuern, sondern auch Parameter mathematisch zu berechnen.

Mit Hilfe der Erfindung wird noch viel weiter gegangen, indem die Fähigkeit und Wirksamkeit einer auf der Verwendung von Mikroprozessoren basierenden Intelligenten Prozeßsteueranordnung vergrößert werden.

Mit Hilfe der Erfindung soll also eine intelligente, programmierbare Prozeßsteueranordnung mit verbesserten Eigenschaften geschaffen werden. Diese Anordnung soll auf der Verwendung von Mikroprozessoren basieren, und

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sie soll die Möglichkeit haben, Parameter zu berechnen und boolesche Logikparameter zu steuern. Die mit Hilfe der Erfindung zu schaffende Prozeßsteueranordnung soll die Fähigkeit haben, sowohl analoge als auch digitale Signale ein- und auszugeben.

Diese Prozeßsteueranordnung soll außerdem komplexe mathematische Berechnungen durchführen können. Die Prozeßsteueranordnung soll ferner mehrfache Prozeßsteuerschleifen aufweisen. Dabei soll die Prozeßsteueranordnung alle Fähigkeiten in einem kompakten System vereinigen.

Die intelligente programmierbare Prozßeteueranordnung nach der Erfindung enthält ein in besonderer Weise ausgebildetes Paar zusammenarbeitender Mikroprozessoren. Ein erster Mehrbit-Steuermikroprozessor wird zu Berechnungszwecken und zum Abtasten und Steuern des analogen Abschnitts der Prozeßanlage benutzt, und ein zweiter Einbit-Mikroprozessor wird zur Fortschaltsteuerung und zum Abtasten und Steuern der Zustände von Ein/Aus-Geräten benutzt.Der Steuermikroprozessor hat die Aufgabe der gesamten Uberwachungssteuerung. Eine Entscheidungsschaltung zum Lösen gleichzeitiger oder phasenversetzter Zugriffe auf den Speicher durch die zwei Mikroprozessoren ist ebenfalls vorgesehen. Außerdem ist eine Schaltung vorgesehen, mit deren Hilfe parallele, digitale Eingabe/ Ausgabe-Operationen und analoge Eingabe/Ausgabe-Operationen durchgeführt werden können, wobei beide Möglichkeiten für die beiden Mikroprozessoren zugänglich sind. In einer Ausführungsform ist eine Einrichtung zum

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Verbinden arithmetischer Operationen und nichtarithmetischer Funktionen (logiser Punktionen) innerhalb eines Satzes boolescher Befehle vorgesehen. Dadurch wird es möglich, einen Ein/Aus-Zustand eines Prozesses beispielsweise entsprechend berechneter .statistischer Kriterien zu steuern.

Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen:

Fig.1 eine perspektivische Ansicht der Baugruppen in einer AusfUhrungsform einer intelligenten, programmierbaren Prozeßsteueranordnung nach der Erfindung,

Fig.2 ein Blockschaltbild der Steueranordnung nach Fig.1, Fig.3a bis 3f Schaltbilder des Ablaufsteuermoduls von Fig.1,

Fig.4 ein Schaltbild der Speichersteuereinheit der Zentralspeichereinheit von Fig.3d,

Fig.5 ein Schaltbild des Eingabe/Ausgabe-Moduls von Fig.1,

Fig.6a bis 6e Schaltbilder des Hilfs-Eingabe/Ausgabe-Systems von Flg.1 und Fig.2,

Fig.7 eine schematische Ansicht der Speichererweiterungsbuchse und

Fig.8 ein Diagramm einer allgemeinen Form einer Analogregelschleife.

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In Fig.1 ist eine intelligente, programmierbare Prozeßsteueranordnung nach der Erfindung dargestellt. Die Anordnung enthält einen Ablaufsteuermodul 10, der Analogschleifen steuert , die die Ein/Aus-Zustände von Fühlern entlang des Prozesses abtasten und die Ein/Aus-Zustände gesteuerter Geräte entlang des Prozesses steuern. Die Analogschleifensteuerung wird mit Hilfe eines Hilfs-Eingabe/Ausgabe-Moduls 11 (AIM-Modul) erzielt. Der AIM-Modul 11 ermöglicht auch die parallele Eingabe und Ausgabe digitaler Signale des Systems. Die Jeweils von einem Bit gebildeten Ein/Aus-Zustände werden mit Hilfe von Einsteckmodulen des Eingabe/Ausgabe-Moduls 12 abgetastet und gesteuert. Der Schleifenzugriffsmodul 13 ermöglicht dem Bediener eine begrenzte Eingabe- und Ausgabemöglichkeit bei der Steuerung der Analogschleifen-SteuerfunWt ionen. Der Zeitgeber/ Zähler-Modul 14 ermöglicht dem Bediener eine begrenzte Eingabe- und Ausgabe*Möglichkeit zur Steuerung einer Folge von Prozeßsteuerzeitgebern und -zählern. Die Hauptquelle der Daten- und Befehleeingabe und der Anzeige des Systems wird durch einen Lese/Schreib-Programmiermodul 15 gebildet. Die Anordnung wird aus dem Energieversorgungsmodul 161 mit Energie versorgt.

Nach dem Blockschaltbild von Fig.2 enthält der Ablaufsteuermodul 10 eine auf der Basis des Mikroprozessors 9900 aufgebaute Zentraleinheit 18 (CPU), die in Fig.3a genau aargestellt ist, eine programmierbare Steuereinheit (PLC), die unter Verwendung eines Mikroprozessors des Typs 9514 aufgebaut ist und in Fig.3b genau dargestellt ist,

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eine Bildregistereinheit 17, durch die die Ein/Aus-Zustände der abgetasteten Eingangsbits land die Ein/Aus-Zustände gesteuerter Ausgänge gespeichert werden, eine Hilfß-Eingabe/Ausgabe-Einheit 21, durch die analoge und digitale Funktionen und Eingangsund Ausgangsbits gespeichert werden, sowie mehrere Kennzeichenbits und Speichervorrichtungen in den Einheiten 16 und 20. Das Bildregister (IR) der Bildregistereinheit 17 ist in Wirklichkeit eine Abbildung des SerienUbertragungsregistera der Eingabe/Ausgabe-Einheit 22 im Eingabe/Ausgabe-Modul 12. Die Eingabe/ Ausgabe-Einheit 22 wird anschließend im Zusammenhang mit Fig.5 genau erläutert. Eine weitere Einheit im Ablaufsteuermodul 12 ist die Zentralspeichereinheit 20 (CMU), die im Zusammenhang mit Fig.3d genau erläutert wird. Die Zentralspeichereinheit 20 bildet sowohl für die Zentraleinheit 18 als auch für die programmierbare Steuereinheit 19 einen Schreib/Lese-Speicher, und sie ermöglicht die Verbindung zwischen den zwei Mikroprozessoren. Die UART/PMEM-Einheit 16 bildet einen zusätzlichen Schreib/Lese-Speicher sowie einen großen Festspeicherblock für die Zentraleinheit 18. Außerdem bildet die UART/PMEM-Einheit 16 zwei asynchrone serielle Datenschnittstellenanschlüsse zur Herstellung von Verbindungen zu seriellen Geräten wie Fernschreibern und dergleichen.Die UART/PHEM-Einheit 16 wird im Zusammenhang mit Fig.3e noch genau erläutert.

Gemäß einem besonderen Merkmal der hier zu beschreibenden Anordnung üben sowohl die Zentraleinheit 18 als auch die

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programmierbare Steuereinheit 19 einen Zugriff auf den Hilfs-Eingabe/Ausgabe-Modul 21 als adressierbare Erweiterung der Zentralspeichereinheit 20 aus. Die AIM-Einheit 21, die im Zueaiunenhang mit den Figuren 6a und 6e noch genau erläutert wird, bildet digitale parallele Eingabe/Ausgabe-Anschlüsse und analoge Eingabe/Ausgabe-Anschlüsse, die zusammen mit den Analogschleifensteuerfunktionen benutzt werden. Eine Prioritätsschaltung in der Zentralspeichereinheit 20 löst gleichzeitige oder phasenvereetzte Zugriffe auf die Zentralspeichereinheit 20 und/oder die AIM-Einheit 21 durch die Mikroprozessoren 18 und 19,

Nach Fig.2 haben sowohl die Zentraleinheit 18 als auch die programmierbare Steuereinheit 19 Zugang zur Zentralspeichereinheit 20. Die Zentralspeichereinheit 20 wird mittels einer 13-Bit-Adresse (CMUA02-CMUA14) adressiert, und Daten werden zu oder aus den Mikroprozessoren 18 oder 19 Übertragen, $e nachdem, welcher Mikroprozessor mittels Anforderungssignalen (CMU99RQST oder PMEMEN) einen Zugriff auf die Zentralspeichereinheit 20 verlangt hat. Gleichzeitige Anforderungen nach der Zentralspeichereinheit 20 und/oder der AIM-Einheit werden von einer Entscheidungsschaltung behandelt, die später im Zusammenhang mit Fig.4 genauer erläutert wird. Ein Datenbus-Eingabekennzeichensignal (DBIN oder PDBIN) aus dem die Anforderung abgebenden Mikroprozessor zeigt an, ob der Mikroprozessor Informationen in der Zentralspeichereinheit 20 schreiben oder lesen will, und es steuert die Datenbusse in entsprechender Weise; ferner ergibt es die richtige Lese/Schreib-Steuerung für die Lese/Schreib-Speicher. Die Zentralspeichereinheit 20 antwortet auf den die Anforderung abgebenden Mikroprozessor durch Abgabe eines Bereitschaftskennzeichens (CMUREADY oder PREADY), das anzeigt, daß die Zentralspeichereinheit bereit ist, Daten von diesem Mikroprozessor

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anzunehmen oder Daten an diesen Mikroprozessor abzugeben, und es ergibt ein Datenbus-Freigabesignal (CMU99AEN oder CMU95AEN). Die Daten werden dann über den 16«Bit-D*tenbue CMUDOO-CMUDIS übertragen. Wie oben erläutert wurde, wird die AIM-Einheit 21 als Erweiterung der Zentralspeichereinheit 20 adressiert. Die AIM-Einheit 21 enthält in der hier zu beschreibenden Ausführungsform β Moduleinsteckbuchsen, die wie eine Zentralspeicheradreese CMUA03- CMUA14 adressiert werden, so, als wären diese Buchsen 16-Bit-Register der Zentralspeichereinheit 20. Jede Kombination digitaler, paralleler Eingabeeinheiten, digitaler- paralleler Ausgabeeinheiten, analoger Eingabeeinheiten und analoger Ausgabeeinheiten kann in die θ Buchsen eingesteckt werden, wie später im Zusammenhang mit den Figuren 6a bis 6e noch erläutert wird. Abhängig von Kennzeichensignalen AIMDBIN und AIMWE, die von der Zentralspeichereinheit 20 entsprechend den vom anfordernden Mikroprozessor abgegebenen Kennzeichensignalen DBIN und PDBIN erzeugt werden, werden Daten entweder in die in die adressierte Buchse der AIM-Einheit 21 eingesteckte Einheit geschrieben oder aus dieser Einheit gelesen. Das Eingeben und Ausgeben von Daten der AIM-Einheit 21 erfolgt über den Datenbus CMUD00-CMUD15.

Die Bildregistereinheit 17 wird von der Zentraleinheit 18 über den Adressenbus MA05-MA14 und von der Steuereinheit über den Adressenbus PAO5-PA14 adressiert. Die Kennzeichen-Signale IR99OO R/W und IR9514ST zeigen der Bildregistereinheit 17 an, ob die Zentraleinheit 18 oder die Steuereinheit 19 einen LeseVorgang oder einen Schreibvorgang an der Bildregistereinheit 17 durchführt. Die Bildregistereinheit 17 wird von den Kennzeichensignalen SOP und EOS aus der Steuereinheit 19 und vom Kennzeichensignal OKTOlO

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aus der Zentraleinheit 18 gesteuert. Die Seitenadressierung der Bildregistereinheit 17 durch die Zentraleinheit 18 erfolgt mittels der Signale IRPAGE1 oder IRPAGEO, während ihre Seitenadressierung durch die Steuereinheit 19 mittels der Adressensignale PA03 und PA04 erfolgt. Die Zustände der Signale IRPAGiSI und IRPAGEO oder PA03 und PA04 bestimmen, welche von vier 1024-Bit-Seiten des Bildregisters adressiert werden.

Daten werden über die Verbindung IROUT bitweise von der Bildregistereinheit 17 zur Zentraleinheit 18 oder zur Steuereinheit 19 übertragen. Aus der Zentraleinheit 18 werden Daten in ausgewählter Weise über.die Verbindung CRUOUT und aus der Steuereinheit 19 über die Verbindung PIRDOT in die Bildregistereinheit 17 übertragen. Außerdem werden Daten seriell zwischen der Bildregistereinheit und der Eingabe/Ausgabe-Einheit 22 übertragen. Die Ein/ Auszustände der längs des gesteuerten Prozesses angeordneten Fühlervorrichtungen werden auf diese Welse in das Bildregister übertragen, und die Ein/Aus-Zustände der gesteuerten Geräte längs des gesteuerten Prozesses werden aus dem Bildregister übertragen. Daten aus der Bildregistereinheit 17 werden über die Verbindung OTDAIN zur Eingabe/Ausgabe-Einheit 22 übertragen, und Daten aus der Eingabe/Ausgabe-Einheit 22 werden über die Verbindung INDATA in die Bildregistereinheit 17 übertragen, was vom Kennzeichensignal IOLATCH und vom Taktsignal IOCLOCK aus der Bildregistereinheit 17 gesteuert wird.

Die UART/PMEM-Einheit 16 wird mit Hilfe von Adressensignalen von der Zentraleinheit 18 am Adressenbus MA00-MA14 adressiert. Das Kennzeichensignal MEMEN verlangt einen

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Zugriff auf die Speichereinheit 16 und das Kennzeichen· signal BWE zeigt an, ob eine Leseoperation oder eine Schreiboperation stattfindet. Wenn die Spelehereinheit für eine Datenübertragung bereit ist, wird dies durch das zur Zentraleinheit 18 übertragene Kennzeichensignal UARTREADY angezeigt, worauf die Daten dann über den 16-Bit-Datenbus MBOO-MB15 übertragen werden.

An Hand der Figuren 3a bis 3f werden nun die den Ablaufsteuermodul 10 bildenden Einheiten 16 bie 20 genau erläutert. In Fig.3 ist die vom Mikroprozessor des Typs 9900 gebildete Zentraleinheit 18 genau dargestellt. Die Zentraleinheit 18 besteht, genau gesagt, aus dem Mikroprozessor TMS99OO der Firma Texas Instruments Incorporated. Dieser Mikroprozessor TMS9900 ist ein 16-Bit-Mikroprozessor, der in der Industrie in großem Umfang eingesetzt wird; Einzelheiten dieses Mikroprozessors sind in einem Datenblatt enthalten, das von der Firma Texas Instruments erhalten werden kann.

Die Eingangs- und Ausgangsanschlüsse des den Mikroprozessor TMS99OO enthaltenden Chips sind in der anschließend angegebenen Tabelle beschrieben.

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Tabelle I

Mikroprozessorgeräte TMS99OO/TMS951^ D0-D15 Datenbus

AO-A14 Adressenbus

DBIN teigt an» daß der Datenbus auf das Einlesen von Daten eingestellt ist;

HSMEN zeigt an, daß eine Speicherzellenanforderung vorliegt;

WE zeigt an, daß Daten zum Schreiben in den Speicher zur Verfügung stehen;

CRUCLK Taktsignal der Ubertragungsregistereinheit; zeigt an,daß Daten an CRUOUT oder an AO-A2 abgetastet werden sollen;

CRUIN Eingangsdaten an der ubertragungsregistereinheit; die Daten können in das von A3-A14 angegebene CRU-Bit geschrieben werden;

CRUOUT serielle Ausgangsdaten;
INTREQ Unte rbre chungsanforde rung·

IC0-IC3 Unterbrechungsprioritfits-Codegruppe - wird während einer Unterbrechungsanforderung abgetastet, um festzustellen, ob die Priorität hoch genug ist, damit sie für eine Unterbrechung angenommen wird;

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Tabelle I (Fortsetzung) Mikroprozessorgeräte TMS9900/TMS9514

HOLD zeigt im aktivierten Zustand dem Prozessor an, daß ein externes Gerät Daten über Prozessorbusse zum oder vom Speicher übertragen will;

HOLDA zeigt an, daß sich der Prozessor in einem Haltezustand für die Übertragung von Daten zum oder vom Speicher durch das anfordernde Gerät befindet;

READY zeigt dem Prozessor an, daß der Speicher zum Lesen/ Schreiben von Daten mit dem nächsten Taktzyklus bereit ist;

WAIT zeigt an, daß der Prozessor auf die Bereitschaftsbedingung aus dem Speicher wartet;

IAQ zeigt an, daß der Prozessor einen Befehl aus dem Speicher empfängt;

LOAD veranlaßt im aktivierten Zustand den Prozessor, eine besondere, nicht maskierbare Unterbrechung auszuführen;

RESET setzt im aktivierten Zustand den Prozessor zurück; - 04 vier Taktphasen.

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Der Mikroprozessor 9900 empfängt Unterbrechungsanforderungen aus der programmierbaren Steuereinheit 19» der ΛΙΜ-Einheit 21, dem Bildregister 17» dem Zeitgeber 43 und dem Datenwähler 52, die alle Teile der Zentraleinheit 18 sind.

Diese Unterbrechuugsanforderungen werden in einem Unterbrechungsan-forderungsregister 45 gespeichert und vom Prioritätscodierer 44 mit Priorität versehen. Der Prioritätscodierer 44 liefert ein Prioritätsanforderungssignal an den Unterbrechungsanforderungsanschluß INTREQ und eine entsprechende Prioritätscodegruppe an die Klemmen IC1· IC3 des Mikroprozessors 9900. Die Anschlüsse IC1-IC3 werden während einer Unterbrechungsanforderung abgetastet, damit bestimmt wird, ob die Priorität der Anforderung hoch genug ist, damit sie für eine Unterbrechung angenommen

Der Zeitgeber 43, der von Kennzeichensignalen ITIMTUKiI und ITCEM aus dem Ausgangsdatenwähler 52 gesteuert wird, liefert ein 100 ms-Zeitslgnal für die programmierbare Steuereinheit 19 und ein 2 ms-Zeitsignal, das dem Mikroprozessor 9900 zur Verfügung steht. Wenn die 2 ms-Zeitperiode abgelaufen ist, liefert der Zeitgeber 43 an das Unterbrechungsregister 45 ein Unterbrechungssignal.

Der Mikroprozessor 9900 hat über den Datenbus CMUDOO-CMUD15 Zugang zur Zentralspeichereinheit 20. Außerdem hat er über den gleichen Datenbus Zugang zur ΛΙΜ-EInheIt und über den Datenbus MB00-MB15 zur UART/PMEM-Einheit Die Zentralspeichereinheit 20 und die AIM-Einheit 21 werden

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über den Adressenbus CMUAOO-CMUA14 adressiert, während die UART/PMEM-Einheit 16 über den Adressenbus MAOO-MAH adressiert wird, wobei die beiden Einheiten mit den Adressenanschlüssen A0-A14 des Mikroprozessors 9900 in Verbindung stehen. Die Speichersteuerung erfolgt mittels der externen Speicher- Eingabe/Ausgabe-Steuereinheit 47. Ein Zentralspeicher- oder AIM-Anforderungssignal wird über ein NAND-Glied 48 geliefert, wenn ein MEMEN-Slgnal zusammen mit einer ausgewählten Decodierung der A0-und A1-Adreseenbits aus dem Mikroprozessor 9900 zur Erzeugung eines Kennzeichensignals CMU99RQST zur Zentralspeichereinheit 20 zur Verfügung steht. Das Kennzeichensignal DBIN vom DBIN-Anschluß des Mikroprozessors 9900 zeigt an, ob die Anforderung eine Speicherleseoperation oder eine Speicherschreiboperation ist. Wenn die Zentralspeichereinheit 20 bereit ist, wird über das NOR-Glied 46 »in Kennzeichensignal READY an die Speichersteuereinheit 47 geliefert, die ihrerseits ein Kennzeichensignal READY an den READY-Anschluß des Mikroprozessors 9900 anlegt.

Der Mikroprozessor 9900 steuert mittels der Speichersteuereinheit 47 auch die UART/PMEM-Einheit 16. Speicheranforderungen für die UART/PMEM-Einheit 16 erfolgen mittels des Speicherfreigabe-Kennzeichensignals MEMEN. Das Schreibfreigabe-Kennzeichensignal BWE und das Datenbus-Eingabekennzeichensignal DBIN am AnschluB WE bzw. DBIN des Mikroprozessors 990Ö steuern, ob die Speicheroptration eine Leseoperation oder eine Schreiboperation ist. Wenn die UARΊ/ΡΜΕΜ-Einheit 16 für eine Datenübertragung bereit ist, verursacht das der Speicher-

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Steuereinheit 47 über das NOR-Glied 46 zugeführte Kennzeichensignal UART/READY, daß die Speichersteuereinheit 47 ein READY-Kennzeichensignal erzeugt, und an den READY-Anschluß des Mikroprozessors 9900 anlegt. Serielle Daten und aus einem Bit bestehende Kennzeichensignale werden über den CRUIN-Anschluß des Mikroprozessors 9900 eingegeben. Die Kennzeichen enthalten Statuskennzeichen aus der B'ildregistereinheit 17 «nd aus der programmierbaren Steuereinheit 19 sowie ein Paritätsbit CMUPE. Das jeweils zu testende Kennzeichen wird vom Eingangsdatenwähler 49 entsprechend den Signalzuständen an den Adressenanschlüssen A12-A14 mit entsprechender Decodierung durch den Adressendecodierer 55 ausgewählt. Serielle Daten IROUT werden bitweise aus der Bildregistereinheit 17 über ein Übertragungstor 50 übertragen. Durch Decodieren der Adressenbits A3 und A4 im Adressendecodierer 56 werden das Übertragungstor 60 freigegeben und der Eingangsdatenwähler 49 gesperrt.

Vom Anschluß CRUOUT des Mikroprozessors 9900 werden serielle Daten und aus einem Bit bestehende Statuskennzeichen ausgegeben. Serielle Daten werden vom Anschluß CROUT des Mikroprozessors 9900 bitweise über ein Pufferglied 51 zur Bildregistereinheit 17 übertragen. Vom Anschluß CRUOUT des Mikroproaessors 9900 werden auch Ausgangskennzeichen abgegeben, die zur Steuerung des Betriebs der programmierbaren Steuereinheit 19_f der Bildregistereinheit 17, des Zeitgebers 43 und einer Unterbrechungsanforderungseinhelt 6 abgegeben. Ein aus einem Bit bestehendes Kennzeichen wird vom Anschluß TRUOUT mittels des Ausgangsdatenwählers 52 an eine der

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ausgewählten Kennzeichensignalleitungen angelegt, der die Kennzeichensignalleitung entsprechend der Decodierung dei· Signale an den Adressenleitungen AIO-AI/* mittels der Adressendecodierer 53 und 54 auswählt. Der Mikroprozessor 9900 liefert ein Lese/Schreib-Taktslgnal ΙΕί99ΟΟ R/V zum Lesen oder Schreiben von Daten aus der Bildregistereinheit 17, in dem das am Taktanschluß CRUCLK des Mikroprozessors 9900 erzeugte Signal und die Adressenbits A3 und A4 mit Hilfe des Adressendecodierers decodiert werden.

In Fig.3b ist die programmierbare Steuereinheit 19 genau dargestellt. Diese programmierbare Steuereinheit besteht aus einem modifizierten Mikroprozessor des Typs TMS9900, nämlich aus dem Mikroprozessor THS9514, der ebenfalls als ötandardprodukt von der Firma Texas Instruments Incorporated hergestellt und vertrieben wird. Der Mikroprozessor TMS9514 stimmt im Aufbau mit dem Mikroprozessor TMS9900 überein, mit der Ausnahme, daß das im Steuerfestspeicher des Mikroprozessors gespeicherte Steuerprogramm den Mikroprozessor so steuert, daß er in der Weise arbeitet, wie unten noch genau erläutert wird. Die Eingabe/Ausgabe-Anschlüsse des Mikroprozessors 9514 sind in der obigen Tabelle I angegeben.

In Flg.3b ist der Mikroprozessor 9514 dargestellt. Die mit Priorität versehenen Unterbrechungssignale werden nicht benutzt; sie sind also nicht angegeben. Die programmierbare Steuereinheit 19 arbeitet grundsätzlich in einem kontinuierlichen Abtastbetrieb, bei dem sie

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den vom Benutzer gelieferten Befehlssatz abtastet und den kontrollierten Prozeß mittels der Bildregistereinheit 17 und der Eingabe/Ausgabe-Einheit 22 steuert.

Der Mikroprozessor 9514 hat über den Datenbus CMUDOO-CMUD15 Zugang zur Zentralspeichereinheit 20. Zumindest ein Teil der Zentralspeichereinheit ist für die Zentraleinheit 18 und die programmierbare Steuereinheit 19 gemeinsam iuganglich,wodurch eine Verbindung zwischen den zwei Mikroprozessoren entsteht. Die Zentralspeichereinheit 20 wird über den Adressenbus CMUA02-CMUA14 adressiert, der an die Adressenanschlüsse A0-A14 des Mikroprozessors 9514 angeschlossen ist. Speicheranforderungen werden mittels des Speicherfreigabe-Kennzeichensignals PMEMEN durchgeführt. Das Kennzeichensignal PDBIN steuert die Datenbuseingabe und die Lese/ Schreib-Steuerung der Zentralspeichereinheit 20. Wenn die Zentralspeichereinheit 20 bereit ist, Daten aus dem Mikroprozessor 9514 zu lesen oder in diesen Mikroprozessor zu schreiben, ist das Kennzeichensignal PREADY gesetzt, damit dies dem Anschluß READY des Mikroprozessors 9514 angezeigt wird, wodurch die Speicherübertragung freigegeben wird. Ein Kennzeichensignal PHOLD aus dem Ausgangsdatenwähler 52 der Zentraleinheit 18 zeigt an, daß der Mikroprozessor 9900 die Zentralspeichereinheit 20 und die Bildregistereinheit 17 steuert. Wenn der Mikroprozessor 9514 den Speicher steuert, wird dies mittels des Kennzeichensignals PHOLDA angezeigt, das dem Mikroprozessor 9900 über den Dateneingangswähler 49 zugeführt wird.

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Serielle Daten IROUT aus der Bildregigstereinheit 17 und Bit-Kennzeichensignale werden dem Anschluß CRUIN des Mikroprozessors 9514 über den Multiplexer 32a zugeführt. Der Multiplexer 32a wird durch Decodieren mehrerer Bits der zum Mikroprozessor 9514 über den Datenbus übertragenen Defehle gesteuert. Das Decodieren wird mittels des Teilbefehlsdecodierers 40 durchgeführt. Bildregisterdaten IROUT werden in den Anschluß CRUIN des Mikroprozessors 9514 über ein Antivalenz-Glied 31 und den Multiplexer 32a bitweise eingegeben. Ein vom Zeitgeber 43 an die Zeitgeberlogik 30 gelieferter 100 ms-Impuls führt dem vom Multiplexer 32a ausgewählten Eingang CRUIN ein Bitkennzeichen OKTOTM zu. Das Bitkennzeichen OKTOTM zeigt dem Mikroprozessor 9514 an, daß eine 100 ms-Verzögerungszeit PIMSC abgelaufen ist. Außerdem wird am Ende Jedes Abtastvorgangs ein Flipflop 33 gesetzt, was zur Abgabe eines die Beendigung der Abtastung anzeigenden Kennzeichensignals EOS führt, das ebenfalls in auswählbarer Weise über den Multiplexer 32a in den Anschluß CRUIN des Mikroprozessors 9514 eingegeben wird. Ein dem Löscheingang des Flipflops vom Mikroprozessor 9900 zugeführtes Kennzeichensignal OKTOSCN zeigt dem Mikroprozessor 9514 an, daß er den Steuerbefehlssatz des Benutzerprozesses erneut abtasten kann.

Das Kennzeichensignal EOS wird auch der Bildregistereinheit 17 zugeführt, damit dieser angezeigt wird, daß EOS-Daten zwischen der Bildregistereinheit 17 und der Eingabe/Ausgabe-Einheit 22 übertragen werden können. Das die Beendigung der Abtastung anzeigende Kennzeichensignal EOS wird vom CRUCLK-Anschluß des Mikroprozessors 9514

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über ein NOR-Glied h2 abgeleitet. Die Ausgangssignale des CRUCLK-Anschlusses werden entsprechend einer Decodierung ausgewählter Bits des Befehls am Datenbus CMUDOO-CMUD15 demultiplexiert, wodurch die £etasteten CRUCLK-Ausgangssignale zum Flipflop 33 übertragen werden, wie oben erläutert wurde, wodurch sich ein Zugriffsanforderungs-Kennzeichensignal IR9514ST für die Bildregistereinheit 17 ergibt, oder es wird ein Sonde rf unk-tionsanforderungskennzeichen im Flipflop 34 erhalten, das dem Mikroprozessor 9900 anzeigt, daß er für den Mikroprozessor 9900 ein Sonderfunktions-Unterprogramra durchführen soll.

Eine Sonderfunktion ist eine Funktion, die auf Grund der begrenzten Programmierung, die in dem auf dem Chip des Mikroprozessors 9514· angebrachten Steuerfestspeicher zur Verfügung steht, vom Mikroprozessor 9900 ausgeführt wird, der Zugriff zu komplizierten arithmetischen und statistischen Unterprogrammen hat, die im Festspeicher (oder Schreib/Lese-Speicher) der UART/PMEM<rEinheit 16 gespeichert sind. Sonderfunktionen werden später noch genauer erläutert. Wenn der Mikroprozessor 9900 die Einreihung der vom Mikroprozessor 9514 verlangten Sonderfunktion in eine Warteschlange beendet hat, liefert er an den prioritätsfreien Unterbrechungsanschluß LOAD des Mikroprozessors 9514 über das Flipflop 36 ein Unterbrechungssignal PLOADST. Das Unterbrechungssignal PLOADST bewirkt auch das Rücksetzen des Flipflops 34 über ein UND-Glied 35.

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Wie oben erwähnt wurde, werden serielle Daten IROUT aus der Bildregistereinheit 17 über das Antivalenzglied 31 und den Multiplexer 32a zum Mikroprozessor 9514 übertragen. Wenn der Befehlsdecodierer 14 anzeigt, daß serielle Daten aus der Bildregistereinheit empfangen werden sollen, wird der Multiplexer 32a so gesteuert, daß die empfangenen Bits in den CRUIN-Anschluß des Mikroprozessors 9514 eingegeben werden können. Die Ausgabe serieller Daten aus dem Mikroprozessors 9514 erfolgt über dessen Ausgangsanschluß CRUOUT. Die übertragung von Ausgangsdaten PRIDOT zur Bildregistereinheit 17 wird vom UND-Glied 37 und vom NAND-Glied 38 entsprechend einer Teiladressendecodierung durch das NOR-Glied 39 und den Decodierer 40 gesteuert. Die Ausgangsdaten und die Eingangsdaten werden bitweise zum oder vom Bildregister 17 entsprechend der Bitadresse PA03-PA14 übertragen, die an den Adressenanschlüssen AO3-A13 des Mikroprozessors 9514 geliefert wird.

In der programmierbaren Steuereinheit 19 befindet sich auch eine Paritätslogikschaltung 41, die die Parität der über den Datenbus CMUD00-CMUD15 übertragenen Daten prüft. Die Paritätsprüfung wird durch das Kennzeichensignal CMUPEEN aus dem Ausgangsdatenwähler 52 der Zentraleinheit 18 freigegeben, und das Paritätsbit CMUPE wird über den Eingangsdatenwähler 49 an die ZentraleinheIt 18 geliefert.

Die Bildregistereinheit 17 wird nun im Zusammenhang mit Fig.3c genau beschrieben. Für eine programmierbare Steuereinheit ist es vorteilhaft, wenn alle Eingangssignale für

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eine gewisse Zeitdauer festgehalten werden, so daß sich ein Eingangssignal in dieser Zeitperiode nicht ändern kann. Dies ist die Grundfunktion des Bildregisters 73, das zusammen mit dem Eingabe/Ausgabe-Modul 12 arbeitet. Diese Funktion ist in der oben erwähnten US-PS 3 953 beschrieben. Das Dildregister 73 ist in drei getrennte Bereiche aufgeteilt: Der erste Bereich ,ist ein aus 256 Bits bestehendes Segment, das für alle 256 zulässigen Eingänge benutzt wird; der zweite Bereich ist »in Segment mit 512 Bits, das den Steuerkennzeichen(CR) zugeordnet ist; der letzte Bereich ist ein Segment mit 256 Bits, der der Steuerung aller 256 zulässigen Ausgänge dient. Diese drei Bereiche passen in einen Schreib/Lese-Speicher mit der Kapazität 1K χ 1 oder in 1024 Bits eines 4K-Speichers, wie später im Zusammenhang mit dem Sonderfunktionsmerkma1 noch erläutert wird.

Der das Bildregister 73 bildende Schreib/Lese-Speicher wird mit einer Adresse MA05-MA14 der Zentraleinheit oder einer Adresse PAO5-PA14 der programmierbaren Steuereinheit adressiert, was von den AusgangsSignalen der UND-Glieder 65a und 65b abhängt, die abhängig von Kennzeichensignalen 9514 RESET, SOP, PHOLDA, OKTOIO und EOS aus der Zentraleinheit 18 und der Steuereinheit arbeiten. Die Steuereinheit 19 kann gewöhnlich einen Zugriff auf das Bildregister 73 ausüben, wenn sie nicht mittels des Kennzeichensignals PHOLD aus der Zentraleinheit 18 in einen Haltezustand versetzt ist. Die Steuereinheit 19 bestätigt das Kennzeichensignal PHOLD durch Abgabe des Signals PHOLDA, das derZentraleinheit 18 erlaubt, einen Zugriff auf das Bildregister 73 auszuüben.

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Die außerhalb der programmierbaren Steuereinheit 19 angebrachte Bildregistereinheit 17 ist der Ursprung und die Bestimmung fast aller Uberttfagungsregister-Eingabe/Ausgabe-Operationen des Mikroprozessors 9514. Die 1024 Bits enthaltende Speicherseite, die dazu benutzt wird, Eingangs-, Ausgangs- und CR-Kennzeichenbits zu speichern, oder die für die Sonderfunktion benutzten 3072 Bits werden von den Datenwählern 67a und 67b über die ODER-Glieder 69a und 69b mittels Kennzeichensignalen von der Zentraleinheit 18 (IRPAGE1, IRPAGEO) und von der Steuereinheit 19 (PA03» PA04) ausgewählt. Die Datenwähler 67a und 67b werden vom Signal IRASB und vom Bildregister-Verminderungssignal PSIRDCD aus dem Mikroprozessor 9514 gesteuert. Das Bildregister 73 wird so gesteuert, daß es Daten entsprechend dem Lese/Schreib-Steuersignal IR9514ST oder IR99OO W/R liest oder schreibt, das von der Steuereinheit 19 bzw. der Zentraleinheit 18 an den Schreib/ Lese-Anschluß W des Bildregisters 73 über das UND-Glied 71 angelegt wird. Am Ende Jedes AbtastVorgangs der Steuereinheit 19, werden, wenn OKTOIO vorliegt, entsprechend den Ausgangssignalen der UND-Glieder 65a und 65b Daten seriell zwischen dem Bildregister 17 und dem die Eingabe/Ausgabe-Einheit 22 bildenden Ubertragungsreglster übertragen. Die Daten werden vom Eingabe/Ausgabe-Taktgeber 68 getaktet, wenn das IOLATCH-Kennzeichen vom UND-Glied 65b über den Negator 70 gesetzt wird. Die Daten werden vom U-Anschluß des Bildregisters 73 über den Negator 74 und das NOR-Glied 75 (OTDAIN) übertragen. Das Signal INDATA wird von der Eingabe/Ausgabe-Einheit 22 zur

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Bildregistereinheit 17 über den Multiplexer 66 zum D-Datenanschluß des Bildregisters 73 übertragen.

Wenn die Bildregistereinheit 17 nicht im Piingabe/Ausgabe Betrieb arbeitet, erfolgt die Übertragung von Daten in das Bildregister 73 aus der Zentraleinheit 18 (CHUOUT) oder aus der Steuereinheit 19 (PIRDOT) über den Multiplexer 66 entsprechend der Auswahl durch die UTJU-Glieder 65a und 65b zum D-Datenanschluß des Bildregisters 73. Die Datenausgabe aus dem Bildregister 73 erfolgt am Ü-Anschluß (IROUT) zur Steuereinheit 19 oder zur Zentraleinheit 18, die beide Zugang zu den Daten an der IRCUT-Leitung haben.

Die Bildregistereinheit 17 enthält außerdem einen Größenkomparator 64, der die 10 Adressenbits PA05- ΡΛ14 aus der Steuereinheit 19 und zehn Datenbits am Datenbus CMUD03-CMUD14, die im Register 63 gespeichert sind, miteinander vergleicht. Der Größenkomparator Sk erzeugt ein Kennzeichensignal PFLO, wenn die Größen gleich sind.

In Fig.3d ist die Zentralspeichereinheit 20 genau dargestellt.Die Zentralspeichereinheit 20 besteht aus integrierten Schreib/Lese-Speichern, die so organisiert sind, daß sich vier Seiten 61a bis 61d ergeben, die von der CMU-Steuereinheit 60 entsprechend Adressenbits CMUA02-CMUA06 auswählbar sind. Die ausgewählte Seite wird von Adressenbits CMUAO5-CMUA14 adressiert, damit ein aus 16 Bits bestehendes Wort an den für die Zentraleinheit 18 und die Steuereinheit 19 verfügbaren Datenbus CMUD00-CMUD15 eingegeben oder ausgegeben wird. Eine Zugriffsanforderung

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auf die Zentralspeichereinheit 20 durch die Zentraleinheit 18 erfolgt dadurch, daß das Anforderungs-Kennzeichenbit CMU99RQST von der Zentraleinheit 18 gesetzt wird; erfolgt die Anforderung durch die programmierbare Steuereinheit 19, dann erfolgt dies dadurch, daß diese Steuereinheit das Anforderungskennzeichenbit PMEMEN setzt. Die Zentraleinheit 18 steuert die Speicheroperationen als Leseoder Schreiboperationen, indem das Datenbus-Eingabe-Kennzeichenbit DBlN gesetzt wird, während die programmierbare Steuereinheit 19 die ,Speicheroperationen als Leseoder Schreiboperationen steuert, indem das Kennzeichenbit PDBIN gesetzt wird. Die Kennzeichenbits DBIN und PDBIN werden von der CMU-Steuereinheit 60 durchgeschaltet, damit ein Lese/Schreib-Steuersignal CMUV/R an die Schreibfreigabeanschlüsse ¥ der Schrelb/Lesespeicherseiten 61a bis 61d angelegt wird.

Wie oben erwähnt wurde, wird die AIM-Einheit 21 wie eine Erweiterung der Zentralspeichereinheit 20 adressiert.

Die AIM-Einheit 21 wird also dann adressiert, wenn eine am Adressenbus CMUA02-CMUA14 anliegende Adresse eine der einem Buchsenplatz der AIM-Einheit 21 zugewiesenen Adressen ist. Das Eingeben oder Ausgeben von Daten in die bzw. aus der AIM-Einheit 21 erfolgt über den Datenbus AIMD00-AIMD15. Die CMU-Steuerelnheit 60 liefert in diesem Fall Lese/ Schreib-Freigabesteuersignale AIMDBIN und AIMWE, die die AIM-Einheit 21 steuern ., wie noch genauer erläutert wird.

Die CMU-Steuereinheit 60 enthält eine Prioritätsschaltung, die nun im Zusammenhang mit Fig.4 genau erläutert wird. Die Prioritätsschaltung empfängt die Anforderungssignale CMU99RQST

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und PMEMEN aus der Zentraleinheit 18-bzw. der programmierbaren Steuereinheit 19; sie löst alle gleichzeitigen oder phasenversetzten Zugriffsanforderungen der Einheiten und 19 auf die Zentralspeichereinheit 20. Die Zentraleinheit 18 erhält Zugang zum Zentralspeicher durch die CMU Steuereinheit 60, die dem' READY-Eingang des Mikroprozessors 9900 über die Speicher-Eingabe/Ausgabe-Steuerlogik 47 ein Kennzeichensignal CMUREADY und ein Adressenbus-Freigabesignal CMU99ABN an den Adressenbus der Zentraleinheit 18 anlegt. Die Steuereinheit 19 erhält Zugang zur Zentralspeichereinheit für Datenübertragungen, wenn die CMU-Steuereinheit 60 ein Kennzeichensignal PREADY an den READY-Eingang des Mikroprozessors 9514 und ein Adressenbus-Freigabesignal CMU95AEN an den Adressenbus der Steuereinheit 19 anlegt.

Unter Bezugnahme auf Fjg.4 werden nun die Seitenwählschaltung und die Prioritätsschaltung der CMU-Steuereinheit 60 beschrieben. Der Adressendecodierer 85 empfängt entsprechend den FreigabeSignalen CMU99AEN und CMU95AEN Adressenbits CMUA02-CMUA07 entweder aus der Zentraleinheit 18 oder aus der programmierbaren Steuereinheit 19. Entsprechend diesen Adressenbits wählt der Adressendecodierer 85 eine von vier Seiten 6ia-6id der Zentralspeichereinheit 20, oder eine von zwei Seiten der AIM-Einheit 21 aus, indem er Wählsignale MSEL, KSEL, PLCOSEL, PLC1SEL, AIMROSEL oder AIMR1SEL liefert. Wenn eines der AIM-Wählsignale AIMROSEL oder AIMR1SEL vorhanden ist, was vom NAND-Glied 98 festgestellt wird, werden AIMWE-Lese/Schreib-Frelgabesignale zusammen mit AIM-Datenbus-Steuersignalen aus dem NOR-Glied 99 und dem ODER-Glied 100 sowie AIM-Adressenbus-Steuersignale aus dem NAND-G}ied 98 erzeugt.

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Speicherzugriffs-Anforderungssignale aus der programmierbaren Steuereinheit 19 (PMEMEN) werden im Flipflop 80 gespeichert, und Speicherzugriffs-Anforderungssignale aus der Signaleinheit 18(CMU99RQST) werden im Flipflop 82 gespeichert. In der hier zu beschreibenden AusfUhrungsform ist den Speicherzugriffsanforderungssignalen durch die programmierbare Steuereinheit 19 stets Priorität gegenüber gleichzeitigen oder später empfangenen AnforderungsSignalen aus der Zentraleinheit 18 zuzuordnen. Wenn die Zentralspeichereinheit 20 nicht bereits mit einer Speicheranforderung befaßt ist, führt eine Speicheranforderung durch die Zentraleinheit 18 oder die Steuereinheit 19 zur Abgabe eines Signals mit dem Wert "1" am NAND-Glied 81, das im Besetzt-Flipflop 103 gespeichert wird, was anzeigt, daß der Speicher besetzt ist. Das Ausgangssignal des Flipflops 103 bewirkt, daß das NAND-Glied 87 das Adressenbus-Freigabesignal CMU95AEN oder das NAND-Glied 89 das Adressenbus-Freigabe signal CMU99AEN abgibt, wodurch der entsprechende Adressenbus von der Steuereinheit 19 oder der Zentraleinheit 18 freigegeben wird. Wenn eine Speicheranforderung von der programmierbaren Steuereinheit 19 empfangen wird, gibt das NAND-Glied 86 ein Bereitschafts-Kennzeichensignal PREADY an die programmierbare Steuereinheit 19, was im Beispiel I der nachfolgenden Tabelle II angegeben ist.

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Tabelle II

PMEMEN

CMÜ99RQST PREADY

CMUREADY CMTRTSTTDT CMU95AEN CMU99AEN

Beispiel I

to

aktiv (0) inaktiv (1)

ti
. aktiv (0)

inaktiv (1)

aktiv (1)

inaktiv (1)

inaktiv (0)

aktiv (0) inaktiv (1)

PMEMEN

CMU99RUST PREADY

CMUREADY CMUHEADY CMU95AEN CMU99AEN

Beispiel II

to

inaktiv (1)
aktiv (0)

ti
inaktiv (1)

aktiv (0) inaktiv (Θ)

aktiv (0)

aktiv (1) inaktiv (1)

aktiv (0)

PMEMEN

CMU99RQST PREADY

CMUREADY CMUREADY CMU95AEN CMU99AEN

Beispiel III

to

aktiv (0)
aktiv (0)

ti

aktiv (0)

aktiv (0)

aktiv (1)

inaktiv (1)

inaktiv (O)

aktiv (0)

inaktiv (1)

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Wenn die Signale PMEMEN und CMU99RQST inaktiv sind, bleibt das Signal CMUREADY aktiv. Wenn entsprechend dem Beispiel II der Tabelle II die Speicheranforderung durch die Zentraleinheit 18 erfolgt, liefert das NAND-Glied ein aktives Bereitschaftskennzeichensignal CMUREADY an die Zentraleinheit 18, solange keine von der programmierbaren Steuereinheit abgegebene Anforderung vorhanden ist (was durch das Aucgangssignal 951^RFMEMEN des Flipflops angezeigt wird). Gleichzeitige Speicheranforderungen durch die Steuereinheit 19 und die Zentraleinheit 18 werden unter der Steuerung durch die Logikschaltung des hier vorliegenden Ausfuhrungsbeispiels stets zu Gunsten der programmierbaren Steuereinheit 19 entschieden, wie im Beispiel III der Tabelle II angezeigt ist. Dies tritt deshalb ein, weil das Ausgangssignal des Flipflops 80 und das Signal FMEMEN das NAND-Glied 86 veranlassen, ein aktives Signal PREADY abzugeben, während das Ausgangssignal CMUREADY des NAND-Glieds 88 Inaktiv wird.

Zusätzlich zu den Adressehbus-Freigabesignalen CMU95AEN und CMU99ABN liefert die CMU-Steuereinheit 60 Freigabesignale für die jeweiligen Datenbusse. Das Flipflop 03 speichert ein Datenbus-Eingabekennzeichensignal DBIN aus der Zentraleinheit 18. Diese Kennzeichensignale zeigen der CMU-Steuereinheit GO an, ob die Speicheroperation eine Leseoperation oder eine Schreiboperation ist. Wenn der Adressenbus der programmierbaren Steuereinheit 19 freigegeben ist, was durch ein vom NAND-Glied geliefertes aktives Freigabesignal CMU95AEN angezeigt wird, wird abhängig vom Zustand des Flipflops 83 ein 951^-Datenbus-Schreibfreigabesignal vom ODER-Glied 90 oder ein 951^-Datenbus-Lesefreigabesignal vom NOR-Glied

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geliefert. Wenn der Adressenbus der Zentraleinheit freigegeben wird, was durch ein vom NAND-Glied 89 geliefertes aktives Freigabesignal CMU99AEN angezeigt wird, wird abhängig vom Zustand des Flipflops 84 vom ODER-Glied 96 ein 9900-Datenbus-Schreibfreigabesignal oder vom ODER-Glied 97 ein 9900-Datenbus-Lesefreigabesignal geliefert. Wenn die Anforderung eine Zugriffsanforderung zur AIM-Einheit 21 ist, liefern die UND-Glieder 92 bis 95 und die ODER-Glieder 101 und 102 entsprechend den Zuständen der Flipflops 83 und 84 AIM-Steuersignale AIMDBIN und AIIWK, wie zuvor erläutert wurde« -

Wie oben beschrieben wurde,löst die CMU-Steuereinheit gleichzeitige Speicheranforderungen zu Gunsten der programmierbaren Steuereinheit 19« In einer anderen Ausfiihrungsform der Anordnung können gleichzeitige Speicheranforderungen auch zu Gunsten der Zentraleinheit 18 gelöst werden. Dies wird unter Verwendung der gleichen Schaltung erzielt, indem die der Schaltung von Fig.4 zügeführten Anforderungskennzeichensignale PMEMEN und CMU99R0ST, die entsprechenden Ausgabesteuersignale PREADY und CMUREADY und die entsprechenden Datenbus- und Adressenbus-Freigabesignale umgedreht werden.

Wie bereits erwähnt wurde, bildet die UART/PMEM-Einheit 16 einen Festspeicher (ROM), einen Schreib/Lese-Spelcher (RAM) sowie universelle, asynchrone Datenschnittstellen (ACIA) für die Zentraleinheit 18. Die UART/pMEMEM-Einheif 16 wird nun im Zusammenhang mit Fig.3e genau beschrieben. Nach Fig.3e ist die UART/PMEMEM-EInheit über den Datenbus MB00-MB15 und den Adressenbus MAOO-MAI4

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mit der Zentraleinheit 18 verbunden. Die Adressenbits MAOO-MA04 werden von der ACIA -und RAM-Steuerlogik 77a empfangen, und die Adressenbits MA00-MA03 werden von der ROM-Steuerlogik 77b empfangen. Die ACIA- und RAM-Steuerlogik 77a empfängt auch Steuerkennzeichen WAIT, MEMEN und DBIN aus der Zentraleinheit 18, und die ROM-Steuerlogik 77b empfängt das Steuerkennzeichen MEMEN aus der Zentraleinheit 18.

Die Adressenbits ΜΛ00-ΜΛ04 werden von der Steuerlogik 77a dazu benutzt, den Schreib/Lese-Speicher 12 (PRAMEN) oder eine der Schnittstellenschaltungen 78a oder 78b (ACIAEN und ACIASEL) auszuwählen. Als Alternative werden die Adressenbits ΜΑ00-ΜΛ03 von der Steuerlogik 77b dazu benutzt, eine der sechs ROM-Seiten 79a-79f auszuwählen. Das Lese/Schreib-Steuersignal BWE aus der Zentraleinheit 18 steuert, ob der Zugriff auf den Schreib/Lese-Speicher 72 eine Leseoperation oder eine Schreiboperation ist, und das Steuersignal DBIN ist das Eingabe/Ausgabe-Steuersignal der Schnittstellenschaltungen 78a und 78b. Die Dateneingabe und die Datenausgabe des Schreib/Lese-Speichers 72 erfolgt in Form von 8-Bit-Wörtem, die über den Datenbus MB08-MB15 zur Zentraleinheit 18 übertragen werden. Asynchrone, serielle Daten werden von den universellen Schnittstellenschaltungen 78a und 78b eingegeben und ausgegeben. Die acht parallelen Datenbits werden über den Datenbus MB08-MB15 zwischen der Zentraleinheit 18 und den Schnittstellenschaltungen 78a und 78b übertragen. Die Schnittstellenschaltungen 78a und 78b werden vom Flipflop 77e getaktet, das von der Phase PH3 des Taktsignals gesteuert wird. Daten und Befehle werden aus dem adressierten Festspeicher in Form von 16-Bit-Wortern gelesen, die über den Datenbus MBO-

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MB15 zur Zentraleinheit 18 übertragen werden. Die Zentraleinheit 18 und die programmierbare Steuereinheit 19 werden mittels eines vierphasigen Takts PH1-PH3 gesteuert, der von der in Fig.3f dargestellten Taktschaltung erzeugt wird. Ausgewählte Taktphasen PH1-PH4 werden dazu benutzt, die Bildregistereinheit 31? , die Zentralspeichereinheit 20 und die UART/PMEM-Einheit 16 der AblaufSteuereinheit 10 zu steuern. Außerdem stehen Taktsignale für die AIM-Eingabe/ Ausgabe-Einheit 11, den Eingabe/Ausgabe-Modul 12 sowie weitere Module zur Verfügung, die mit dem Ablaufsteuermodul 10 verbunden werden können, damit diese Einheiten mit dem Ablaufsteuermodul 10 synchronisiert werden.

Nach Fig.3f besteht der vierphasige Taktgenerator aus einem bis zum Zählerstand 4 zählenden Zähler 76, der ein Taktsignal f mit einer ausgewählten Frequenz empfängt und in die vier Taktphasen PH1-PH4 teilt.

In Fig.5 ist ein Logikdiagramm des Eingabe/Ausgabe-Moduls 12 dargestellt. Die Einzelheiten des Eingabe/Ausgabe-Moduls 12 sind in der oben erwähnten US-PS 3 953 834 dargestellt und beschrieben. Grundsätzlich läßt sich sagen, daß Eingangsbits, die von verschiedenen, längs des zu steuernden Prozesses angebrachten Fühlern kommen, als Ein/Aus-Signale von Hochspannungsschaltvorrichtungen 51 empfangen werden, damit Eingangsbits- 1-N erzeugt werden, die parallel zum Schieberegister 150 übertragen werden. Ausgangsdatenbits 1-N werden vom Schieberegister

150 in paralleler Form an mehrere Hochspannungsschalter

151 angelegt, damit die verschiedenen Steuergeräte längs des zu steuernden Prozesses gesteuert werden. Außerdem arbeitet das Schieberegister 150 als Ubertragungsregister zur Abgabe von Einzelbit-Steuerkennzeichen(CR). Alle diese

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Bits, nämlich 256 zulässige Eingangsbits, 256 zulässige Ausgangsbits und 512 Ubertragungsregister-Steuerkennzeichen werden von der Bildregistereinheit 17 (OTDAIN) und vom Schieberegister 150 zur Bildregistereinheit (INDATA) in serieller Form übertragen, was während «ines Eingabe/Ausgabe-Zyklus vom Taktsignal IOCLOCK gesteuert wird. Im Normalbetrieb wird die programmierbare Steuereinheit 19 dazu benutzt, die 1-N Ausgangsbits zu liefern, und sie ist auch der Empfänger der 1-N Eingangsbits, während sowohl die Steuereinheit 19 als auch die Zentraleinheit 18 die Ubertragungsregister-Steuerkennzeichen CR über die Bildregistereinheit 17 abgeben und benutzen.

Die programmierbare Steuereinheit 19 und die Zentraleinheit 18 haben Zugang zur AIM-Einheit 21. Die AIM-Einheit 21 wird anschließend im Zusammenhang mit den Figuren 6a bis 6e beschrieben. Wie zuvor erwähnt wurde, wird die AIM-Einheit 21 wie eine Erweiterung der Zentralspeichereinheit 20 adressiert. Nach Fig.6a wird bei einem Zugriff auf die AIM-Einheit 20, was durch die Signale AIMDBIN und AIMWE angezeigt wird, eine Decodierung der Adressenbits AIMA07-AIMA09 durch die Wählschaltung 106 ausgeführt, damit eine der acht Einsteckbuchsen 1O5a-105h mittels der Ausgangssignals M0DSEL0-M0DSEL7 ausgewählt wird. Jede der acht Buschen iO5a-iO5h ist an einen gemeinsamen Adressenbus AIMA10-AIMA14 und an einen gemeinsamen Datenbus AIMD00-AIMD15 angeschlossen. In jede dieser Buchsen kann jede Kombination eines Parallelausgabemoduls für digitale Daten, eines Paralleleingabemoduls für digitale Daten, eines Eingabemoduls für analoge Daten oder eines Ausgabemoduls für analoge Daten eingesteckt v/erden.

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Der Parallelausgabemodul ist in Fig.6b genauer dargestellt. Der Parallclausgabeinodul besteht aus einem 16-EUt-Da tenregister 107» das von einem aktiven Freigabesignal AIMWE zusammen mit der Auswahl durch ctas Buchsenwählsignal M0D31X aus einem der acht Modulwöh.lsignale MÜDSEL0-M0D3KLY gesteuert wird. Das aktive Schreibfreigabesignal ΛIMW "E bov.'irkt die Abspeichcrung von Ib Da tenbits an dem AIM-Datenbus AlMDOQ-AIMD13 im 16-Bit-. Datenregister 107. Die im Datenregister 107 gespeicherten Daten werden als 16 parallele Datenbits DOO-DI5 am U-Ausgang des Datenregisters 107 abgegeben.

Kin Paralleleingabemodul ist in Fig.6c "genau dargestellt. Der Paralleleingabemodul wird von einem aktiven Freigabesignal AIMDDIN zusammen mit der Auswahl einer Buchse mittels des zugehörigen ViMhIsignals MODSELO-M0D3KL7, ⁱⁿ di^e der Paralleleingabemodul eingesteckt ist»ausgebaut. Im freigegebenen Zustand speichert der Paralleleingabemodul 16 parallele Elngangsbits DOO^-DI5 in einem 16-Dit-Datenreglt3ter 108, und er gibt diese 16 Bits am Ausgang U des Datenregisters 108 ab, damit sie an den AIM-Oatenbus AIMD00-AIMD15 angelegt werden.

Jeder Analogeingabemodul enthält gemäß Fig.&d vier Kanäle, nämlich die Kanäle 0-3» von denen Jeder eine veränderliche Analogspannung empfängt. Der Analogeingabewähler 114 wählt jeden Kanal der Reihe nach aus und setzt ihn in eine aus 12 Bits bestehende Digitalzahl um, die in einem entsprechenden 12-Wort-Registo.r einer Registerdatei 116 abgespeichert wird, die vier Wörter zu je 12 Bits speichern kann. Die digitalen Signale aus den vier Kanälen können dann über den AIM-Datenbus AIMD01-AIMD12 unter der Γ-teuerung durch ein aktiven Freigabe-

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signal AIMDBIN im Zusammenhang mit der Auswahl eines Steckmoduls durch das entsprechende Wählsignal MODSELO-M0DijEL7 gelesen werden. Beim Lesen derDaten aus der Registerdatei 116 erfolgt die Kanalauswahl mit Hilfe von AIM-Adressenbits AIMA13 und AIMA14.

Die Analogausgabemodule sind so aufgebaut, wie in Fig.6e dargestellt ist. Die Analogausgabemodule liefern vier variable Analogspannungen an Ausgabekanälen 0-3. Zehn Bits aus digitalen Daten entsprechend Jedem dieser Kanäle sind An einem entsprechenden Wort einer Registerdatei 109 gespeichert, die vier Wörter zu je sieben Bits speichern kann. Die zehn Bits werden über den AIM-Datenbus AIMD01-AIMD10 gelesen und in dem Registerwort gespeichert, das von den AlM-Adressenblts AIMA13 und AIMA14 ausgewählt wird, wenn der Modul durch ein Freigabesignal AIMWE zusammen mit der Auswahl des Moduls durch das entsprechende Wählsignal M0DSEL0-M0DSEL7 aus dem Wähler 106 über das NAND-Glied 113 freigegeben ist. Die vier den vier Kanälen 0-3 entsprechenden Wörter der Registerdatei werden unter der Steuerung durch den getakteten Wähler nacheinander gelesen und in einem zugehörigen zehnstelligen Datenregister 111a-111d gespeichert. Die digitalen 10-Bit-Wörter in den Registern 111a-111b werden dann getrennt mit Hilfe von Digital-Analog-Umsetzern 112a-112d in Analogspannungen an den Kanälen 0-3 umgesetzt.

Wie zuvor erwähnt wurde, ist das Benutzerprozeß-Steuerprogramm in der Zentralspeichereinheit 20 gespeichert. In der hier vorliegenden Ausführungsform ist die Zentralspeichereinheit 20 in 4096 Wörtern zu je 16 Bits organisiert. Unter Bezugnahme auf Fig.3d ist jede 1024 Wörter enthaltende Seite 6ia-6id der Zentralspeichereinheit 20 einer besonderen Verwendung zugeordnet. Der erste Bereich (M-Bereich

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oder Seite) liefert 1024 Wörter des Schreib/Lese-Speichers für die Benutzung durch beide Mikroprozessoren; der zweite Bereich (der K-Bereich) kann aus 1024 Wörtern des Schreib/Lese-Speichers oder des Festspeichers für die Benutzung durch beide Mikroprozessoren bestehen; der dritte Bereich (der PCLO-Bereich) kann entweder ein Schreib/Lese-Bereich oder ein Festspeicherbereich mit 1024 Wörtern sein, der der Speicherung des Benutzerprogramms zugeordnet ist. Der PLC1-Bereich, der ebenfalls ein Schreib/ Lese-Speicherbereich oder ein Festspeicherbereich mit 1024 Wörtern sein kann, ist ebenfalls der Benutzerprogrammspeicherung zugeordnet. Diese Speicherbereiche werden von den Seitenwählslgnalen KSEL, MSEL, PLCOSEL und PLC1SEL ausgewählt. Zusätzlich zu den 2048 Wörtern des PLC-Benutzerprogrammbereichs in der Zentralspeichereinheit 20 können zum Grundsystem zusätzliche 2048 Erweiterungsspeicherwörter hinzugefügt werden. Der Erweiterungsspeicher kann entweder ein Schreib/Lese-Speicher oder ein Festspeicher sein, der in die in Fig.7 dargestellte Buchse 187 für eine Speichererweiterungsplatte gesteckt ist„ Der Erweiterungsspeicher, der aus zwei Seiten mit jeweils 1024 Wörtern besteht, kann mittels der Seitenwahlsignale EXPLCOSEL und EXPLC1SEL ausgewählt werden.

Entsprechend einem besonderen Merkmal der hier beschriebenen Anordnung wird die Anwesenheit oder die Abwesenheit eines Erweiterungsspeichers in der Buchse von der an die Buchse 187 angeschlossenen 2K/4K-Leitung festgestellt.

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Es wird jetzt wieder auf Fig.3b Bezug genommen. Wenn der Zustand des Signals an der 2K/4K-Leitung anzeigt, daß nur ein 2K/Speicher vorhanden ist (die Buchse 187 also unbenutzt, ist), und wenn die Adressenbits A2 und A3 anzeigen, daß das adressierte PLC-Programmwort die 2048 zugewiesenen Benutzerprogrammwörter in der Zentralspeichereinheit 20 überschreitet, dann wird von der UND-Verknüpfungsschaltung 186 ein Abtastbeendigungssignal EOS erzeugt. Die UND-Verknüpfungsschaltung 186 kann aus einem UND-Glied, mehreren Verknüpfungsgliedern, die eine UND-Funktion ergeben, oder einer Wählschaltung bestehen, die zur Erzeugung des Abtastbeendigungssignals ENS das 2K/4K-Signal auswählt, wenn dies durch die A2/A3-Adressenbits angezeigt wird. Auf diese Welse wird nach dem Schritt 2048 des Benutzerprogramms automatisch ein Abtastbeendigungssignal erzeugt, wenn in die Buchse 187 keine Speichererweiterungsplatte eingesteckt ist. Wenn in die Buchse 187 eine Speichererweiterungsplatte eingesteckt ist, kann der Prozeß über 4096 Schritte eines Benutzerprogramms fortgesetzt werden.

Wie bereits erläutert wurde, ist der die programmierbare Steuereinheit 19 von Fig.3b bildende Mikroprozessor 9514 im Grunde ein Mikroprozessor des Typs 9900, bei dem das Steuerprogramm, das in seinem internen Steuerfestspeicher abgespeichert ist, so modifiziert ist, daß er als programmier» bares Steuerwerk und nicht als Allzweck-Mikroprozessor arbeitet. Die Arbeitsweise des Mikroprozessor 9514 und der programmierbaren Steuereinheit 19 wird nun genauer erläutert.

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Die programmierbare Steuereinheit 19 ist ein boolescher Prozessor, der die meisten seiner Operationen und Entscheidungen auf der Basis eines zentralen Bitn durchfuhrt, das als das Energieflußbit PF bezeichnet 1st. Das Energieflußbit PF entspricht dem Akkumulator, der das zentrale Register eines Mehrbit-Prozessors bildet. Jede Ausgabe durch die programmierbare 3teueroinhe.it erfolgt über das I)Jt-PF, jede Eingabe erfolgt in das Bit PF,und alle logischen Operationen erfolgen unter Beteiligung des Bits PF,

Ein Abspeicherstapel (PDS) wird dazu benutzt, vorhergehende Werte des Bits PF sicherzustellen, wenn beispielsweise eine Folge von Funktionen während einer booleschen Operation durchgeführt wird. Abspeicherstapel sind in der oben erwähnten US-PC 3 953 834 beschrieben. Das Bit PF und der Abspeicherstapel werden im internen Schreib/Lese-Stapel des Mikroprozessors 951^ verwirklicht

Wie zuvor unter Bezugnahme auf Fig.3c beschrieben wurde, ist das die Biidregistereinheit 17 bildende Bildregister 72 der Ursprung oder die Bestimmung fast aller Ubertragungsregisteroperationen des Mikroprozessors 951^· Wie erläutert wurde, ist das Bildregister in vier Segmente oder Felder unterteilt, die für den Zweck der Erläuterung von Benutzerprogrammbefehlen folgendermaßen bezeichnet sind: "X", 256 Eingangsbits; "CR." und "CRL", jeweils 256 Ubertragungsregister-Bitkennzeichen; "Y", 256 Ausgangsbits.

Der Mikroprozessor 951^ antwortet auf vier bestimmte Klassen hochspezialisierter Benutzerprogrammbefehle, von denen nahezu alle in irgendeiner Weise unter Beteiligung des Bits PF arbeiten. Bei der ersten Befehlsklasse sind das

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Bit PF und das Bildregister IR beteiligt. Die Befehle AND, OR, OUT und STR fallen in diese erste Klasse. Die zweite Befehlsklasse umfaßt das Bit PF und das Bit PDS1 (das Bit PDS1 ist das oberste Bit im Abspeicherstapel, das dem PF-Bit am nächsten liegt). Die Befehle OR STR, OR STR NOT, AND STR und AND STR NOT bilden diese Klasse. Bei der Ausführung jedes Befehls der zweiten Klasse wird das Bit PDS1 zerstört, und das Bit PF nimmt das definierte logische Ergebnis an. Die dritte Befehlsklasse besteht aus zwei Befehlen, die die Ausgabebefehle modifizieren· Diese zwei Befehle sind der Befehl MCR ( Hauptsteuerrelais) und der Befehl JMP (Ausgabeüberspringen). Die vierte Befehlsklasse umfaßt Wortoperationen, nämlich TMR (Zeitgeber), CTR (Zähler), ADD (Addition ), SUB (Subtraktion), MOV (Verschiebung), CMP (arithmetischer Vergleich), SF (Sonderfunktion) und EOS (Abtastbeendigung) .

Das modifizierte Programm des Steuerfestspeichers im Mikroprozessors 14 definiert den internen Schreib/Lese-Speicher des Mikroprozessors 9514 so um, daß T1 ein Zwischenspeicherregister ist, daß PF und PDS einem der 15-Bit-Wörter des internen Schreib/ Lese-Speichers zugeordnet sind und daß die "Anzahl aufeinanderfolgender, zu modifizierender Ausgaben" einem weiteren 15-Bit-Wort des internen Schreib/Lese-Speichers zugeordnet ist.

Die Operationen des Mikroprozessors 9514 werden in der nachfolgenden Tabelle III genau beschrieben.

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Tabelle III Befehlssatz des TMS 9514

16-Bit-Befehlscode Mnemonik 0010 11YY XXXX XXXX STR Operation

Speichert den Inhalt des PF-Registers in PDS1 (erstes Bit des Abspeicherstapels); PDS wird um ein Bit nach unten geschoben; ein adressiertes Operandenbit im Bildregister IR wird in das PF-Register übertragen (YY XXXX XXXX definiert die Bildregisteradres se).

0011 OOYY XXXX XXXX STR NOT Speichert den Inhalt des PF-Registers in PDS1; PDS wird um ein Bit nach unten verschoben; das Komplement des adressierten Operandenbits aus dem Bildregister wird in das PF-Register übertragen.

0100 OOYY XXXX XXXX OR Das im Bildregister adressierte Operandenbit wird in einer ODER-Verknüpfung, mit dem Inhalt des PF-Registers kombiniert, und das Ergebnisbit ersetzt den Inhalt des PF-Registers.

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Tabelle III (Fortsetzung)

Befehlssatz des TMS 95I^

16-Blt Befehlscode Mnemonik 0101 0OYY XXXX XXXX OR NOT Operation

Das adressierte Operandenbit im Bildregister OR wird invertiert und dann in einer ODER-Verknüpfung mit dem Inhalt des PF-Registers kombiniert. Das Ergebnisbit ersetzt den Inhalt des PF-Registers.

0010 1OYY XXXX XXXX

AND Das adressierte Operandenbit im Bildregister OR wird in einer UND-Verknüpfung mit dem Inhalt des PF-Registers kombiniert. Das Ergebnisbit ersetzt den Inhalt des PF-Registers.

0001 01YY XXXX XXXX

OUT Wenn weder JMP noch MCR aktiv ist, wird der Inhalt des PF-Registers in den adressierten Bit-Plötz des Bildregisters IR eingegeben. Das PF-Register bleibt unverändert. Wenn JMP aktiv 1st, wird am ausgewählten Ausgang nichts getan, jedoch wird die Anzahl der aufeinanderfolgenden Ausgänge, die übersprungen werden sollen, verkleinert.PF bleibt im PDS unverändert; das PF-Bit, das dem PF-Anzeiger zugeführt wird, nimmt jedoch den

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Tabelle III
(Fortzsetzung)

Befehlssatz des TMS 9514

16-Bit Befehlscode Mnemonik Operation

Zustand des im Bildregister IR adressierten Ausgangsbits an. Wenn MCR aktiv ist, wird das vorn Modifizierer adressierte IR-Bit auf den Wert "0" gesetzt; im Anschluß daran wird die Anzahl der aufeinanderfolgenden Ausgabebefehle, die eine MCR-Operation erfordern, verkleinert. PF bleibt im PDS unverändert, jedoch hat das PF-Bit, das dem PF-Anzeiger zugeführt wird, stets den Wert "0".

JMP und MCR stehen in einem sich gegenseitig ausschließenden Verhältnis zueinander innerhalb des Bereichs des Modifizierers; dies bedeutet, daß sie nie gleichzeitig aktiv sein können. Ein JMP oder ein MCR innerhalb des Bereichs eines vorhergehenden JMP oder MCR wird als NichtOperation behandelt.

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Tabelle III
(Fortsetzung)
Befehlssatz des TMS 9514

16-Bit Befehlscode Mnemonik 0011 10YY XXXX XXXX OUT NOT

Operation

Das Komplement des PF-Bits wird in den adressierten Bit-Platz des Bildregisters eingegeben. Das PF-Register bleibt unverändert. Bei JMP oder MCR aktiv,gilt das oben gesagte, MCR bei OUT NOT führt nicht zur Eingabe des Werts^M1ⁿ in das Bildregister IR.

0000 0010 0010 0000

OR STR Der Inhalt des PF-Registers und der Inhalt von PDS1 werden in einer ODER-Verknüpfung kombiniert und PDS wird um 1 Bit "herabgeholt". Das resultierende Bit ersetzt den Inhalt des PF-Registers.

0000 0010 0110 0000

AND STR Der Inhalt des PF-Registers wird mit dem Inhalt von PDSI in einer UND-Verknüpfung kombiniert, und PDS wird um ein Bit "heraufgeholt". Das Ergebnisbit ersetzt den Inhalt des PF-Registers.

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Tabelle III (Fortsetzung) Befehlssatz des TMS 951A

16-Bit Befehlscode Mnemonik

0000 0010 1100 0000 EOSu Operation

Ausführung von "Abtastungsende"; die Register PC, PDS, JMCR und SCCE werden auf "O" "gestellt. Der TMS 951k wird im rückgesetzten Zustand gehalten, bis der Eingabe/ Ausgabe-Zyklus beendet ist und/oder der TMS 9900 dem TMS 9514 erlaubt, den Abtastvorgang erneut zu starten.

1000 OOXX XXXX XXXX

JMP Wenn gilt: PF=O und weder JMP noch MCR aktiv 1st, wird ein 10-Bit-Modifizierer (XX XXXX XXXX)In den JMCR-Zähler eingegeben(Anzahl der zu überspringenden aufeinanderfolgenden Ausgänge)und das Kennzeichen für "JMP aktiv" wird gesetzt. (SCCE =1); im anderen Fall wirkt JMP als NichtOperation. In allen Fällen bleiben PF und PDS ungestört.

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Tabelle III (Fortsetzung ) Befehlssatz des TMS 9514

16-Blt Befehlscode Mnemonik 0010 0OXX XXXX XXXX MCR Operation

Wenn gilt :PF = 0 und weder JMP noch MCR gerade aktiv ist, wird der 10-Bit-Modifizierer in den JMCU-Zähler eingegeben (Anzahl der auf 0 zu stellenden aufeinanderfolgenden Ausgänge), und das MCR-Kennzeichen wird gesetzt (SCCE=O); im anderen Fall wirkt MCR als Nichtoperation. In allen Fällen bleiben PF und PDS ungestört.

0000 0011 1010 0000

TMR Der Zeitgeber ist ein aus drei Wörtern bestehender Befehl,d.h. eine Funktion von PF, PÜS1 und OKTOTM. Das voreingestellte Wort ist statisch, und das laufende Wort zählt vom voreingestellten Wort aus nach unten. PF ist der Rückstellwert, der, wenn er 0 ist, das laufende Wort zwangsweise auf den voreingestellten Wert setzt. PDS1 ist das zeitlich zu steuernde Ereignis. Die Zeit wird akkumuliert, wenn gilt: PDS1=1. Das Register OKTOTM zeigt an, wenn 100 ms akkumuliert sind, wobei an diesem

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Tabelle III (Fortsetzung)

Befehlssatz des TMS

16-Bit Befehlscode

Mnemonik Operation

Zeitpunkt das laufende Wort verkleinert werden kann. PF wird auf den Wert "1" gesetzt, wenn das laufende Wort den Wert "0" hat. Die hier beschriebene Anordnung akkumuliert etwa maximal 5'+ Hinuten für einen Zeitgeber.

0000 0011 1000 0000

2.Wort: Adresse des voreingestellten
Worts;

3.Wort: Adresse des laufenden Worts; CTR

Der Zählerbefehl hängt von den drei Variablen PF, PDS1 und PDS2 ab. PF ist die Rückstellvariable, d. h., daß bei PF=O das laufende Wort auf den Wert "0 gesetzt wird. Wenn gilt: PF=1, vergrößert der CTR-Befehl das laufende Wort, wenn das zu zählende Ereignis seit der letzten Abtastung eingetreten ist. Das Ereignis repräsentiert das Schließen eines Schalters oder eines Relais, oder einen Übergang vom Wert "0" auf den Wert. »1» des FD31. Jedesmal, wenn der TMS 9514 auf einen CTR-Befehl trii-Tt, wird el or Zustund

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Tabelle III
(Fortsetzung)

Befehlssatz des TMS 9514
16-Bit-Befehlscode Mnemonik Operation

des PDS1 als ein Bit im Bildregister abgespeichert, damit es mit dem Zustand des PDS1 bei der nächsten Abtastung verglichen wird. Auf diese Weise werden ZustandsUbergänge festgestellt. PF wird auf den Wert "1" gesetzt, wenn das laufende Zählerwort gleich dem voreingestellten Wert ist; sonst hat es den Wert ^w0".

0000 0010 1110 0000 2.Wort: Adresse des

Addierers; 3.Wort: Adresse des

Summanden; 4.Wort: Adresse der Summe.

ADD

Wenn gilt* PF=1, wird die Addition durchgeführt und die Summe an der angegebenen Adresse abgespeichert. Der Befehl ADD behandelt mit Vorzeichen versehene ganze Zahlen,, PF wird auf ⁿ0ⁿ gesetzt, wenn die beabsichtigte Summe größer als +32767 oder kleiner als -32768 ist. Wenn gilt:PF = 0, ist ADD eine NichtOperation.

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-K-

Tabelle III (Fortsetzung) Befehlssatz des TMS 9514

16-Bit Befehlscode

0000 0011 0000 OOUÜ

2.Wort: Minuend-Adresse

3.Wort: Subtrahend-Adresse

4.Wort:Differenz-Adresse

Mnemonik

SUB

0000 0010 1010 0000 2.Wort Quellen-Adresse;

3.Wort:Bestimmungs-Adresse

0000 0011 0110 0000

MOV

CMP Operation

Wenn gilt:PF=I wird die Subtraktion durchgeführt, und die Differenz wird an der angegebenen Adresse abgespeichert. Der Befehl SUB behandelt mit Vorzeichen versehene

ganze Zahlen; PF wird auf den "0" eingestellt,wenn die beabsichtigte Differenz größer als +32767 oder kleiner als -32768 ist; wenn gilt :PF=O, ist SUB eine NichtOperation.

Wenn gilt PF=1, wird der Inhalt der Quellenadresse in die Bestimmungsädresse übertragen; sonst ist MOV eine Nichtoperation. PF bleibt unverändert.

Der Vergleichsbefehl CMP führt den Vergleich mit einer Subtraktion im Zweierkomplement durch; er ist in zwei Vergleichstypen abhängig von PF aufgeteilt. Wenn gilt:PF=O, wird ein Gleichheitstest durchgeführt. PF nimmt den Wert des Gleichheitstest an; das bedeutet, wenn A-B erhält PF den Wert "1". Wenn PF den Wert "1" hat wird ein < - Testdurchge-

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16-Bit Befehlscode

6.

Tabelle III 2932394 (Fortsetzung) Befehlssatz des TMS 9514

Mnemonik Operation

führt; wenn gilt: A^B erhält PF den Wert ^K1ⁿ; sonst erhält PF den Wert "0".

0000 0011 0100 0000

SF

030009/0788 Der Sonderfunktionsbefehl SF wird dazu benutzt, den Bereich des Befehlssatzes der programmierbaren Steuereinheit PLC zu erweitern. Wenn eine Operation außerhalb des Bereichs des TMS 9514 erforderlich ist, gibt die Sonderfunktion diese Anforderung zum TMS 9900 weiter.

Die Sonderfunktion benutzt drei Bite zur asynchronen Zusammenarbeit mit dem TMS 9900, zwei dieser Bits werden extern gespeichert, und sie sind sowohl für den TMS 9900 als auch für den TMS 9514 zugänglich. Das Q-Bit zeigt den Status der Anforderung innerhalb der 9900-Aufgabenwarteschlange an. Das Besetzt-Bit (BZ) wird für die Feststellung benutzt, wann die Operation beendet ist. Das dritte Bit ist das Bit PFI, das wieder als Rückstellgröße zur Beendigung der Sonderfunktionsanforderung benutzt wird.

Tabelle III
(Fortsetzung)

Befehlssatz des TMS 9514
16-Bit Befehlscode Mnemonik Operation

Der TMS 9514 weist keine direkten Vorrichtungen zum Setzen oder zum Rücksetzen der Bits Q oder BZ auf; dies wird vom TMS 9900 durchgeführt. Der TMS 9514 liest die Bits,um seinen richtigen Vorgang festzustellen. Wenn gilt :PFI=I und die Aufgabe nicht in die Warteschlange eingereiht ist (Q=O), unterbricht der TMS 9514 den TMS 9900 und geht in den Leerlaufzustand über. Der TMS 9900 muß den TMS 9514 nach der Anforderung erneut starten. Wenn die Aufgabe in die Warteschlange eingereiht ist (Q=1), testet der TMS 9514 das Bit BZ. Wenn gilt BZ=1, hat der TMS 9900 die Anforderung nicht beendet, und PFO wird auf den Wert "0" gesetzt. Wenn gilt:BZ=O, ist die Aufgabe beendet, und PFO wird auf"1" gesetzt. Der RUcksetzweg (PFI=O) setzt immer PFO=O. Das Bit Q wird geprüft, um festzustellen, ob etwas unternommen worden ist, die Anforderung aus der

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Tabelle III (Fortsetzung)

Befehlssatz des TMS 95'^ 16-Bit Befehlscode Mnemonik Operation

Aufgabenwarteschlange herauszunehmen. Wenn gilt Q=1, wird der TMS 9900 unterbrochen, damit die Entnahme der Aufgabe aus der Warteschlange gefordert wird. Bei IQ = 0 wird nichts unternommen.

0010 1000 0000

EOSc

Wenn gilt: PF=1, wird die Abtastungsbeendigung entsprechend dem Befehl EOSu ausgeführt. Wenn gilt:PF»O wird dieser Befehl als NichtOperation behandelt.

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Es folgen nun einige Beispiele von Benutzersteuerprogrammen:

(1) Sequentielle Logik: Der Ausgang Y1 des Eingabe/Ausgabemoduls. 10 wird eingeschaltet, wenn die Schalter X1 und X2 geschlossen werden; er bleibt eingeschaltet, bis der an X5angeschlossene Schalter geöffnet wird,

Programm STR X1 AND X2 OR Y1

AND NOT X5 OUT Y1

(2) Zeitgeber: Χ1 und Χ2 sind geschlossen; der Ausgang Y5 wird nach Ablauf einer Zeitperiode eingeschaltet, die von dem am Speicherplatz C33 gespeicherten Wert bestimmt wird,

Programm	X1
STR	X2
STR
TMR
C33
V13	Y5
OUT

(3) Math: Nach Schließen von X10 wird der am Speicherplatz V13 gespeicherte Wert zu dem am Speicherplatz C3 gespeicherten Wert addiert; aas Ergebnis wird am Speicherplatz V21 abgespeichert.

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Programm

STR X10

V13
C3
V21
OUT CR 30

Wie oben angegeben wurde, kann die hier beschriebene intelligente, programmierbare Prozeßsteueranordnung spezielle Funktionen ausführen, die arithmetische oder andere komplexe Unterprogramme sind, die über die Fähigkeiten des Mikroprozessors 951^ hinausgehen. Wenn während der Ausführung eines Benutzersteuerprograrams der Mikroprozessor 951^ der programmierbaren Steuereinheit 19 auf einen Sonderfunktionsbefehl trifft, der allgemein in der Form SFi vorliegts i ist dabei eine ganze Zahl, die das Unterbrechungskennzeichen SOP des angeforderten Sonderfunktionsbefehls identifiziert, das der Zentraleinheit 18 anzeigt, daß die Sonderfunktion in die Warteschlange eingereiht werden soll und das entsprechende Unterprogramm vom Mikroprozessor 9900 ausgeführt werden soll. Der Mikroprozessor 95V+ geht dann in den Leerlaufzustand über. Das Unterprogramm ist im Festspeicher oder im Schreib/Lese-Speicher der UART/PEM-Einheit 16 des Mikroprozessors 9900 enthalten.

Das SOP-Unterbrechungskennzeichensignal, das zur Zentraleinheit 18 übertragen wird, ist mit Priorität ausgestattet; die Unterbrechung wird daher vom Mikroprozessor 9900 nicht ausgeführt, bis der Mikroprozessor 9900 einen Punkt in seinem Verarbeitunr,cvorgang erreicht, an dem die Sonderfunktionsunterbrechung behandelt werden kann. Wenn der Mikroprozessor 9900 die Sonderfunktionsunterbrechung annimmt, bestimmt or exakt den Punkt im Benutzersteuerprogramm, an dem der Mikroprozessor 951^ den Sonderfunktions-

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befehl erreicht ha L. Dies wird durch den Inhalt des internen ProgrammzHhlers des Mikroprozessors 951k festgestellt, der als Adressenausgangssignal PAOC)-PAIh den Mikroprozessors 9514 abgegeben wird.

Die Adresse PAOO-PAi4 wird mit Adressen im Größenkomparator 64 der Bildregistereinheit 17 verglichen, bis die ProgrammzMhleradresse aufgeschoben ist. Sobald der Mikroprozessor 9900 die Adresse des Sonderfunktionsbefehls festgestellt hat, der den Mikroprozessor 9514 veranlaßte, die Unterbrechungskennzeichensignale SOP zu erzeugen, bestimmt der Mikroprozessor 9900, welches Unterprogramm ausgeführt werden muß, und er reiht dies Unterprogramm in seine Aufgabenwarteschlange ein. Die als zweites Wort des Sonderfunktionsbefehls angegebene Adresse ist eine Sache der Übertragung zwischen dem Mikroprozessor 9900, dem Mikroprozessor 9514 und dem Programmiermodul 15.

In den 3072 Bits der Sonderfunktionseiten des 4K-BiIdregisters sind für Jede mögliche Adresse, an der in der von der programmierbaren Steuereinheit 19 verarbeiteten Befehlsfolge ein Sonderfunktionsbefehl auftreten kann ^wei Einzelbitkennzeichenregister reserviert. Diese zwei Bits werden dazu benutzt, Nachrichten bezüglich des Status der Sonderfunktionsanforderung und deren Ausführung zu übertragen;(i)das Warteschlangenbit-Kennzeichen wird vom Mikroprozessor 9900 gesetzt, damit angezeigt wird, daß dieser Mikroprozessor die angeforderte Sonderfunktionsunterbrechung empfangen hat und das Sonderfunktions-Unterprogramm in seine Aufgabenwarteschlange eingereiht hat; (2) das Besetzt-Bitkennzeichen wird vom Mikroprozessor 9900 gesetzt, damit angezeigt wird, daß dieser Mikroprozessor gesetzt ist und die Ausführung des angeforderten Sonderfunktions-

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Unterprogramms noch nicht beendet hat.

Sobald der Mikroprozessor 9900 das Sonderfunktions-Unterprogramm in seine Warteschlange eingereiht hat und die Warteschlangen- und Besetzt-Bitkennzeichen im Bildregister gesetzt hat, erzeugt die Zentraleinheit 18 ein Unterbrechungssignal PLOADST am prioritätsfreien Unterbrechungseingang LOAD des Mikroprozessors 9514, damit dieser "Mikroprozessor wieder gestartet wird. Der Mikroprozessor 9514 fährt dann mit der sequentiellen Ausführung des Benutzersteuerprogramms von dem Punkt aus fort, an dem er die Ablauffolge verlassen hat, auch wenn der Mikroprozessor 9900 die Ausführung des Sonderfunktions-Unterprogramms noch nicht beendet hat.

Jedesmal dann, wenn der Mikroprozessor 9514 bei aktiven Bit PF den gleichen Sonderfunktionsbefehl in seiner Befehlsfolge vorfindet, prüft er zunächst das Warteschlangen-Bitkennzeichen, um zu bestimmen, ob er nicht bereits bei einer vorhergehenden Abtastung des Benutzersteuerprogramms ein Unterbrechungssignal ausgesendet hat, das die Einreihung der Sonderfunktion in die Warteechlange anfordert. Wenn das Warteschlangen-Bitkennzeichen den Wert "1" hat, zeigt dies an, daß sich die Sonderfunktion bereits in der Warteschlange des Mikroprozessors 9900 befindet; wenn das Warteschlangen-Bitkennzeichen "0" hat, dann zeigt dies an, daß sich die Sonderfunktion noch nicht in der Warteschlange des Mikroprozessors 9900 befindet und ein Unterbrechungssignal SOP zu diesem Mikroprozessor übertragen werden muß, damit die Sonderfunktion in die Warteschlange eingereiht wird.

Sobald festgestellt worden ist, daß die Sonderfunktionsanforderung in der Warteschlange des Mikroprozessors 9900 enthalten ist (Warteschlangen-Bitkennzeichen mit dem Wert "1"),

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prüft der Mikroprozessor 951^ das Besetzt-Bitkennzeichen, um festzustellen, ob der Mikroprozessor 9900 die Ausführung des angeforderten Sonderfunktions-Unterprogramms beendet hat. Wenn das Besetzt-Bitkennzeichen auf den Wert "1" gesetzt ist, zeigt dies an, daß der Mikroprozessor 9900 die Ausführung des angeforderten Sonderfunktions-Unterprogramms noch nicht beendet hat; hat das Besetzt-Bitkennzeichen dagegen den Wert "0" zeigt dies an, daß die Ausführung des angeforderten Sonderfunktions-Unterprogramms beendet ist und der Mikroprozessor 951^ die Ergebnisse der Berechnung oder der Unterprogrammausführung aus den vorgewählten Speicherplätzen der Zentralspeichereinheit 20 erhalten kann.

Der Mikroprozessor 951^ kann eine zuvor angeforderte Sonderfunktion beenden. Damit dies erreicht wird, bestimmt der Mikroprozessor 951^ zunächst aus dem Warteschlangen-Bitkennzeichen, daß der Sonderfunktionsbefehl in der Warteschlange des Mikroprozessors 9900 enthalten ist (Warteschlangen-Bitkennzeichen mit dem Wert "1"). Ein an diesem Zeitpunkt (bei Warteschlangen-Bitkennzeichen = "1") vom Mikroprozessor 951^ zum Mikroprozessor 9900 übertragenes Unterbrechungskennzeichen SOP beendet die Sonderfunktionsanforderung im Mikroprozessor 9900, und das Warteschlange-Bitkennzeichen wird dementsprechend rückgesetzt.

Es folgen nun einige Beispiele für eine Sonderfunktion in BenutzerSteuerprogrammen.

(1) Umsetzung einer Binär-Codierung in eine BCD-Codierung: Nach dem Schließen von X20 wird die Sonderfunktion Nr.1 (Binär/BCD-Umsetzung) zur Ausführung in die Warteschlange eingereiht. Nach Beendigung wird CR10 erregt.

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Programm

STR X20 SF1 V125 OUT CR1O

(2) Umsetzung einer Binär-Codierung in eine BCD-Codierungi Die am Speicherplatz V125 abgespeicherte Sonderfunktion Nr.1 (SF1) setzt die am Speicherplatz V21 abgespeicherte Binärzahl in eine BCD-Zahl um und erregt die BCD-Anzeige, die an den Modul A01 der AIM-Einheit 21 angeschlossen ist.

Programm

CLR

V125 SF1 V21 A01 CR511

AnalogsRegelschleifen werden durch Ausführen von Befehlen im Mikroprozessor 9900 verwirklicht. Die Schleifenregelgleichungen werden vom Benutzer im Festspeicher 74a-7^f der UART/PMEM-Einheit 16 als vorprogrammierte Unterprogramme vorgesehen. Der Benutzer muß lediglich mittels des Programmiermoduls 15 die in der anschließend folgenden Tabelle IV angegebenen Parameter eintasten und die Schleife von der vorgesehenen programmierbaren Steuereinheit freigeben.

Mit Hilfe der hier beschriebenen Anordnung können bis zu 8 Schleifen geregelt werden, deren allgemeiner Aufbau in Fig.8 dargestellt ist.

Es sind Regelschleifen vorgesehen, die nur ein proportionales Verhalten aufweisen, die ein proportionales und ein

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integrierendes Verhalten aufweisen, die ein proportionales integrierendes und differenzierendes Verhalten aufweisen, und die ein Verhältnisverhalten aufweisen.

Die Regelung erfolgt mittels Integral-Differentialgleichungen der Form:

Da der Mikroprozessor 9900 ein digitaler Prozessor ist und einen neuen Ausgangswert (m) für eine gegebene Regelschleife nur einmal in jedem Zyklus (in der vom Parameter Nr. 14 definierten Abtastperiode) berechnet, löst er keine Differentialgleichungen. Die obige Integral-Differential-Gleichung wird dafür mittels eines digitalen Algorithmus gelöst, der eine Differenzgleichung ist. Die entsprechende Differenzgleichung lautet:

_m . ₍ j

Der Index η bezeichnet den derzeitigen Wert der angegebenen Variablen, während η-1 der Wert im Zeitpunkt der vorangehenden Abtastung ist.

Es folgt nun die Tabelle mit den Regelparametern.

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Tabelle IV Regelparameter

Parameter	Parameter
Nr.	Bedeutung
1	Schielfenfreigabe/
	Sch Leifensperrung

Kommentar

Wird in der Steuerschaltung PLC zum Freigeben oder Sperren einer gegebenen Schleife benutzt

Schielfentypkennung Proportional(P), proportional und integrierend (PI), proportional und integrierend und differenzierend (PID), proportional und integrierend (PD), Verhältnis

Proportionalitätsbereich (%) Eine Konstante zwischen 2 und 2000 96. Dies ist in der Integral-Differential-Gleichung der P-Ausdruck.

Nachstellzeit Nachstellzeit von . 0,01 bis 100 Minuten; dies ist der R-Ausdruck in der Integral-Differential-Gleichung .

Ableitungszeit Ableitungszeit von 0,01 bis 1100 Minuten? dies ist in der Integral-Differential-Gleichung der D-Ausdruck.

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Tabelle IV ( Fprtsetzung) Regelparameter

Parameter	Parameter
Nr.	Bedeutung
6	Eingangsadresse

Kommentar

Adresse deB Speicherplatzes, an dem die Prozeßeingangs; variable gespeichert ist; Analogeingaben und Analogausgaben des Systems reichen von 4 bis 20 mA; eine Eingabe von beispielsweise 4mA wird durch den A/D-Umsetzer in eine Binörzahl umgesetzt; diese Zahl wird bei den Berechnungen und dergleichen benutzt; die REP-Anzeigetafel zeigt in Prozeßeinheiten an; eine Eingangsgröße von 4 mA kann beispielsweise 50 psi repräsentieren, während 20 mA den Druck von 250 psi repräsentieren. Die REP-Anzeigetafel zeigt die Zahlen 50 und 250 als Signalextremwerte an.

Definition des 4 mA-Äquivalents (Eingabe)

Der Benutzer gibt die Zahlen zur Umsetzung in Anzeigeparameter in Prozeßeinheiten an; die Parameter

Definition des 20 mA- können als Prozentgröße anÄquivalents CEinga- gezeigt werden, indem O

für das 4 mA-Äquivalent und 100 für das 20 mA-Äquivalent eingegeben werden.

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Parameter Nr. 9

--75 -

Tabelle IV (Fortsetzung) Regelparameter

Parameter Bedeutung Ausgangsadressen

10

11

Definition des h mA -Äquivalents (Ausgabe) Definition des 20 mA-Äquivalents (Ausgabe)

12

Integralrestspeicher

Kommentar

Adressen der Speicherplätze, an denen Prozeßausgangsvariable gespeichert sind;

derBenutzer gibt die Zahlen zur Umsetzung in Anzeigeparamter in Prozeßeinheiten an; der Parameter kann als Prozentgröße angezeigt werden, indem Null für das k mA-Äquivalent und 100 fUr das 20 mA-Äquivalent eingegeben werden;

die Grundregelgleichung mit einer Integrationsfunktion beinhaltet eine unendliche Summierung zur Lösung des Integrals; sie nimmt die Form 1/r (e dt) an, wobei R die Nachstellzeit ist; der Parameter e ist die Differenz zwischen der eingegebenen Prozeßvariablen (adressiert durch den Parameter Nr.6) und dem Sollwert (Parameter Nr. 1 ?);

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Tabelle IV (Fortsetzung) Regelparameter

Parameter	Parameter
Nr.	Bedeutung
13	Sollwert
	Abtastinter-
	vall, Abwärts
	zählzelle

16

Hoch/Niedrigj·· Rot-Warngrenzen

Hoch/Niedrig-

Orange-Warngren-

zen

Kommentar

der Sollwert dos Prozesses ;

das Abtastintervall reprä sentiert oder steuert in der Differenzgleichung dei Wert At; er liegt in Einheiten von halben Sekunder; vor, und es können verschiedene Aktualisierungsgeschwindigkeiten für jede Schleife angewendet werden wobei keine Schleife haufi ger als einmal in jeder halben Sekunde aktualisier wird;

gibt die Abweichung der Prozeßvariablen vom Sollwert an, bevor Warnlampen aufleuchten;

17

Grün-Berelchsgrenzen

jede Grenze gibt einen +/-Bereich um den Sollwert an innerhalb dem sich die Prozeßvariable abzüglich des Sollwerts ändern kann, bevor die orange oder die rote Warnlampe einschaltet

03000 9/0788

ORIGlMAL

-JTf-

Tabelle IV (Fortsetzung) Regelparameter

Parameter Parameter Nr. Bedeutung obere Alarmgrenze

19

20

untere Alarmgrenze

Zunahme/Abnahme-Rlchtungsschalter

21

Adresse der Bezugsvariablen für die obere /untere Alarmgrenze

Kommentar

siehe Parameter Nr.21 siehe Parameter Nr.21

abhängig vom Benutzerprozeß muß die Ausgangsvariable für zunehmende Fehlerausdrucke größer werden; In anderen Prozeßen sollte die Ausgangsgröße abnehmen, wenn der Fehler zunimmt; dieser Parameter ermöglicht d_em Benutzer die Zunahme oder die Abnahme für Jede Schlei fe anzugeben;

die obere Alarmgrenze (Parameter Nr.8 ) und die untere Alarmgrenze (Parameter Nr.19) können als getrennte Werte angegeben werden; sie können auf Jeden Speicherplatz bezogen werden; der Bezugswert kann als Eingangsvariable, als Ausgangsvariable oder als Konstante im Speicher angegeben werden;

030009/0788

	—-/*f "*	2932394
	Tabelle IV
	(Fortsetzung)
	Regelparameter
Parameter	Parameter	Kommentar
Nr.	Bedeutung
22	Ausgangsvorhalt eine I	3roportionalre

Verhältniseinstellkoeffizient

2k Adresse der geregelten

Variablen bei Verhältnisregelung

Adresse der regelnden Variablen bei Verhältnisregelung

Vorheriger Fehlerwert

folgt der Gleichung

m = -^r- (e) + b; b ist dabei der Vorhalt-Ausdruck; dieser Ausdruck wird einbezogen, damit der Fall behandelt wird, bei dem eine Schleife als nur proportionale Schleife oder als PD-Schleife wirken soll;

dieser Parameter wird nur bei einer .Verhältnisregelung benutzt;

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Die Regelschleifen werden aufgestellt und durch das Schleifenfeld abgestimmt. Der Benutzer gibt entsprechende Daten vor der Freigabe der Gchleife in das Schleifenfeld ein.

Eine Proportionalregelung (P) beeinflußt den Regelvorgang auf Grund der Gleichung:

m =ψ{ eV

j/edt )

Der Benutzer wählt eine PI-Hegelung aus, indem er das Schleifentyp-Kennungswort für die gewünschte Schleife am Programmiermodul 1f5 auswählt und die PI-Taste drückt.

Eine proportional, integrierend und differenzierend wirkende Regelung (PID-Regelung) wird unter Verwendung der folgenden Gleichung verwirklicht:

■ =

In diesen Gleichungen sind:

P der Proportionalitätsbereich;

e die Differenz zwischen der Prozeßvariablen und

dem Sollwert;
D die Ableitungszeit
P der Parameter Nr.3,
R der Parameter Nr.4,
D der Parameter Nr.5,
dt der Parameter Nr.14.

Das Eingeben der PID-Codegruppe beim Parameter Nr.2 durch den Programmiermodul bewirkt das Arbeiten der ausgewählten Schleife als PID-Regler.

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Eine proportional und differenzierend wirkende Regelung (PD) erfolgt gemäß der Gleichung:

wobei b der Proportional-Vorhaltausdruck ist. Eine PD-Regelung wird mittels des Programmiermoduls wie bei der P-Regelung,. der PI-Regelung und der PID-Regelung ausgewählt.

Bei der Verhältnisregelung beruht die gesteuerte Variable auf dem Verhältnis von zwei gemessenen Variablen. Eine dieser zwei Variablen, beispielsweise X oder Y , ist die gesteuerte Variable, während die andere zur Erzeugung des Sollwerts benutzt wird, wenn X die gesteuerte Variable ist, dann würde der Sollwert als KY berechnet, wobei K ein einstellbarer Koeffizient ist, der als Parameter Nr.23 in der Liste der Regelparameter angegeben ist. In diesem Fall hat die Differenz zwischen dem Sollwert und der Prozeßvariablen den Wert e + KY - X, und die gelöste Endgleichung lautet:

m = l^ß ( KY - X) + b.

Die Verhältnisregelung wird mittels des Programmiermoduls 15 in der gleichen Weise wie die anderen Regelarten eingestellt.

Die Anordnung ermöglicht eine automatische programmierbare Regelung von bis zu 8 Schleifen. Der Benutzer muß dem Ablaufsteuermodul angeben, als nur proportional wirkende Schleife zu arbeiten, und der Schleife Nr.3 angeben, als volle PID-Schleife zu arbeiten. Die in der Tabelle IV angegebenen Regelparameter müssen vom Benutzer mittels des Programmiermoduls 15 eingegeben werden, bevor er eine Schleife in Betrieb setzt.

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Einige Parameter definieren die Gleichung für die Schleife. Andere geben an, wie die analogen Eingangs-und Ausgangsgrößen behandelt werden. Weitere geben Betriebsgrenzen für die Anzeigelampen an. .

Der Benutzer kann in seinem Steuerprogramm eine gegebene Schleife freigeben oder sperren, indem der Befehl MOV dazu benutzt wird, eine von Null verschiedene Zahl diese Stelle einzugeben, damit die Schleife freigegeben wird, und eine Null einzugeben, damit sie gesperrt wird. Dies gibt dem Benutzer die Möglichkeit, Schleifen bedingt freizugeben oder zu sperren. Beispielsweise gilt:

Wenn X1 geschlossen ist, verschiebt die erste Leitung eine von Null verschiedene Konstante, die am Speicherplatz M1 abgespeichert ist in den Speicherplatz M2 (der in diesem Feld das Freigabe/Sperr-Wort ist) , so daß die Schleife freigegeben wird.

Beim Öffnen von XI verschiebt in der gleichen Weise die untere Leitung einen Nullwert vom Speicherplatz M3 in das Freigabe/Sperr-Wort, so daß die Schleife gesperrt wird.

Mittels der Steuereinheit des Systems können zwei Schleifen in Kaskade geschaltet werden. Der Benutzer kenn mit Hilfe des Parameters Nr.6(Eingangsadresse)einenAusgang einer Schleife als dem Eingang einer anderen Schleife festlegen.

Ein Beispiel einer Dreifachregelung sieht folgendermaßen aus: Eine Dreifachtemperaturregelschleife regelt ein Dampf-Absperrorgan, das mit dem AIM-Analog-Ausgang A0200 in Verbindung steht. Der Temperatursollwert kommt von Codier-

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schaltern, die mit dem AIM-Paralleleingabemodul A0300 verbunden sind. Die Temperaturmeßwerte kommen von einem Temperatursender, der mit dem AIM-Analogeingabemodul A0100 in Verbindung steht.

Für den Programmiermodul gilt:

Bestätigungs-	Programm
Nachricht
Bereit
Schleife Nr.=	Schleife 1
Abtastgeschwindigkeit =	5
Schleifenkennzeichen ?	Ja
Schleifenkennzeichen :	CR1O
PV ADR:	AOLOO
SPADR:	A0300
Out ADR:	A0200
Verstärkung^) =	3,2
Nachstellzeit (min)=	50
Geschwindigkeit (min)=	10
Oberer Alarm=	200
Schleifenende	STR CR10
	OUT Y10

Die Erfindung ist hier im Zusammenhang mit einem speziellen Ausführungsbeispiel beschrieben worden, für den Fachmann ist jedoch offensichtlich, daß im Rahmen der Erfindung auch Änderungen und Abwandlungen dieses Ausführungsbeispielf möglich sind.

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eerse

it

Claims (1)

1. Dipi -Inq. Dipl.-Chem. Dipl -!ng

   E. Prinz - Dr. G. Hauser - G. Leiser

   Emsbergerstras'if 19

   8 München 60

   Unser Zeichen: T 3261 6.August 1979

   TEXAS INSTRUMENTS INCORPORATED
   13500 North Central Expressway
   Dallas, Texas, V.St.A.

   Patentansprüche

   Intelligente, programmierbare Prozeßsteueranordnung, die abhängig von den Ein/Aus-Zuständen von Fühlern, die längs eines Prozesses angebracht sind, die Ein/Aus-Zustände steuerbarer Geräte steuert, die ebenfalls längs des Prozesses angebracht sind, gekennzeichnet durch

   a) einen digitalen Prozessor zur Durchführung digitaler Operationen und arithmetischer Berechnungen,

   b) einen booleschen Prozessor, der asynchron bezüglich der durch den digitalen Prozessor durchgeführten Operationen und Berechnungen eine Folge boolescher Verknüpfungsfunktionen abtastet und ausführt,

   c) eine Übertragungsvorrichtung mit einem Schreib/Lese-Speicher, wobei der digitale Prozessor und der boolesche Prozessor zur Durchführung von Übertragungsvorgängen über auswählbar adressierte Speicherplätze in dem Schreib/ Lese-Speicher mit diesem Speicher verbunden sind,

   d) ein Bildregister zum Speichern von Eingangsbits, die die Ein/Aus-Zustände der Fühler repräsentieren, sowie von Ausgangsbits, die die Ein/Aus-Zustände der

   Schw/Ba

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   steuerbaren Geräte repräsentieren, wobei der boolesche Prozessor mit dem Bildregister so verbunden ist, daß er die Folge boolescher VerknUpfungsfunktionen entsprechend den Zuständen der Eingangsbits zur Erzeugung der Ausgangsbits durchführt, und

   e) eine Verbindungsvorrichtung zwischen dem booleschen Prozessor und dem digitalen Prozessor, über die der boolesche Prozessor dem digitalen Prozessor angibt, digitale Operationen und arithmetische Berechnungen für den booleschen Prozessor durchzuführen, wobei die Ergebnisse der für den booleschen Prozessor durchgeführten Operationen und Berechnungen diesem Prozessor über den Schreib/Lese-Speicher zugeführt werden, so daß der boolesche Prozessor Ausgangsbits zur Steuerung der Ein/Aus-Zustände der steuerbaren Geräte auf der Grundlage der Ergebnisse der Operationen und Berechnungen erzeugt, die der digitale Prozessor für den booleschen Prozessor durchgeführt hat.

   2. Anordnung nach Anspruch 1, gekennzeichnet durch

   a) wenigstens einen Analog-Digital-Umsetzer zur Erzeugung eines digitalen Ausgangssignals entsprechend einem von einer analogen Spannung gebildeten Eingangssignal aus einem analogen Fühler, der entlang des Prozesses angebracht ist,

   b) wenigstens einen Digital-Analog-Umsetzer zur Erzeugung eines von einer analogen Spannung gebildeten, den digitalen Eingangssignal entsprechenden Ausgangssignale zur Steuerung eines steuerbaren analogen Geräts, das entlang des Prozesses angebracht ist,

   wobei der digitale Prozessor mit dem digitalen Ausgang des Analog-Digital-Umsetzers verbunden ist und dem

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   Digital-Analog-Umsetzer das digitale Eingangssignal zuführt, während er wenigstens eine analoge Schleifensteuerfunktlon des Prozesses über den Analog-Digital-Umsetzer und den Digital-Analog-Umsetzer steuert.

   3· Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der digitale Prozessor arithmetische Berechnungen für den booleschen Prozessor durchführt'und daß der boolesche Prozessor die booleschen Funktionen in Abhängigkeit von den Ergebnissen der arithmetischen Berechnungen durchführt.

   4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Ergebnisse dem booleschen Prozessor über die Verbindungsvorrichtung zugeführt werden.

   5. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß

   die Verbindungsvorrichtung zwischen dem digitalen Prozessor und dem booleschen Prozessor eine Kennzeichensignal-Anzeigevorrichtung für den booleschen Prozessor und für den digitalen Prozessor enthält, die dem digitalen Prozessor bzw. dem booleschen Prozessor anzeigt, wenn eine Übertragungsverbindung zwischen den Prozessoren benötigt wird.

   6. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß

   die Verbindungsvorrichtung eine Einrichtung zum übertragen von Befehlen und Daten zwischen dem booleschen Prozessor und dem digitalen Prozessor enthält.

   7. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Paralleleingabevorrichtung vorgesehen ist, die dem digitalen Prozesscr zugeführte parallele, digitale Eingangssignale empfängt und daß der digitale Prozessor die analoge Schleifensteuerfunktion entsprechend den von der Paralleleingabevorrichtung empfangenen digitalen Eingangsdaten steuert.

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   δ. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß der boolesche Prozessor ebenfalls an die Paralleleingabevorrichtung angeschlossen ist, damit er den Ein/Aus-Zustand der Ausgangsbits entsprechend den über die Paralleleingabevorrichtung empfangenen digitalen Daten steuert.

   9. Anordnung nach Anspruch 1, gekennzeichnet durch eine Parallelausgabevorrichtung, die an den digitalen Prozessor angeschlossen ist und digitale Daten abgibt, die aus den vom digitalen Prozessor durchgeführten Berechnungen resultieren.

   10. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der digitale Prozessor den booleschen Prozessor überwacht.

   11. Anordnung nach Anspruch 1, gekennzeichnet durch ein Übertragungeregister, das an das Bildregister angeschlossen ist und der übertragung von Ein/Aus-Zuständen von den Fühlern zu dem Bildregister und der übertragung der Ein/Aus-Zustände für die steuerbaren G eräte aus dem Bildregister dient.

   12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß die Eingangs- und Ausgangsbits seriell zwischen dem Bildregister und dem Übertragungsregister übertragen werden. *

   13· Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß am Ende jeder Abtastung der Folge boolescher Verknüpfungsfunktionen durch den booleschen Prozessor Daten zwischen dem Bildregister und dem Übertragungsregister übertragen werden.

   14. Anordnung nach .Anspruch 11, dadurch gekennzeichnet, deß der boolesche Prozessor aus einem Bit bestehende Übertragungsregisterkennzeichen empfängt und erzeugt, die in dem

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   Bildregister gespeichert und über das Übertragungsregister und den booleschen Prozessor in das Bildregister übertragen werden.

   15. Anordnung nach Anspruch 14, dadurch gekennzeichnet, daß der boolesche Prozessor die Ausgangsbits entsprechend den Zuständen der Übertragungsregisterkennzeichen steuert.

   16. Anordnung nach Anspruch 1* dadurch gekennzeichnet, daß der boolesche Prozessor eine Vorrichtung enthält, die den digitalen Prozessor unterbricht, wenn der boolesche Prozessor die Durchführung digitaler Operationen und arithmetischer Berechnungen benötigt.

   17. Anordnung nach Anspruch 1, dadurch gekennzeichnet,

   daß der boolesche Prozessor ein erster Mikroprozessor ist, und daß der digitale Prozessor ein zweiter Mikroprozessor ist.

   18. Anordnung nach Anspruch 17, dadurch gekennzeichnet, daß der zweite Mikroprozessor eine Vorrichtung enthält, die dem ersten Mikroprozessor meldet, wenn der zweite. Mikroprozessor die Durchführung digitaler Operational und arithmetischer Berechnungen benötigt.

   19. Anordnung nach Anspruch 17, dadurch gekennzeichnet, daß der erste Mikroprozessor eine Vorrichtung enthält, die dem zweiten Mikroprozessor meldet, wenn die Ergebnisse der angeforderten digitalen Operationen und arithmetischen Berechnungen durch den ersten Mikroprozessor fertiggestellt sind.

   20. Anordnung nach Anspruch 19, dadurch gekennzeichnet, daß der zweite Mikroprozessor eine Anzeigevorrichtung enthält, die dem ersten Mikroprozessor die Adresse in dem Schreib/

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   Lese-Speicher anzeigt, an der die Ergebnisse abgespeichert werden sollen.

   21. Anordnung nach Anspruch 17, dadurch gekennzeichnet, daß die beiden Mikroprozessoren außerdem über ausgewählte Kennzeichenbits des Bildregisters miteinander in Verbindung stehen.

   22. Anordnung nach Anspruch 18, gekennzeichnet durch eine Entscheidungsschaltung zur Auflösung gleichzeitiger und phasenversetzter Speicheranforderungen durch die beiden Mikroprozessoren für den Schreib-Lese-Speicher·

   23. Anordnung nach Anspruch 22, dadurch gekennzeichnet, daß die beiden Mikroprozessoren jeweils eine Anforderungskennzeichensignal-Vorrichtung enthalten, die an die Entscheidungsschaltung zur Anforderung eines Zugriffs auf den Schreib/Lese-Speicher angeschlossen ist, und außerdem eine Empfangsvorrichtung für den Empfang eines Bereitschaftskennzeichensignals enthalten, die an die Entscheidungsschaltung angeschlossen ist und die Auswahl des Mikroprozessors für den Zugriff auf den Speicher freigibt.

   24. Anordnung nach Anspruch 23» dadurch gekennzeichnet, daß die Entscheidungsschaltung eine Vorrichtung enthält, die denjenigen Mikroprozessor freigibt, der als erster den Zugriff anfordert, wenn die Anforderungen phasenversetzt sind, und den zweiten Mikroprozessor freigibt, wenn die Anforderungen gleichzeitig erfolgen.

   25. Anordnung nach Anspruch 23» dadurch gekennzeichnet, daß die Mikroprozessoren nach der Anforderung eines Speicherzugriffs in einen Leerlaufzustand versetzt werden, bis ein

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   Bereitschaftskennzeichensignal aus der Entscheidungsschaltung empfangen wird.

   26. Anordnung nach Anspruch 17, gekennzeichnet durch.eine Paralleleingabevorrichtung für den Empfang und die Speicherung paralleler, digitaler Eingangssignale, die dem ersten Mikroprozessor zugeführt werden, der die analoge Schleifensteuerfunktion entsprechend digitalen Eingangsdaten steuert ,die er über die Paralleleingabevorrichtung empfängt.

   27. Anordnung nach Anspruch 26, dadurch gekennzeichnet, daß die Paralleleingabevorrichtung durch den ersten Mikroprozessor als ein erweiterter Speicherplatz des Schreib/ Lese-Speichers adressierbar ist.

   28. Anordnung nach Anspruch 26, dadurch gekennzeichnet, daß der erste Mikroprozessor auch an die Paralleleingabevorrichtung zur Steuerung der Ein/Aus-Zustände der Ausgangsbits entsprechend den über die Paralleleingabevorrichtung empfangenen digitalen Daten angeschlossen ist.

   29. Anordnung nach Anspruch 28, dadurch gekennzeichnet, daß die Paralleleingabevorrichtung durch den zweiten Mikroprozessor als ein erweiterter Speicherplatz des Schreib/ Lese-Speichers adressierbar ist.

   30. Anordnung nach Anspruch 18, gekennzeichnet durch eine Parallelausgabevorrichtung, die an den ersten Mikroprozessor angeschlossen ist und digitale Daten speichert und ausgibt, die aus Berechnungen resultieren, die der erste Mikroprozessor durchgeführt hat.

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   31. Anordnung nach Anspruch 30,dadurch gekennzeichnet, daß die Parallelausgabevorrichtung durch den ersten Mikroprozessor als erweiterter Speicherplatz des Schreib/ Lese-Speichers adressierbar ist.

   32. Anordnung nach Anspruch 17, dadurch gekennzeichnet, daß der Analog-Digital-Umsetzer durch den ersten Mikrosprozessor als erweiterter Speicherplatz des Schreib/ Lese-Speichers adressierbar ist.

   33. Anordnung nach Anspruch 17, dadurch gekennzeichnet, daß der Digital-Analog-Umsetzer durch den ersten Mikroprozessor als erweiterter Speicherplatz des Schreib/ Lese-Speichers adressierbar ist.

   ~5k. Anordnung nach Anspruch 17, gekennzeichnet durch eine Entscheidungsschaltung zum Auflösen gleichzeitiger und phasenversetzter Anforderungen durch die beiden Mikroprozessoren für denSchreib/Lese-Speicher sowie für den Analog-Digital-und Digital-Analog-Umsetzer.

   35. Anordnung nach Anspruch 1, gekennzeichnet durch

   a) eine adressierbare Speichervorrichtung zum Speichern einer Folge von booleschen Verknüpfungsbefehlen zur Steuerung des Prozesses, wobei der boolesche Prozessor Einrichtungen zur Erzeugung eines Abtast-Endsignals bei der Ausführung des letzten Befehls einer in der Speichervorrichtung enthaltenen Folge enthält,

   b) eine Aufnahmevorrichtung zur Aufnahme einer erweiterten adressierbaren Speichervorrichtung zum Speichern zusätzlicher Befehle der Folge boolescher Verknüpfungsbefehle,

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   wobei die Aufnahmevorrichtung einen Anzeigesignalgenerator enthält, der ein Signal erzeugt, das die Anwesenheit der erweiterten Speichervorrichtung in der Aufnahmevorrichtung anzeigt, und

   c) einen an den Anzeigesignalgenerator angeschlossenen Abtast-Endsignalgenerator, der automatisch ein Abtast-Endsignal erzeugt, wenn die erweiterte Speichervorrichtung vom booleschen Prozessor adressiert wird, während der AnzeigeSignalgenerator ein signal erzeugt, das anzeigt, daß die Aufnahmevorrichtung keine erweiterte Speichervorrichtung enthält.

   36. Anordnung nach Anspruch 35» dadurch gekennzeichnet, daß die Abtast-Endsignale an den booleschen Prozessor angelegt sind, damit sie diesen so steuern, daß die adresslerbare Speichervorrichtung vom ersten Speicherplatz der Folge von Befehlen erneut abgetastet wird.

   37. Anordnung nach Anspruch 35» dadurch gekennzeichnet, daß

   die Speichervorrichtung einen Schreib/Lese-Speicher enthält.

   38. Anordnung nach Anspruch 35, dadurch gekennzeichnet, daß die Speichervorrichtung einen Festspeicher enthält.

   39« Anordnung nach Anspruch 35, dadurch gekennzeichnet, daß die Aufnahmevorrichtung aus der Buchse für eine gedruckte Schaltungsplatte besteht und daß die erweiterte Speichervorrichtung auf der gedruckten Schaltungsplatte angebracht ist.

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   40. Anordnung nach Anspruch 39, dadurch gekennzeichnet, daß eine Klemme der Buchse die Anwesenheit oder die Abwesenheit einer in die Buchse eingeschobenen gedruckten Schaltungsplatte feststellt.

   41. Anordnung nach Anspruch 17, dadurch gekennzeichnet, daß das Bildregister eine Vorrichtung zum'Speichern von Ubertragungsregisterkennzeichenbits enthält und daß die beiden Mikroprozessoren so an das Bildregister angeschlossen sind, daß sie Ubertragungsregisterkennzeichenbits aussenden und empfangen*

   42. Anordnung nach Anspruch 41, gekennzeichnet durch eine Prioritätsschaltung zum Auflösen von Zugriffsanforderungen durch die beiden Mikroprozessoren auf das Bildregister.

   43. Anordnung nach Anspruch 42, dadurch gekennzeichnet, daß die Prioritätsschaltung mit dem zweiten Mikroprozessor verbunden ist und mittels eines Steuersignals aus diesem Mikroprozessor gesteuert wird.

   44. Anordnung nach Anspruch 43, dadurch gekennzeichnet, daß die Prioritätsschaltung folgende Einheiten enthält:

   a) eine Zugriffsanforderungssignaleinheit, die den ersten Mikroprozessor mit dem zweiten Mikroprozessor verbindet, damit an den zweiten Mikroprozessor ein Zugriffsanforderungssignal geliefert wird, wenn der erste Mikroprozessor einen Zugriff auf das Bildregister benötigt, und

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   b) eine Zugriffsfreigabevorrichtung, die den zweiten Mikroprozessor mit dem ersten Mikroprozessor und mit dem Bildregister verbindet, wobei der zweite Mikroprozessor das Steuersignal erzeugt, damit das Bildregister für eine Verbindung mit dem ersten Mikroprozessor freigegeben wird, und damit es dem ersten Mikroprozessor anzeigt, daß es die Steuerung an den ersten Mikroprozessor abgibt.

   45. Anordnung nach Anspruch 17» gekennzeichnet durch

   a) ein Kennzeichenbit-Register, das vom ersten Mikroprozessor einstellbar und vom zweiten Mikroprozessor ablesbar 1st, damit dem zweiten Mikroprozessor angezeigt wird, daß eine komplexe Operation in eine Aufgabenwarteschlange des ersten Mikroprozessors eingereiht worden ist,

   b) eine Vorrichtung im zweiten Mikroprozessor, die auf das Auftreten einer komplexen Operation in der Folge von booleschen Verknüpfungsfunktionen folgende Schritte ausführt:

   (I) Prüfen der Kennzeichenbitregistervorrichtung, um festzustellen, ob eine solche komplexe Operation in die Aufgabenwarteschlange des ersten Mikroprozessors eingereiht worden ist,

   (II) übertragen einer Unterbrechungsanforderung an den ersten Mikroprozessor nur dann, wenn sich keine solche komplexe Operation in der Aufgabenwarteschlange des ersten Mikroprozessors befindet, was auf Grund

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   des Zustandes der ersten Kennzeichenbitregistervorrichtung festgestellt wird, und

   (III) Prüfen der zweiten Kennzeichenbitregistervorrichtung, um festzustellen, ob eine in Warteschlange eingereihte, komplexe Operation von dem ersten Mikroprozessor beendet worden ist, wobei der zweite Mikroprozessor seine Folge boolescher Funktionen weiterhin abtastet und asynchron bezüglich des Betriebs des ersten Mikroprozessors ausführt, bis die zweite Kennzeichenbitregistervorrichtung anzeigt, daß die Ausführung einer angeforderten komplexen Operation durch den ersten Mikroprozessor beendet worden 1st.

   46. Anordnung nach Anspruch 45, dadurch gekennzeichnet, daß ein zweiter adressierbarer Speicher vorgesehen ist, der die Folge der booleschen Funktionen enthält, daß die Kennzeichenbitregistervorrichtung einen dritten adressierbaren Speicher enthält, der im Zusammenhang mit dem zweiten adressierbaren Speicher adressierbar ist, wobei in dem dritten adressierbaren Speicher ein Kennzeichenbitregister für jede mögliche boolesche Funktion im zweiten Speicher und damit adressierbar vorgesehen ist.

   47. Anordnung nach Anspruch 45, dadurch gekennzeichnet, daß der zweite Mikroprozessor eine Steuereingabevorrichtung enthält, mit deren Hilfe sein Betrieb erneut gestartet werden kann,daß der zweite Mikroprozessor einen Leerlaufzustand einnimmt, wenn eine Unterbrechungsanforderung

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   zum ersten Mikroprozessor übertragen wird, und daß der erste Mikroprozessor mit der Steuereingabevorrichtung verbunden wird, wenn eine vom zweiten Mikroprozessor angeforderte komplexe Operation von dem ersten Mikroprozessor in eine Warteschlange eingereiht worden ist und die Kennzeichenregistervorrichtung dementsprechend gesetzt worden ist.

   48. Anordnung nach Anspruch 45, dadurch gekennzeichnet, daß das Bildregister mehrere Einzelbitregister zum Speichern von Kennzeichenbits enthält und daß eine Kopplungsvorrichtung vorgesehen ist, die den ersten Mikroprozessor mit dem Bildregister verbindet, wobei die Kennzeichenbits der Bildregistervorrichtung durch beide Mikroprozessoren einstellbar und ablesbar sind.

   49. Anordnung nach Anspruch 48, dadurch gekennzeichnet, daß ein zweiter adressierbarer Speicher vorgesehen ist, der die Folge der booleschen Funktionen enthält, daß die Kennzeichenbitregistervorrichtung einen dritten adressierbaren Speicher enthält, der im Zusammenhang mit dem zweiten adressierbaren Speicher adressierbar ist, wobei in dem dritten adressierbaren Speicher ein Kennzeichenbitregister für jede mögliche boolesche Funktion im zweiten Speicher und damit adressierbar vorgesehen ist.

   50. Anordnung nach Anspruch 49, dadurch gekennzeichnet, daß die Kennzeichenbitregistervorrichtung und die Bildregistervorrichtung in einem einzigen Schreib/Lese-Speicher enthalten sind.

   51. Anordnung nach Anspruch 17» gekennzeichnet durch ein Kennzeichen-Register, das vom ersten Mikroprozessor ein-

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   stellbar und vom zweiten Mikroprozessor ablesbar ist, damit dem zweiten Mikroprozessor angezeigt wird, daß eine komplexe Operation in eine Aufgabenwarteschlange des ersten Mikroprozessors eingereiht worden ist, und eine Vorrichtung im zweiten Mikroprozessor, die abhängig vom Auffinden einer komplexen Operation in der Folge boolescher Funktionen die Kennzeichenbitregistervorrichtung daraufhin überprüft, ob eine in die Warteschlange eingereihte komplexe Operation durch den ersten Mikroprozessor beendet worden ist, wobei der zweite Mikroprozessor die Abtastung und Ausführung seiner Folge boolescher Funktionen asynchron bezüglich des Betriebs des ersten Mikroprozessors fortsetzt, bis die Kennzeichenbitregistervorrichtung anzeigt, daß die Ausführung einer angeforderten komplexen Operation durch den ersten Mikroprozessor beendet ist.

   52. Anordnung nach Anspruch 17, gekennzeichnet durch

   a) ein Kennzeichenbit-Register, das vom ersten Mikroprozessor einstellbar und vom zweiten Mikroprozessor ablesbar ist, damit dem zweiten Mikroprozessor angezeigt wird, daß eine angeforderte, komplexe Operation in eine-Aufgabenwarteschlange des ersten Mikroprozessors eingereiht worden ist,

   b) eine zweite Kennzeichenbitregistervorrichtung, die durch den ersten Mikroprozessor einstellbar und durch den zweiten Mikroprozessor ablesbar ist und die in dem zweiten Mikroprozessor anzeigt, daß eine angeforderte komplexe Operation durch den ersten Mikroprozessor beendet worden ist, und

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   c) eine Vorrichtung im zweiten Mikroprozessor, die auf das Auftreten einer komplexen Operation in der Folge von booleschen Verknüpfungsfunktionen folgende Schritte ausführt:

   (I) Prüfen der Kennzeichenbitregistervorrichtung, um festzustellen, ob eine solche komplexe Operation in die Aufgabenwarte schlange des ersten Mikroprozessors eingereiht worden ist,

   (II) übertragen einer Unterbrechungsanforderung an den ersten Mikroprozessor nur dann, wenn sich keine solche komplexe Operation in der Aufgabenwarteschlange des ersten Mikroprozessors befindet, was auf Grund des Zustandes der ersten Kennzeichenbitregistervorrichtung festgestellt wird, und

   (III) Prüfen der zweiten Kennzeichenbitregistervorrichtung, um festzustellen, ob eine in die Warjteschlange eingereihte, komplexe Operation von dem ersten Mikroprozessor beendet worden ist, wobei der zweite Mikroprozessor seine Folge boolescher Funktionen weiterhin abtastet und asynchron bezüglich des Betriebs des ersten Mikroprozessors ausführt, bis die zweite Kennzeichenbitregistervorrichtung anzeigt, daß die Ausführung einer angeforderten komplexen Operation durch den ersten Mikroprozessor beendet worden ist.

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   53. Anordnung nach Anspruch 52, dadurch gekennzeichnet, da0 der zweite Mikroprozessor die zweite Kennzeichenbitregistervorrichtung nur prüft, wenn die erste Kennzeichenbitregistervorrichtung anzeigt, daß die komplexe Operation in die Aufgabenwarteschlange des ersten Mikroprozessors eingereiht worden ist.

   54. Anordnung nach Anspruch 52, dadurch gekennzeichnet, daß der zweite Mikroprozessor eine Steuereingabevorrichtung enthält, mit deren Hilfe sein Betrieb erneut gestartet werden kann, daß der zweite Mikroprozessor einen Leerlaufzustand einnimmt, wenn eine Unterbrechungeanforderung aum ersten Mikroprozessor übertragen wird, und daß der erste Mikroprozessor mit der Steuereingabevorrichtung zum erneuten Starten des Betriebs des zweiten Mikroprozessors verbunden wird, wenn eine vom zweiten Mikroprozessor angeforderte komplexe Operation von dem ersten Mikroprozessor in eine Warteschlange eingereiht worden ist und die Kennzeichenregistervorrichtung dementsprechend gesetzt worden ist.

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