DE3726659C2 - Schaltungsanordnung zur Erweiterung der Anschlußmöglichkeiten für mit einer zentralen Steuereinrichtung zusammenarbeitende periphere Einheiten - Google Patents

Description

Schaltungsanordnung zur Erweiterung der Anschlußmöglichkei­ ten für mit einer zentralen Steuereinrichtung zusammenarbei­ tende periphere Einheiten. (Zusatz zu P 37 15 291.2).

Die Erfindung betrifft eine Schaltungsanordnung zur Erweite­ rung der Anschlußmöglichkeiten für mit einer zentralen Steu­ ereinrichtung zusammenarbeitende periphere Einheiten nach dem Oberbegriff des Patentanspruchs 1. Eine solche Schal­ tungsanordnung ist aus US 4,349,872 bekannt.

In der Hauptanmeldung P 37 15 291.2 ist eine Schaltungsan­ ordnung beschrieben, wobei jeder ein Unterbrechungssignal anbietenden Leitung ein bistabiles Flip-Flop, sowie UND-Verknüpfungen zugeordnet sind. Diese bistabilen Flip-Flops werden von einem gemeinsamen Schieberregister oder Zähler nacheinander getaktet. Wenn mehrere Unterbre­ chungssignale gleichzeitig anstehen, so hängt es von der Art der Verdrahtung oder von der jeweiligen Stellung des Schie­ beregisters bzw. Zählers ab, welches der Flip-Flops zuerst anspricht. Die Eingänge der den Flip-Flops nachgeschalteten UND-Gatter sind so beschaltet, daß jeweils ein in Arbeits­ stellung befindliches Flip-Flop das Ansprechen eines der üb­ rigen Flip-Flops verhindert. Diese Schaltungsanordnung ist bei sehr vielen peripheren Einrichtungen relativ aufwendig, und es kann bei sehr vielen Anschlüssen zu zeitlichen Verzö­ gerungen kommen.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine weitgehende Vereinfachung einer derartigen Schaltungsanord­ nung zu erreichen, womit ein direkter Durchgriff zur zentralen Steuereinrichtung erzielt wird.

Zur Lösung dieser Aufgabe sind Merkmale vorgesehen, wie sie im Patentanspruch 1 angegeben sind.

Damit wird in vorteilhafter Weise erreicht, daß gleichgültig ob eine oder mehrere Anforderungen als Interrupt-Signale vorliegen, sofort die zentrale Steuereinrichtung angereizt wird. Mit Hilfe der auf den Datenbus abgegebenen Vektorbits kann die zentrale Steuereinrichtung die Reihenfolge der Bearbeitungsabläufe selbst bestimmen. Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand einer Zeichnung näher erläutert. In der Zeichnung ist die Schaltungsanordnung für eine Prioritätsebene dargestellt, wobei jeder peripheren Einheit PE1 bis PEn ein Flip-Flop FF1 bis FFn zugeordnet ist. Die Ausgänge dieser Flip-Flops FF1 bis FFn sind in einem gemeinsamen ODER-Gatter OG1 zusammengefaßt, welches das Interrupt- Signal INT an die zentrale Steuereinrichtung ZSE weitergibt. Außerdem ist jeder einzelne Ausgang eines Flip-Flops FF1 bis FFn an jeweils einen Eingang eines zugeordneten UND-Gatters UG1 bis UGn angeschlossen.

Beim Erkennen eines Interrupt-Signals INT, wobei gleichzeitig die Prioritätsebene mit angegeben wird, erzeugt die zentrale Steuereinrichtung ZSE ein Prioritätssignal P und ein Quittungssignal Q. Diese beiden Signale werden in einem gemeinsamen UND-Gatter UGZ miteinander verknüpft, so daß ein Ausgangssignal entsteht, welches gemeinsam allen den Flip-Flops FF1 bis FFn und damit den peripheren Einheiten PE1 bis PEn zugeordneten UND-Gattern UG1 bis UGn zugeleitet wird. Es ist außerdem ein zweites gemeinsames ODER-Gatter OG2 vorgesehen, womit dieses Signal der zentralen Steuereinrichtung ZSE direkt zugeleitet wird.

Wenn mit dem vorgenannten Signal die besagten UND-Gatter UG1 bis UGn angesteuert worden sind, so legt dasjenige Gatter, z. B. UG1, dessen zugehöriges Flip-Flop, z. B. FF1 sich in Arbeitsstellung befindet, ein sogenanntes Vektorbit VB1 auf den Datenbus DB. Es kann bei dieser Schaltungsanordnung natürlich vorkommen, daß mehr als ein Vektorbit VB1 bis VBn gesetzt ist. Die zentrale Steuereinrichtung ZSE erkennt dies bei der Abfrage des Datenbus DB und bearbeitet entsprechend der inneren Programmierung den zu einem Vektorbit, z. B. VB1 gehörenden Vorgang.

Nach Abschluß des Bearbeitungsvorgangs wird dann ein gleichartiges Vektorbit auf dem Datenbus DB gesetzt, womit das betreffende Flip-Flop, z. B. FF1 zurückgesetzt wird.

Wenn mehrere von den peripheren Einheiten PE1 bis PEn kommende Anforderungen anstehen, so wird wiederum das auf dem Adreßbus AB anstehende Prioritätssignal P mit dem Quittungssignal Q im gemeinsamen Gatter UGZ verknüpft, wodurch erneut ein Freigabesignal für die bereits erwähnten UND-Gatter UG1 bis UGn entsteht. Diese Vorgänge wiederholen sich so lange, bis alle Anforderungen abgearbeitet worden sind. Dabei wird jeweils dasjenige Flip-Flop zurückgestellt, dessen zugehöriger Vorgang gerade abgearbeitet wurde.

Claims (2)

1. Schaltungsanordnung zur Erweiterung der Anschlußmöglich­ keiten für mit einer zentralen Steuereinrichtung zusammenar­ beitende periphere Einheiten, wobei von einer peripheren Einheit ein Unterbrechungssignal (Interrupt) zur Anforderung der zentralen Steuereinrichtung erzeugt wird und jeweils nicht mehr als eine Anforderung gleichzeitig bearbeitet wird, wobei einem ein Unterbrechungssignal (Interrupt) auf­ nehmenden Eingang der zentralen Steuereinrichtung eine Lo­ gikanordnung, bestehend aus einer UND-Verknüpfung, einem bi­ stabilen Flip-Flop für jede ein Unterbrechungssignal anbie­ tende Leitung und einer gemeinsamen ODER-Verknüpfung, vorge­ schaltet ist und wobei die Flip-Flops (FF1 bis FFn) direkt von den peripheren Einheiten (PE1 bis PEn), auch gleichzei­ tig, eingeschaltet werden, wobei das Anforderungssignal als Interrupt (INT) über das gemeinsame ODER-Gatter (OG1) direkt an die zentrale Steuereinrichtung (ZSE) weitergegeben wird, dadurch gekennzeichnet, daß mit einem gemeinsamen UND-Gatter (UGZ) ein Quittungssignal (Q) mit einem Priori­ tätssignal (P) verknüpft wird, wodurch die an die Flip-Flops (FF1 bis FFn) angeschlossenen UND-Gatter (UG1 bis UGn) freigegeben werden und Vektorbits (VB1 bis VBn) auf dem Datenbus (DB) erzeugen, womit durch die zentrale Steuerein­ richtung (ZSE) eine Auswahl in der Bearbeitung getroffen wird, und das zugehörige Flip-Flop (z. B. FF1) anschließend gezielt über den Datenbus (DB) zurückgesetzt wird.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich­ net, daß mit jedem einzelnen Vektorbit (VB1 bis VBn) unmit­ telbar eine Bearbeitungsebene in der zentralen Steuerein­ richtung (ZSE) angesprochen wird.