DE4312090C2 - Digitalprozessor - Google Patents

Description

Die Erfindung betrifft einen Digitalprozessor nach dem Oberbegriff des Patentanspruchs wie einen Mi­ kroprozessor, einen digitalen Signalprozessor (DSP) oder dergl., und insbesondere einen Digitalprozessor, der durch ein Mikroprogramm gesteuert wird.

Digitalprozessoren mit einer Anzahl von Prozessorschaltungen, einer Anzahl von Speicherblocks und einer Anzahl von Datenbussen für erhöhte Leistungsfähigkeit wurden in neue­ rer Zeit vorgeschlagen und in Gebrauch umgesetzt.

Ein derartiger Digitalprozessor umfaßt eine Datenprozes­ soreinheit zur Ausführung von arithmetischen und logischen Operationen und eine Befehlseinheit zur Steuerung von Ver­ arbeitungsschaltungen der Datenverarbeitungseinheit, wobei die Datenverarbeitungseinheit und die Befehlseinheit funk­ tionell voneinander getrennt sind. Der Digitalprozessor ist im Detail in "Computer Architecture - A Quantitive Ap­ proach" von David A. Patterson und John L. Hennessy, veröf­ fentlicht von Morgan Kauhmann Publishers, Inc., Seite 208 (1990) beispielsweise beschrieben.

Fig. 1A der beigefügten Zeichnungen zeigt eine Anordnung einer Digitalverarbeitungseinheit mit einer Datenverarbei­ tungseinheit mit einer Anzahl interner Datenbusse und einer Anzahl von Verarbeitungsschaltungen. Der Digitalprozessor umfaßt eine Befehlseinheit 51a zur Ausgabe einer Gruppe von Steuersignalen S54 und eine Datenverarbeitungseinheit 52 zur Durchführung der Datenverarbeitungsvorgänge in Überein­ stimmung mit den Steuersignalen S54. Die Steuersignale S54 umfassen Steuersignale S54A, S54B, S54C (werden später be­ schrieben).

Die Datenverarbeitungseinheit 52 wird zunächst im Detail beschrieben. Die Datenverarbeitungseinheit 52 umfaßt zwei Datenbusse BUS0, BUS1 und zwei Verarbeitungsschaltungen einschließlich einer arithmetischen/logischen Einheit (ALU) 52a und eines Multiplizierers 52b. Die arithmetische logi­ sche Einheit 52a und der Multiplizierer 52b werden durch die Steuersignale S54A bzw. S54B gesteuert. Jedes der Steu­ ersignale S54A, S54B umfaßt eine Länge von 5 Bit. Jede der arithmetisch-logischen Einheit 52a und des Multiplizierers 52b ist mit den Datenbussen BUS0, BUS1 verbunden, so daß Daten D0, D1 auf den Datenbussen BUS0 und BUS1 sowohl der arithmetisch-logischen Einheit 52a, als auch dem Multipli­ zierer 52b zugeführt werden. Die arithmetisch-logische Ein­ heit 52a und der Multiplizierer 52b können normalerweise effektiv exklusiv zueinander arbeiten.

Die Befehlseinheit 51a umfaßt einen Befehlsspeicher 53a und einen Befehlsdecoder 54a. Der Befehlsspeicher 53a speichert eine Anzahl von Befehlswörtern zur Steuerung des Betriebs der Datenverarbeitungseinheit 52 und der Verzweigung in ei­ ner Ausführungsfolge. Abhängig von der durch den Digital­ prozessor durchgeführten Operation wird ein bestimmtes Be­ fehlswort, das aus den gespeicherten Befehlswörtern ausge­ wählt wird, vom Befehlsspeicher 53 als Befehlssignal S53a dem Befehlsdecoder 54a zugeführt.

Die Struktur der Befehlswörter wird im Folgenden mit Bezug auf Fig. 1B erläutert. Das Befehlssignal S53a, d. h. jedes Befehlswort, hat eine Länge von 13 Bit. Das Befehlswort um­ faßt zwei Steuerfelder A, B mit jeweils einer Länge von 5 Bit und ein Steuerfeld C mit einer Länge von 3 Bit. Die durch das Steuerfeld A angegebenen Daten entsprechen dem Steuersignal S54A, das der ALU 52a zugeführt wird, die durch das Steuerfeld angegebenen Daten entsprechend dem Steuersignal S54B, die dem Multiplizierer 52b zugeführt werden, und die durch das Steuerfeld angegebenen Daten ent­ sprechen dem Steuersignal S54C mit einer Länge von 3 Bit, das zur Steuerung einer Verzweigung in einer Ablauffolge verwendet wird. Das Befehlswort ist in die Steuersignale S54A, S54B, S54C durch den Befehlsdecoder 54a unterteilt. Das Steuersignal S54A wird der ALU 52a zugeführt, das Steu­ ersignal S54B dem Multiplizierer 52b, das Steuersignal S54C einer Schaltung (nicht dargestellt) zur Verzweigungssteue­ rung.

Wie oben beschrieben wurde, arbeitet entweder die ALU 52a oder der Multiplizierer 52b normalerweise effektiv exklusiv voneinander. Aufgrunddessen wird eines der Steuerfelder A, B, für jedes Befehlswort nicht zur Speicherung von Daten verwendet. Eine derartige Bedingung ist durch Steuerfelder angezeigt, die durch "-" in den Befehlswörtern 59, die im Befehlsspeicher 53a gespeichert sind, angegeben ist, wie in Fig. 1A dargestellt ist.

Der oben beschriebene, bekannte Digitalprozessor hat Pro­ bleme dahingehend, daß der Befehlsspeicher zum Speichern der Befehlswörter eine große Speicherkapazität erfordert, um Mehrfachfunktionserfordernissen zu genügen, und somit führt die große Speicherkapazität für den Befehlsspeicher zu einer Erhöhung der Kosten des Digitalprozessors.

Ein Digitalprozessor gemäß dem Oberbegriff des Pa­ tentanspruchs 1 ist aus der US-A-4626989 bekannt. Bei die­ sem Digitalprozessor sind mehrere Ausführungseinheiten und entsprechend mehrere Dekodiereinrichtungen vorgesehen, die gleichzeitig Befehle dekodieren bzw. ausführen, so daß eine effektive Parallelverarbeitung ermöglicht ist. Zwar ist durch die Parallelverarbeitung die Arbeitsgeschwindigkeit des Digitalprozessors erhöht, die erforderliche Kapazität eines Befehlsspeichers kann damit jedoch nicht reduziert werden.

Es ist eine Aufgabe der Erfindung eine Digitalprozessor mit einem Befehlsspeicher zu schaffen, der mit einer relativ kleinen Speicherkapazität auskommt.

Diese Aufgabe wird durch einen Digitalprozessor mit den Merkmalen des Patentanspruchs 1 gelöst; die abhängigen An­ sprüche betreffen vorteilhafte Ausgestaltungen der Erfin­ dung.

Eine bevorzugte Ausführungsform der Erfindung wird anhand der beigefügten Zeichnungen erläutert.

Fig. 1A ist ein Blockdiagramm eines bekannten Digitalpro­ zessors mit einer Befehlseinheit und einer Datenverarbei­ tungseinheit,

Fig. 1B ist ein Diagramm zur Erläuterung der Struktur eines im bekannten Datenprozessors der Fig. 1A verwendeten Be­ fehlswortes,

Fig. 2A ist ein Blockdiagramm eines Digitalprozessors gemäß einer bevorzugten Ausführungsform der Erfindung und zeigt eine Befehlseinheit im Detail,

Fig. 2B ist ein Diagramm zur Erläuterung der Struktur eines im Digitalprozessor gem. 2A verwendeten Befehlswortes,

Fig. 2C ist ein Blockdiagramm einer Dekodierschaltung der in Fig. 2A dargestellten Befehlseinheit, und

Fig. 3 ist ein Blockdiagramm einer Schaltung zur Erzeugung eines Freigabesignals.

Wie Fig. 2A zeigt, umfaßt ein Digitalprozessor gemäß der bevorzugten Ausführungsform der Erfindung eine Befehlsein­ heit 1 und eine Datenverarbeitungseinheit 2. Wie beim be­ kannten Digitalprozessor, der in Fig. 1A dargestellt ist, umfaßt der Datenprozessor 2 zwei Verarbeitungsschaltungen, die durch entsprechende Steuersignale S4A, S4B mit einer Länge von jeweils 5 Bit gesteuert werden.

Die Befehlseinheit 1 umfaßt einen Befehlsspeicher 3 und einen Befehlsdekoder 4. Der Befehlsspeicher 3 dient zur Speicherung von Befehlswörtern, die jeweils als Befehls­ wort-Auslesesignal S3 mit einer Länge von 8 Bit ausgegeben werden können. Das Befehlswort-Auslesesignal S3 wird dem Befehlsdekoder 4 zugeführt, der das Befehlswort-Auslesesi­ gnal S3 in drei Steuersignale S4A, S4B, S4C dekodiert. Wie oben beschrieben wurde, umfaßt jedes der Steuersignale S4A, S4B 5 Bit und wird der Datenverarbeitungseinheit 2 zuge­ führt. Das Steuersignal S4C, das eine Länge von 3 Bit auf­ weist, wird zur Steuerung einer Verzweigung in einer Aus­ führungsfolge des Betriebs des Digitalprozessors verwendet. Das Steuersignal S4C wird einer Schaltung (nicht darge­ stellt) zur Verzweigungssteuerung zugeführt.

Das vom Digitalprozessor gemäß der Ausführungsform verwen­ dete Befehlswort wird im Folgenden beschrieben. Wie in Fig. 2B dargestellt ist, hat jedes der Befehlswörter eine Länge von 8 Bit und umfaßt eine Kombination eines Verzweigungs- Steuerungsfeldes C mit einer Länge von 3 Bit und ein ge­ meinsames Steuerfeld X mit einer Länge von 5 Bit. Die Daten des Verzweigungssteuerfeldes C entsprechen dem Steuersignal S4C. Das gemeinsame Steuerfeld X wird gemeinsam zur Erzeu­ gung der Steuersignale S4A und S4B verwendet. Aufgrunddes­ sen entsprechen die Daten des gemeinsamen Steuerfeldes X dem Steuersignal S4 zu einem Zeitpunkt und entsprechen ebenfalls dem Steuersignal S4B zu einem anderen Zeitpunkt. In Fig. 2A ist ein Befehlsspeicher 3 dargestellt, der bei­ spielsweise 2 Befehlswörter 9 speichert. Eins der Befehls­ wörter 9 umfaßt Steuerfelder C, B, die anzeigen, daß das Befehlswort veranlaßt, daß das Steuersignal S4B ausgegeben wird. Das andere Befehlswort 9 umfaßt Steuerfelder C, A, die anzeigen, daß das Befehlswort 9 veranlaßt, daß das Steuersignal S4A auszugeben ist.

In dieser Ausführungsform wird das Steuerfeld, das beiden Steuersignalen S4A und S4B entspricht, gemeinsam unter der Bedingung verwendet, daß die beiden Verarbeitungsschaltun­ gen in der Datenverarbeitungseinheit 2 effektiv nicht gleichzeitig arbeiten. Aufgrunddessen muß der Befehlsdeko­ der 4 in der Lage sein, zu erkennen, welches der Steuersi­ gnale S4A und S4B durch das Datum des gemeinsamen Steuer­ feldes X bezeichnet ist, und ein Steuersignal ausgeben kön­ nen, das auf der bekannten Information beruht. Der Befehls­ dekoder 4 wird im Detail im Folgenden beschrieben.

Der Befehlsdekoder 4 umfaßt zwei Dekoderschaltungen 5, 6 zur Erzeugung der Steuersignale S4A bzw. S4B. Die erste De­ koderschaltung 5 wird mit dem Befehlswort-Auslesesignal S3 und einem zweiten Freigabesignal S6i versorgt, das durch die zweite Dekoderschaltung 6 erzeugt wird, und erzeugt die Steuersignale S4A, S4C und ein erstes Freigabesignal S5i. In ähnlicher Weise wird die zweite Dekoderschaltung 6 mit dem Befehlswort-Auslesesignal S3 und dem ersten Freigabesi­ gnal S5i versorgt, das durch die erste Dekoderschaltung 5 erzeugt wird, und erzeugt die Steuersignale S4B, S4C und das zweite Freigabesignal S6i. Die Freigabesignale S6i, S5i werden jeweils den Freigabesignal-Eingangsanschlüssen Ti der ersten und der zweiten Dekoderschaltung 5, 6 zugeführt.

Die erste und die zweite Dekoderschaltung 5, 6 haben iden­ tischen Aufbau. Aufgrunddessen wird im Folgenden mit Bezug auf Fig. 2C nur die erste Dekoderschaltung 5 erläutert.

Die Dekoderschaltung 5 umfaßt einen Dekoder 5a, dem das Be­ fehlswort-Auslesesignal S3 zugeführt wird, ein Register 5b zur Ausgabe der Steuersignale S4A und S4C und des ersten Freigabesignals S5i und einen Freigabesignal-Generator 5c, der mit dem Freigabesignal-Eingangsanschluß Ti verbunden ist, um mit dem zweiten Freigabesignal S6i versorgt zu wer­ den.

Wenn das zweite Freigabesignal S6i aktiv ist, führt der Freigabesignalgenerator 5c ein internes Freigabesignal Si dem Register 5b zu. Wenn das zweite Freigabesignal S6i nicht aktiv ist, ist das interne Freigabesignal Si inakti­ viert.

Der Dekoder 5a dekodiert das Befehlswort-Auslesesignal S3 und gibt die Steuersignale S4C, S4A aus, die dem Verzwei­ gungssteuerfeld C bzw. dem gemeinsamen Steuerfeld X ent­ sprechen, an das Register 5b aus. Zu diesem Zeitpunkt, selbst wenn das Datum des gemeinsamen Steuerfeldes X des zugeführten Befehlswort-Auslesesignals S3 dem Steuersignal S4B entspricht, gibt der Dekoder 5a die Steuersignale aus, als entspräche das Datum des gemeinsamen Steuerfeldes X dem Steuersignal S4A.

Das Register 5b hat einen Freigabeknoten Ni, der vom Frei­ gabesignalgenerator 5c mit dem internen Freigabesignal Si versorgt wird. Wenn das interne Freigabesignal Si aktiv ist, gibt das Register 5b die Steuersignale S4A und S4C des Dekoders 5a aus und inaktiviert das erste Freigabesignal S5i. Wenn das interne Freigabesignal Si inaktiv ist, gibt das Register 5b die Steuersignale S4A und S4C nicht aus und aktiviert das erste Freigabesignal S5i. Das Register 5b in­ aktiviert jedoch das erste Freigabesignal S5i, falls das Steuersignal S4A und/oder das Steuersignal S4C ein gewisses Bitmuster aufweisen und ferner das interne Freigabesignal Si nicht aktiv ist.

Falls beispielsweise die Bits des Drei-Bit-Steuersignals S4C auf "1" sind und auch das interne Freigabesignal Si in­ aktiv ist, gibt das Register 5b das erste Freigabesignal S5i aus. Fig. 3 zeigt eine Schaltung zur Erzeugung des er­ sten Freigabesignals S5i. Die in Fig. 3 dargestellte Schal­ tung umfaßt ein UND-Tor 11, einen Inverter 12 und ein ODER- Tor 13. Das interne Freigabesignal Si wird sowohl dem In­ verter 12 als auch dem ODER-Tor 13 zugeführt, und alle Bits des Steuersignals S4C und ein Ausgangssignal des Inverter­ tores 12 werden dem UND-Tor 11 zugeführt. Das ODER-Tor 13 wird ferner mit einem Ausgangssignal von dem UND-Tor 11 versorgt und erzeugt sein Ausgangssignal als erstes Freiga­ besignal S5i.

Das Register 5b kann einen bekannten Torpuffer zur Steue­ rung der Ausgabe der Steuersignale S4a und S4b abhängig vom internen Freigabesignal Si aufweisen.

Der Betrieb des Digitalprozessors wird im Folgenden be­ schrieben. Es sei angenommen, daß direkt nach der Rückstel­ lung des Digitalprozessors, d. h. des Betriebsbeginns, die erste Dekoderschaltung 5 effektiv zur Dekodierung von Be­ fehlen arbeitet, d. h. daß das erste Freigabesignal S5i in­ aktiv und das zweite Freigabesignal S6i aktiv sind.

Das Befehlswort-Auslesesignal S3 wird von dem Befehlsspei­ cher 3 an die erste und die zweite Dekoderschaltung 5, 6 gegeben. Da jedoch das erste Freigabesignal S5i inaktiv und das zweite Freigabesignal S6i aktiv sind, gibt nur die er­ ste Dekoderschaltung 5 die Steuersignale S4A und S4C aus, und die zweite Dekoderschaltung 6 gibt keine Steuersignale aus.

Wenn ein Befehlswort-Auslesesignal, das anzeigt, daß die zweite Dekoderschaltung 6 effektiv zu sein hat, dem Be­ fehlsdekoder 4 zugeführt wird, wird das zugeführte Befehls­ wort-Auslesesignal den Dekoderschaltungen 5, 6 zugeführt. Soweit das erste Freigabesignal S5i inaktiv ist, wird das von der zweiten Dekoderschaltung 6 ausgegebene zweite Frei­ gabesignal S6i inaktiviert durch das zugeführte Befehls­ wort-Auslesesignal. Mit dem inaktiven zweiten Freigabesi­ gnal S6i wird das erste Freigabesignal S5i, das von der er­ sten Dekoderschaltung 5 ausgegeben wird, aktiviert. Als Er­ gebnis wird die erste Dekoderschaltung 5 zur Dekodierung von Befehlen unwirksam, und zum gleichen Zeitpunkt wird die zweite Dekoderschaltung 6 wirksam zur Dekodierung von Be­ fehlen. Dieser Zustand wird fortgesetzt, bis der Befehlsde­ koder 4 mit einem Befehlswort-Auslesesignal versorgt wird, das anzeigt, daß die erste Dekoderschaltung 5 wirksam zu werden hat.

Falls beispielsweise das erste Freigabesignal S5i, das dem Freigabesignal-Eingangsanschluß Ti der zweiten Dekoder­ schaltung 6 zugeführt wird, aktiv wird, und wenn alle Bits des Drei-Bit-Verzweigungssteuerfeldes C auf "1" sind, wird die zweite Dekoderschaltung 6 wirksam zur Dekodierung von Befehlen und die erste Dekoderschaltung 5 unwirksam zur De­ kodierung von Befehlen. Die zweite Dekodierungsschaltung 6 verbleibt wirksam zur Dekodierung von Befehlen, bis das zweite Freigabesignal S6i der ersten Dekodierungsschaltung 5 zugeführt wird. Das bedeutet, daß während alle Bits des Drei-Bit-Verzweigungssteuerfeldes C auf "1" sind, daß die erste und die zweite Dekoderschaltung 5, 6 selektiv wirksam und unwirksam werden. Auf diese Weise werden zwei Verarbei­ tungsschaltungen in der Datenverarbeitungseinheit 2 alter­ nativ in Betrieb geschaltet. Im Folgenden wird ein Ver­ gleich zwischen dem Digitalprozessor dieser Ausführungsform und dem bekannten Digitalprozessor, der den Fig. 1A und 1B dargestellt ist, beschrieben. Der Digitalprozessor gemäß der Ausführungsform und der bekannte Digitalprozessor sind einander dahingehend ähnlich, daß die Datenverarbeitungs­ einheit zwei Verarbeitungsschaltungen aufweist, von denen jede durch ein Fünf-Bit-Steuersignal gesteuert wird, und daß ein Drei-Bit-Verzweigungs-Steuersignal verwendet wird.

Der bekannte Digitalprozessor verwendet 13-Bit-Befehlswör­ ter, während der Digitalprozessor gemäß dieser Ausführungs­ form 8-Bit-Befehlswörter für dieselbe Steuerung verwendet. Dementsprechend kann die Speicherkapazität des Befehlsspei­ chers des Digitalprozessors dieser Ausführungsform geringer ausgelegt sein als der des bekannten Digitalprozessors um 5 Bit mal der Arten der Befehlswörter. Abhängig von der Ar­ chitektur des Digitalprozessors ist es für den Digitalpro­ zessor möglich, zwei Befehle demselben Befehlsmuster von Befehlswörtern zuzuordnen, und die Bit-Länge der Befehls­ wörter kann in äquivalenter Weise verdoppelt werden. Auf diese Weise können die Bit-Länge der Einheits-Befehlswör­ ter, die im Befehlsspeicher gespeichert sind, und die Spei­ cherkapazität des Befehlsspeichers im wesentlichen auf die Hälfte reduziert werden.

Die Dekodierungskapazität der Dekoder in den Dekoderschal­ tungen 5 und 6 gemäß der vorliegenden Ausführungsform kann etwa die Hälfte der Dekodierungskapazität der Befehlsdeko­ der des bekannten Digitalprozessors betragen.

Im oben erläuterten Ausführungsbeispiel kann der Freigabe­ signalgenerator weggelassen werden, und das Freigabesignal kann direkt dem Register in der Dekodierungsschaltung zuge­ führt werden. Der Freigabesignalgenerator kann aus ge­ wünschten Logiktoren zur Erzeugung des internen Freigabesi­ gnales nur dann, wenn eine gewissen Logikbedingung erfüllt ist, aufgebaut sein.

Claims (8)

1. Digitalprozessor mit:
einer Datenverarbeitungseinrichtung, die eine Anzahl von arithmetisch/logischen Operationseinrichtungen aufweist, die durch Steuersignale (S4A, S4B) steuerbar sind,
einer Befehlsspeichereinrichtung (3) zum Speichern eines Befehlswortes aus zumindest einem ersten Steuerfeld (C) und einem zweiten Steuerfeld (A, B) und
einer Befehlsdekodiereinrichtung (4) zur Dekodierung des aus der Befehlsspeichereinrichtung (3) ausgelesenen Be­ fehlswortes und zur Ausgabe der Steuersignale (S4A, S4B) entsprechend an die arithmetisch/logischen Operations­ einrichtungen,
wobei die Befehlsdekodiereinrichtung aufweist:
eine erste Dekodiereinrichtung (5) zur Dekodierung des zweiten Steuerfeldes (A, B) in ein Steuersignal für die arithmetisch/logischen Operationseinrichtungen in einer Gruppe und zur Erzeugung eines ersten Freigabesignals (S5I), und
eine zweite Dekodiereinrichtung (6) zur Dekodierung des zweiten Steuerfeldes in ein Steuersignal für die arithmeti­ sche/logischen Operationseinrichtungen in einer weiteren Gruppe und zur Erzeugung eines zweiten Freigabesignals (S6I)
dadurch gekennzeichnet,
daß das ausgelesene Befehlswort gleichzeitig beiden Dekodiereinrichtungen (5, 6) zugeführt wird,
daß jede der Dekodiereinrichtungen (5, 6) einen Frei­ gabesignal-Eingangsanschluß (Ti) aufweist,
daß das erste Freigabesignal dem Freigabesignal-Eingangsanschluß der zweiten Dekodiereinrichtung (6) und das zweite Freigabesi­ gnal dem Freigabesignal-Eingangsanschluß der ersten Deko­ diereinrichtung zugeführt wird (5),
und wobei zu jedem Zeitpunkt nur eine der Dekodiereinrichtungen das Steuersi­ gnal ausgibt.

2. Digitalprozessor nach Anspruch 1, wobei jede der Dekodiereinrichtungen (5, 6) eine Einrich­ tung aufweist, zum Ausgeben des Steuersignales an die ent­ sprechenden arithmetisch/logischen Operationseinrichtungen und zur Inaktivierung des davon ihr ausgegebenen Freigabe­ signals, wenn das ihr zugeführte Freigabesignal aktiviert ist, und zur Aktivierung des von ihr ausgegebenen Frei­ gabesignals, wenn das erste Steuerfeld ein vorgegebenes Bitmuster aufweist und das ihr zugeführte Freigabesignal inaktiv ist, und zur Verhinderung der Ausgabe des Steuersi­ gnals und zur Aktivierung des erzeugten Freigabesignals, wenn das erste Steuerfeld nicht ein vorgegebenes Bitmuster aufweist und das ihr zugeführte Freigabesignal inaktiv ist.

3. Digitalprozessor nach Anspruch 2, wobei jede der Dekodiereinrichtungen (5, 6) eine Einrich­ tung aufweist zur Dekodierung des ersten Steuerfeldes (C) in ein Steuersignal für andere als die arithmetisch/logischen Operationseinrichtungen (in 2).

4. Digitalprozessor nach Anspruch 2, wobei zwei arithmetisch/logische Operationseinrichtungen vorgesehen sind, die jeweils der ersten und der zweiten De­ kodiereinrichtung entsprechen.

5. Digitalprozessor nach Anspruch 2, wobei jede der Dekodiereinrichtungen einen Dekodierblock (5a) aufweist zum Empfang des Befehlswortes und zur Ausgabe des Steuersignals aufgrund des Befehlswortes und ein Regi­ ster (5b), das mit einem Ausgangsanschluß des Dekodier­ blocks verbunden ist, wobei das Register durch das Freiga­ besignal ein- bzw. ausgeschaltet werden kann.

6. Digitalprozessor nach Anspruch 2, wobei die Befehlsspeichereinrichtung (3) eine Einrichtung zum Speichern einer Vielzahl von Befehlswörtern aufweist.

7. Digitalprozessor nach Anspruch 5, wobei jede der Dekodiereinrichtungen einen Freigabesignal­ generator (5c) aufweist, der zwischen den Freigabesignal- Eingangsanschluß und das Register geschaltet ist, und wobei der Freigabesignalgenerator eine logische Torschaltung auf­ weist.

8. Digitalprozessor nach Anspruch 6, wobei das erste Steuerfeld (C) eine größere Bitlänge als das zweite Steuerfeld aufweist.