DE3246212A1

DE3246212A1 - Steuereinrichtung mit gespeichertem programm

Info

Publication number: DE3246212A1
Application number: DE19823246212
Authority: DE
Inventors: Donald Edgar 07733 Holmdel N.J. Blahut; Marc Lawrence 07751 Morganville N.J. Harrison
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1981-12-17
Filing date: 1982-12-14
Publication date: 1983-06-30
Also published as: BE895346A; IT8224810A1; IT8224810A0; JPS58109936A; GB2112977A; FR2518778A1; FR2518778B1; IT1154640B; US4484260A; GB2112977B; CA1180819A; NL8204870A

Description

Beschreibung

Steuereinrichtung mit gespeichertem Programm

Die vorliegende Erfindung bezieht sich auf ein© Steuereinrichtung mit gespeichertem Programm, mit wenigstens drei Logikfelderia, von jedes ein Eingangsregister und ein Äusgangsregister aufweist, wobei eines der Ausgangsregister ein Bitfeld mit wenigstens einem ersten, eir.sm zweiten und einem dritten Unterabschnitt von M, k bzw; j Bits aufweist, und einem Taktgeber, der mindestens zwei Taktzyklen liefert, von denen der erste Taktzyklus des Taktgebers dazu dient, die Ausgangsregister bei einer Phase eines Taktzyklus zu takten«

Die Druckschrift IEEE International Solid State-Circuit Conference, Seiten 18 bis 20, vom 20= Februar 1981, FAM 16 ο 5 beschreibt die Verwendung von Logikschaltungen zwischen sogenannten Master- und Slave-Zivischenspeichern, um programmierte Logikfelder (programmed logic arrays = PLA) geringerer Größe in Mikroprozessoren einsetzen zu

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können, die die Funktion relativ großer PLA gemäß dem Stand der Technik erfüllen. Die Veröffentlichung zeigt weiterhin die Realisierung einer hierarchisch aufgebauten PLA-Steueranordnung für Mikroprozessoren.

In der in der oben erwähnten Veröffentlichung beschriebenen Anordnung führte das Steuern von Taktimpulsen, die an das Eingangsregister eines PLA gelegt wurden, insbesondere bei Steuerung durch ein weiteres PLA, dazu, daß ein PLA gegebener Größe ein relativ umfangreiches Reoertoir von Tätigkeiten steuern konnte. Die erwähnte Druckschrift zeigt außerdem das Durchschalten von Daten in ein Eingangsregister eines PLA unter Steuerung eines zweiten PLA. Es sind in der Druckschrift Anordnungen dieser Art dargestellt, die u. a. eine 25 %ige Verringerung des Flächenbedarfs des PLA gestatten. Jedoch ist die Chipoberfläche einer integrierten Schaltung immer noch sehr kostbar. Folglich stellt sich dem Entwerfer von integrierten Schaltungen dauernd das Problem, eine erhöhte Anzahl von Funktionen auf einer immer kleineren Chipfläche zu realisieren.

Bei einer Steuereinrichtung der eingangs genannten Art wird dieses Problem dadurch gelöst, daß eine Schaltung

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die Bits des ersten Unterabschnitts an ausgewählte Ein-. gangsanschlüsse zweier Eingangsregister legt, und daB eine zweite und eine dritte Verknüpfungsschaltung die Bits während einer anderen Phase des Taktsyklus selektiv zu den ausgewählten Eingangsanschlüssen durchschalten, indem sie auf die Bits des weiten bzw. des dritten Unterabschnitts ansprechen.

Im folgenden wird ein Äusführungsbeispiel der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 eine schematische Darstellung eines in einem einzelnen Halbleiterchip gebildeten Mikroprozessors,

Fig. 2 eine schematische Darstellung einer hierarchisch aufgebauten PLA-Anordnung gemäß einer Ausführungsform der Erfindung,

Fig. 3 eine schematische Darstellung eines Ausschnitts der in Fig. 2 dargestellten Anordnung, und

Fig. 4 eine schematische Skizze des Dateninhalts eines beispielhaften PLA gemäß der in Fig. 2 dargestellten Ausführungsform.

Fig. 1 zeigt in schematischer Form einen als integrierte Halbleiterschaltung ausgebildeten Mikroprozessor 10. Der Mikroprozessor ist aufgeteilt in ein programmiertes Logikfeld (PLA) 11, eine Steuerung 12 und Datenwegabschnitte 13. Im folgenden soll sich die Aufmerksamkeit auf die Organisation des PLA- und des Steuerabschnitts des Mikroprozessors sowie auf die Art und Weise richten, in der die Arbeitsweise des Mikroprozessors durch diese Organisation gesteuert wird.

Fig. 2 zeigt einen Abschnitt eines Mikroprozessors 20, der von der gestrichelten Linie umrahmt wird, und einen außerhalb des Mikroprozessors vorgesehenen Speicher 21. Der Mikroprozessor enthält ein Haupt-PLA 23, ein Abruf-PLA 24, ein Arithmetik-PLA 25 und ein Makro-PLA 26. Das PLA 24 ist mit Benutzerregistern 30, 31, 32, ... 37 und mit zugehörigen Tri-State-Puffern 28i ausgestattet. Dem PLA 25 ist eine arithmetisch-logische Einheit (ALU) 40 zugeordnet. Der Mikroprozessor enthält weiterhin zwei Zwischenregister 41 und 42 sowie einen Datenbus 43, die von dem PLA 25 gesteuert werden. Die Daten- und Steuer-Eingänge und -ausgänge (E/A) sind mit 44 bzw. 45 bezeichnet.

Jedes PLA enthält einen Decoder und einen den Eingangs-

bzw. Äusgangsregxstern zugeordneten Festspeieher (ROM). Speziell enthält das PLA 23 einen Decoder 50, ROM 51 und zugehörige Eingangs- bzw. Ausgangsregister 52 bzw. 53. Das PLA 24 enthält einen Decoder 60, einen ROM 61, Eingangsregister 62 (A und B) und Ausgangsregister 63. In ähnlicher Weise enthält das PLÄ 25 einen Decoder 70, einen ROM 71, Eingangsregister 72 und Ausgangsregister 73. Das PLA 26 enthält einen Decoder 80, einen ROM 81, Eingangsregister 82 und Ausgangsregister 83.

Die Ausgänge des Haupt-PLA 23 sind an die Eingänge der PLA 24, 25 und 26 angeschlossen, um den Betrieb dieser PLA zu koordinieren. Speziell besitzt das Ausgaru/sregister 53 des PLA 23 eine Anzahl von Ausgangsfeldern mit unterschiedlichen Bitzahlen, wie es nachstehend anhand von Fig. 3 erläutert wird. Diese verschiedenen Felder werden an Einzel- und Mehrfachbit-Ausgangsleitungen gelegt, die durch die Leitungen 90, 91, 92 und 93 und 94 dargestellt sind» Bei der Leitung 90 handelt es sich um ein Einzelbit-Ausgangsfeld, und sie ist an einen Eingang eines UND-Glieds 95 angeschlossen. Ein (nicht gezeigter) Takt ist an den anderen Eingang der Schaltung 95 derart angeschlossen, daß diesem ein Taktimpuls φ* zugeführt wird. Es soll hier die Vereinbarung gelten, daß die Taktimpulse 0.. und φ~ an die Ein-

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gangs- bzw. die Ausgangsregister eines PLA aelegt werden. Der Ausgang des UND-Glieds 95 wird an den Takteingang des Registers 82 des PLA 26 gelegt.

Die Mehrfachbit-Leitung 91 ist in zwei Leitungen 91A und 91B verzweigt. Die Leitung 91A ist an die (Daten-)Eingänge des Registers 82 des PLA 26 angeschlossen. Die Leitung 91B ist an die (Daten-)Eingänge des Registers 62B des PLA 24 angeschlossen. Das Register 62 ist als aus zwei Teilen 62A und 62B bestehend dargestellt, um zum Ausdruck zu bringen, daß die Datenbits in jedem der beiden Teile unabhängig gesperrt (getaktet) werden können, wie es nachstehend noch näher erläutert wird. Die Leitung 92 ist an einen Eingang eines UND-Glieds 100 gelegt. Der Taktgeber ist an den anderen Eingang des UND-Glieds 100 angeschlossen, um diesem in der dargestellten Weise einen Impuls φ. zuzuführen. Der Ausgang des UND-Glieds 100 ist an den (Takt-)Eingang des Registers 62b angeschlossen. Die Leitung 93 ist an das Eingangsregisters 7 2 des PLA 25 angeschlossen. Das Haupt-PLA 23 legt also in der dargestellten Weise seine Ausgangssignale an die drei anderen in Fig. 2 dargestellten PLA, wobei die Ausgänge gemäß der Leitung 91 selektiv an eines oder beide der PLA 24 und 26 gelegt werden, um eine er-

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forderliche Anzahl von Tätigkeiten mit einem relativ kleinen PIA zu erzielen.

Das Haupt-PLA steuert den Gesamtbetrieb der übrigen PLA in dem in Fig. 2 dargestellten Ausführungsbeispiel abhängig von OP-Codes (Befehlen), die entweder von der E/A 44 über die" Leitung 103 oder von dem Makro-PLÄ 26 . über die Leitung 100 durch die Steuerungs-E/A 45 zugeführt werden. Die Steuerungs-E/A spricht ihrerseits auf einen Steuereingang CI des Ausgangsregisters 83 des PLA 26 an. Die Leitung 111 stellt eine Mehrfachbitfeld-Verbindung zwischen der Steuerungs-E/A 45 und dem Speicher 21 dar, um den Speicher zu steuern. Das durch die Leitung 110 dargestellte Mehrfachbitfeld liegt zwischen der Steuerungs-E/A 45 und dem Register 83. Eine Leitung 113 verbindet den Speicher 21 mit der E/A (Eingabe/Ausgabe) 44, die ein Mehrfachbitfeld (Adresse und Daten) darstellt, wie es bei Mikroprozessoren üblich ist.

Die PLA 23, 24 und 25 sind untereinander verschaltet. Das Ausgangsregister 73 des PLA 25 beispielsweise ist derart ausgebildet, daß es Ausgangssignale an das Eingangsregister 52 des PLA 23 legt, was durch die Leitung 112 angedeutet ist. Das Ausgangsregister 6 3 des

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PLA 24 ist so ausgebildet, daß es Einzelbit-Ausgangssignale an Eingänge von UND-Gliedern 117 und 118 legt, was durch eine Leitung 119 bzw. 120 angedeutet ist. Der Taktgeber ist derart verschaltet, daß er Taktimpulse JJ₁ an die jeweils anderen Eingänge jedes dieser UND-Glieder legt. Die Ausgänge der UND-Glieder 117 und 118 sind an die Takteingänge des Registers 52 bzw. 7 2 angeschlossen. Somit sind die verschiedenen PLA hier derart verschaltet, daß sie auf die zur gegenseitigen Aktivierung vorgesehenen Signale ansprechen und den Abschluß einer Funktion oder Aufgabe (task) signalisieren. Dies wird auch als "handshaking-Prinzip" bezeichnet.

Jedes PLA besitzt wenigstens eine spezifische Aufgabe (task), wobei die verschiedenen PLA derart zusammenarbeiten, daß sie die aus mehreren speziellen Aufgaben zusammengesetzte Datenverarbeitung gemeinsam erledigen. Das Arithmetik-PLA beispielsweise steuert arithemtische Funktionen. Hierzu sind fünf Ausgänge des Ausgangsregisters 73 des PLA 25 an fünf Dateneingänge eines Registers 125 angeschlossen. Ausgänge des Registers 125 sind an Eingänge der ALU 40 angeschlossen, was durch die Leitung 126 angedeutet ist. Die ALU 40 ermöglicht eine UND-Verknüpfung, eine ODER-Verknüpfung, eine

Addition„ eine Subtraktion und eine Komplementbildung«, Ein Einzelbit-Ausgang des Registers 73 des PLA 25 wird an einen Eingang eines UND-Glieds 127 gelegt, während der Taktgeber dessen anderem Eingang einen Impuls 0_Ί zuführt= Der Ausgang des UND-Glieds 127 ist an das Register 125 angeschlossen, um dieses mit einem speziellen ÄLU-Funktionscode zu laden» Ausgänge des Registers 73 sind an ein bei einem Taktimpuls φ« arbeitenden nachgeschalteten Zwischenspeicher (slave latch) 130 angeschlossen. Die Ausgänge des Zwischenspeichers werden an Steuereingänge der Zwischenregister 41 und 42 gelegt. Außerdem ist der Datenbus 43 an die Dateneingänge der Register 41 und 42 angeschlossen. Die Ausgänge der Register 41 und 42 sind an die ALU 40 angeschlossen. Das Arithmetik-PLA 25 ist also derart verschaltet, daß es Daten von dem Datenbus zu den Registern 41 und 42 und von den Registern 41 und 42 zu der ALU bewegt und über das Register 125 eine von fünf verschiedenen mit den bewegten Daten durchzuführende Operation festlegt. Das (Mehrfachbit-)Ergebnis der Operation wird über eine Leitung 131 auf den Datenbus 43 gegeben. Die Leitung 131 ist an einen Eingang eines Tri-state-Puffers 132 gelegt, dessen Ausgang an den Datenbus angeschlossen ist. Das Bauelement 132 wird durch ein Ausgangssignal

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des nachgeschalteten Zwischenspeichers 133 aktiviert. Eingangssignale des Zwischenspeichers 133 kommen von dem Register 73 und dem Taktgeber während einer Phase φ. , wie aus der Zeichnung hervorgeht.

Das Abruf-PLA 24 bewegt unter Steuerung des PLA 25 ausgewählte Daten zu dem Datenbus, um die Daten in den Zwischenregistern 41 und 42 zu speichern. Die Daten können bei dem dargestellten Ausführungsbeispiel von dem Speicher 21 oder von den Benutzerregistern 30 bis 37 kommen. Die Benutzerregister 30 bis 37 werden in bekannter Weise durch Daten geladen, die an den (Mehrfachbit-)Eingang 134 gelegt werden. Zum Realisieren des Abrufens von Daten sind Ausgänge der Daten-E/A 44 an Eingänge des Eingangsregisters 62A des PLA 24 angeschlossen, was durch die Leitung 135 angedeutet ist. Ein Einzelbit-Ausgang der Daten-E/A wird an einen Eingang eines UND-Gliedes 136 gelegt, dessen anderer Eingang von dem Taktgeber Taktimpulse φ empfängt. Der Ausgang des UND-Glieds 136 gelangt an Takteingänge des Eingangsregisters 62A und des nachgeschalteten Zwischenspeichers 137, um diesen Schaltungen selektiv Taktimpulse φ- zuzuführen. Das Ausgangsregister 63 des PLA 24 legt ein Ausgangsbitfeld an Eingänge des Zwischenspeichers 137 bei einer

Taktphase φ~, wie aus der Zeichnung hervorgeht. Wenn der Zwischenspeicher 137 bei der anschließenden Phase. ^₁. geladen wird, aktiviert er die Tri-State-Puffier 381, mn den Inhalt eines ausgewählten Benutzerregisters (30-37) auf den Datenbus 43 zu geben, damit die Daten zu einem Zwischenregister 41 oder 42 gelangen» Man beachte,.-daßdie Anzahl der Puffer.381 der Anzahl voa Bits auf dem Datenbus entspricht. Die für die Verarbeitung unter Steuerung des PLA 25 bewegten Daten werden über den Datenbus 43 und die Leitung 134 zu einem von dem PLA 24 ausgewählten Benutzerregister zurückgeführt.

Das Makro-PLA 26 legt ansprechend auf ein von dem Haupt-PLA 23 auf der Leitung 91 kommendes Signal eine Folge von Befehlen über die Steuerungs-E/A 45 an das Haupt-PLA 23, wenn das UND-Glied 95 durch ein Signal auf der Leitung 90 freigegeben wird« Das PLA 26 kann somit als eine Quelle von aus sukzessiven Befehlen bestehenden Unterprogrammen betrachtet werden, auf die das PLÄ 23 anspricht, um die Abruf- und Arithmetikoperationen zu koordinieren.

Die verschiedenen PLA besitzen für PLA typische Rückkoppelschleifen, damit jeder aufeinanderfolgende Zustand des PLA den vorausgehenden Zustand wiederspiegeln

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kann. Die Rückkoppelschleifen sind in dem PLA 23 durch die Leitung 94 und in den PLA 24, 25 und 26 durch Leitungen 140, 141 bzw. 143 dargestellt.

Zur Betrachtung der Arbeitsweise soll angenommen werden, daß der Betrieb bei einem Taktzyklus φ beginne, bei dem das Haupt-PLA 23 eine zulässige Eingabe (OP-(Operations-) Code) von der Steuerungs-E/A 45 (zurückgesetzt) oder der Daten-E/A 44 empfangen soll. Bei der nächstfolgenden Phase Φ₂ gibt das PLA 23 einen Befehl an das Makro-PLA 26. Bei der nachfolgenden Phase φ. wartet das Haupt-PLA, und das Makro-PLA empfängt den Befehl. Das Makro-PLA legt bei der nächsten Phase Φ₂ einen Befehl an das Haupt-PLA.

Der dritte Operationszyklus beginnt damit, daß das Haupt-PLA den Befehl von dem Makro-PLA während einer Phase φ. zwischenspeichert. In der nächsten Phase φ-legt das Haupt-PLA zulässige Ausgangsbefehle an das Abruf- und das Arithmetik-PLA.

Das Abruf- und das Arithmetik-PLA empfangen während der Phase φ. des vierten Operationszyklus zulässige Eingangsbefehle. Während der folgenden Phase φ- gibt das

Äbruf-PLA das erste ausgewählte Benutzerregister (30-37) frei, das Ärithmetik-PIA gibt das erste Zwischenregister (41 oder 42) zum Empfang von Daten von dem Bus frei, und das Haupt-PLA gibt die zweiten zulässigen Befehle ab. An die UND-Glieder 118 und 100 des PLA 25 bzw.. des PLA 24 v/erden Handshake-Signale gegeben, die besagen, daß die Daten zulässig sind»

In der nächsten Phase φ* empfangen das Abruf-PLA und das Arithmetik-PLA zweite zulässige Eingangsbefehle. In der folgenden Phase Φ₂ gibt das Abruf-PLA das zweite ausgewählte Benutzerregister frei. Das Arithraetik-PLA gibt das zweite Zwischenregister frei, so daß dieses Daten von dem Bus empfangen kann, und es bestätigt die Sulässigkeit der Daten während dieses Zyklus.

In der nächsten Phase φ~ legt die ALÜ zulässig© Aus«= gangssignale über den Tri-State-Puffer 132 an den Bus, und das Äbruf-PLA speichert Daten von dem ausgewählten Bus in dem Benutzerregister. Die von dem Makro-PLA 26 kommende Leitung 110 zum Steuern der E/A 45 gibt OP-Codes von der E/A 44 frei oder sperrt sie. Solange das Makro-PLA zusätzliche Befehle für das Haupt-PLA enthält» springt die Maschinenschleife nach dem Abschluß

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der Ausführung jedes Befehls zum Zyklus 3 zurück. Wenn das Makro-PLA bestimmt, daß keine weiteren Befehle an das Haupt-PLA zu geben sind, gibt es die OP-Codes von der E/A über die Leitung CI erneut frei. Dann geht das Haupt-PLA gemäß Tabelle 1 zum Zyklus 1 anstelle des Zyklus 3 über. Der als Beispiel angegebene Betrieb ist nun abgeschlossen. Dieser Betrieb ist in der nachstehenden Tabelle I zusammengefaßt.

Tabelle I

Zyklus Phase Tätigkeit

1 ^₁ Haupt-PLA empfängt ersten zulässigen OP-Code von Steuerungs-E/A 45

Φ₂ Haupt-PLA gibt Befehl an Makro-PLA aus

φ. Haupt-PLA wartet, Makro-PLA erkennt Befehl

φ Makro-PLA gibt Befehl an Haupt-PLA

φ. Haupt-PLA speichert Befehl von Makro-PLA

^₂ Haupt-PLA legt zulässige Ausgangsbefehle an Abruf- und Arithmetik-PLA.

Zyklus Phase Tätigkeit

0.J Abruf- und Arittmetik-PLA besitzen zulässigen Eingangsbefehl.

$2 Abruf-PLA gibt erstes ausgewähltes Benutzerregister frei? Arithmetik-PLA gibt erstes Zwischenregister zum Empfang von Daten von dera Bus frei? Haupt-PLA gibt zweite zulässige Befehle ab; Bestätigen der zulässigen Daten.

Abruf- und Arithmetik-PLA empfangen zweiten zulässigen Eingangsbefehl.

Abruf-PLA gibt zweites ausgewähltes Benutzerregister frei. Arithmetik-PLA gestattet zweitem Zwischenregister den Empfang von Daten von dem Bus; Bestätigung der zulässigen Daten.

Zwischenregister legen Eingangsdaten an die ALU.

ALU legt zulässige Ausgangsdaten an den Bus? Abruf-PLA speichert Daten aus dera Bus in Benutzerregister.

Fig. 3 zeigt eine schematische Darstellung des Haupt-PLA, wobei von dem Ausgangsregister 53 des ROM 51 beispiels-

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weise 14 Ausgangsbits abgegeben werden. Die Bits sind zu Feldern von sechs, sechs, ein bzw. ein Bit organisiert, was durch die in der Figur dargestellten Leitungen 94, 91, 90 bzw. 92 angedeutet ist. Es ist wichtig zu beachten, daß sechs Bits auf die Leitung 91 und dann auf beide Leitungen 91A und 91B, die zu dem Makro- bzw. dem Abruf-PLA führen, gegeben werden. Die sechs Bits jedoch werden von den Bits auf den Leitungen 90 und 92 geleitet. Wenn beispielsweise die Leitung 90 hoch ist (eine binäre Eins überträgt), wird das UND-Glied 95 aktiviert, und die sechs Bits auf der Leitung 91A werden in das Eingangsregister 82 des Makro-PLA 26 getaktet. Wäre andererseits die Leitung 92 hoch, würde das UND-Glied 100 bei der nächsten Phase φ. aktiviert, und die sechs Bits würden in das Eingangsregister 62B des PLA 24 eingetaktet. Wenn sowohl die Leitung 90 als auch die Leitung 92 niedrig sind (binäre Nullen aufweisen), werden die sechs Bits weder in das Makro-PLA noch in das Abruf-PLA getaktet. Es ist nun klar, daß die sechs Bits (eines einzelnen Bitfeldes) auf der Leitung 91 abhängig davon in eines der beiden, in beide oder in keines der beiden Makro- und Abruf-PLA getaktet werden, ob auf den Leitungen 90 und 92 die Codes 1-0, 0-1, 1-1 oder 0-0 anstehen.

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Der beispielhafte Betrieb wird durch 14 Ausgangsbits anstelle von 18 Ausgangsbits erreicht, die bei einer herkömmlichen Anordnung notwendig sind, bei welcher nicht die Möglichkeit besteht, dasselbe Bitfeld mehreren Eingangsregistern selektiv zuzuführen.

Im Vergleich zu der bekannten Anordnung wird eine Verringerung der Anzahl der Ausgangsleitungen -in dem PLA von über 20 % erreicht. Die Ersparnis drückt sich nicht nur in der Anzahl der Ausgänge des PLA aus, sondern auch dadurch, daß die Anzahl von Ausgangsleitungen in dem PLA-ROM-Abschnittinduziert wird. Diese Reduzierung führt zu Einsparungen bei der PLA-Fläche von bis zu 50 % bei PLA repräsentativer Größe, und führt zu einem gleichzeitigen Ansteigen der Betriebsgeschwindigkeit.

Die Einsparungen an Größe und Arbeitszeit ist oben veranschaulicht bei vier PLA, wobei derselbe Abschnitt eines Bitfeldes eines Ausgangsregisters eines PLA zn dem Eingang von zwei oder drei anderen PLAs geleitet wird, · wie es von den Leitbits des Ausgangsregisters des ersten PLA festgelegt wird.

Fig. 4 veranschaulicht diese Einsparungen. Wenn z. B.

die Rechtecke 150 in Fig. 4 das Bitfeld auf der Leitung 91 in Fig. 3 darstellen soll und ein Quadrat 151 ein Leitbit auf der Leitung 90 und/oder 92 in jedem Augenblick darstellt, dann sieht man leicht, daß anschließende untere Linien in der Figur zum Ausdruck bringen, daß dieselben Daten (150) über die Leitung 91 zu den Eingangsregistern verschiedener PLA geleitet werden. Für die in den Fig. 2 und 3 gezeigte Ausführungsform stellen die beiden oberen Reihen in Fig. 4 diejenigen Bits dar, die von einem Leitbit in der oberen Reihe von Fig. 4 zu dem PLA 24 und von dem Leitbit in der zweiten Reihe zu dem PLA 26 geleitet werden. Selbstverständlich wird eine noch größere Einsparung von PLA-Fläche und Arbeitszeit erreicht, wenn mehr als zwei PLA denselben Abschnitt eines Bitfeldes empfangen. Beispielsweise werden bei einem Bitfeld von neun Bits nur 13 Bits benötigt, um das Bitfeld zu vier empfangenden PLA zu leiten. Bei Ausführungsformen mit vier oder mehr empfangenden PLA können die vier (oder mehr) Leitbits derart codiert werden, daß in der Praxis nur elf Bits benötigt werden. Selbstverständlich kann die Codierung so erfolgen, daß ein Bitfeld gleichzeitig an mehr als ein PLA gelangt. Dies bildet einen Gegensatz zu dem herkömmlichen PLA, bei dem 36 Ausgangsbits und somit

36 Ausgangsleitungen in dem ROM-Abschnitt des PLÄ benötigt würden, um denselben Satz von Tätigkeiten zu rea~ lisieren.. Es ist nicht nötig, daß alle Bits eines Bitfeldes zu mehreren PLA geleitet werden. In der Praxis können unterschiedliche Bitfelder, die sich ein oder mehrere Bits (gemeinsam) teilen,, nützlich sein.

Die Erfindung ist nicht auf das oben beschriebene äug» führungsbeispiel beschränkt, sondern im Rahmen der Erfindung ist eine Fülle von Ausführungsformen möglich» Beispielsweise wurde gemäß obiger Beschreibung dasselbe Bitfeld eines ersten PLA selektiv an ein oder mehrere empfangende PLA gelegt. Selbstverständlich kann auch das erste PLA selbst ein empfangendes PLA sein. Darüberhinaus ist die Erfindung allgemein auch auf Codierer anwendbar, für die programmierte Logikfelder (PLA) Beispiele sind.

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Western Electric Company,, Incorporated

Hew York, W.Y., USA Blahut

Steuereinrichtung mit gespeichertem Programm, mit wenigstens drei Logikfeldern, von denen jedes.ein Eingangsregister (52, 62A, 72, 82) und ein Ausgangsregister (53, 63, 73, 83) aufweist, wobei eines der Äusgangsregister (53) ein Bitfeld mit wenigstens einem ersten, einem zweiten und einsm dritten Unterabschnitt von M, k bzwο j Bits aufweist„ und eiaem Taktgeber, der mindestens zwei Ts&tzyklen liefert„ von denen der erste Taktzyklus (0„) des Taktgebers dazu dient, die Äusgangsregister bei einer Phase eines Taktzyklus zu takten,

dadurch gekennzeichnet ,,. daß eine Schaltung die Bits des ersten Unterabschnitts an ausgewählte Eingangsanschlüsse zweier Eingangs*-

München: S, '?< ■■■ :ar Dipl.-Ing. · W. Weser Olpl.-Phys. Or- rer. net,» i. Hofimann Oipl.-Ing. esbaden: P. 3. Blumbach Dipl.-lny. . P. Bergen Prof. Dr. jur. Dipl.-Ing., Pal.-Ass., Pal.-Änw. bis 1§79 · G. Zwirner Dipl.-Ing. Dlpl.-W.-Ing.

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register legt, und daß eine zweite und eine dritte Verknüpfungsschaltung (95, 100) die Bits während der anderen Phase des Taktzyklus (φ ) selektiv zu den ausgewählten Eingangsanschlüssen durchschalten, indem sie auf die Bits des zweiten bzw. des dritten Unterabschnitts ansprechen.
2. Steuereinrichtung nach Anspruch 1,

dadurch gekennzeichnet , daß die Logikfelder programmierte Logikfelder (PLA) sind.
3. Steuereinrichtung nach Anspruch 2,

dadurch gekennzeichnet , daß M > 2 und k = j = 1 .

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