IT8224810A1 - Macchina di controllo a programma memorizzato - Google Patents

Description

"MACCHINA DI CONTROLLO A PROGRAMMA MEMORIZZATO".

RIASSURTO

Macchina di controllo a'programma memorizzato con una disposizione di controllo PLA gerarchica che applica la medesima sub-sezione del campo di bit del registro di uscita (53) del PLA (23) di controllo agli ingressi di PLA controllati (24? 25- 26). In aggiunta, bit di instradamento nel registro di uscita del PLA (23)di controllo sono applicati per lasciar passare a comando gli orologi in corrispondenza degli ingressi di PIA controllati (24, 25, 26).E' cos? ottenuto un significativo aumento nella funzione dei PLA, relativamente alle dimensioni del PLA stes? so?

DESCRIZIONE

La presente invenzione riguarda una macchina di controllo a programma memorizzato comprendente almeno tre matrici logiche ciascuna a? vente un registro d'ingresso ed un registro di uscita, uno dei registri di uscita avendo un campo di bit includente almeno una prima, seconda e terza sub-sezioni di M? k e j bit rispettivamente, un circuito di orologio in grado di fornire almeno due cicli di orologio, e il primo ciclo di orologio del circuito d'orologio (2 ) per temporizzare i registri di uscita su una fase di un ciclo di orologio,

IEEE International Solid State Circuit Conference, Feb. 18-20, 1981 Fri, -Feb, 20th FAM16,5 descrive l?impiego di circuiteria logica fra agganci principale e asservito per consentire l?impiego di matrici logiche programmate (PLA) di dimensioni ridotte in microprocessori per eseguire la funzione di PLA note di dimensioni relativamente grandi. La citata pubblicazione insegna pure l?attuazione di una disposizione di controllo a PLA gerarchica per microprocessori.

Nella menzionata pubblicazione, il comando del passaggio degli impulsi di orologio applicati al registro d'ingresso di una PLA, particolarmente quando sotto il controllo di un?altra PLA, ha consentito il controllo di un repertorio di azioni relativamente arricchito tramite una PLA di date dimensioni. Questa pub lic azione ha pire descritto il comando di dati in un registro d'ingresso di una PLA sotto il controllo di una seconda PLA. E<1 >stato mostrato come disposizioni del tipo descritto erano . in grado di consentire, fra l?altro, una riduzione del 2 jfo nell'area della PLA. Tuttavia, l?area superficiale di piastrine di circuiti integrati rap presenta continuamente un traguardo ambito. Conseguentemente, un costante problema per il progettista di circuiti integrati ? quello di realizzare numeri crescenti di funzione con un'area superficiale della piastrina sempre minore.

Questo problema ? risolto, secondo la presente invenzione, in conformit? con una macchina di controllo a programma memorizzato, comprendente? circuiteria per applicare i bit della prima sub-sezione a terna nali d?ingresso selezionati di ciascuno di due registri d'ingresso, seconda e terza circuiteria di comando per comandare selettivamente i bit corrispondenza dei terminali d'ingresso selezionati durante un'altra fase del ciclo di orologio (o 1, la seconda e terza circuiteria di comando essendo operative in risposta ai bit della seconda e terza sub-sezione, rispettivamente.

Nei disegni:

la figura 1illustra una rappresentazione schematica di una piastrina di semiconduttore singola in cui ? definito un microprocessore;

la figura 2 illustra una rappresentazione schematica di una disposizione PLA gerarchica secondo una forma di realizzazione della presente invenzione;

la figura 3 illustra una rappresentazione schematica di una porzione della disposizione della figura 2 e

la figura 4 rappresenta una vista schematica del contenuto di dati di una PLA rappresentativa secondo laformadi realizzazione di figura 2.

La figura 1 rappresenta un microprocessore a circuito integrato a semiconduttori schematico 10. Il microprocessore ? strutturato in porzioni a PLA, di controllo e di percorso di dati 11, 12 e 13 rispettivamente. Viene a questo punto rivolta l'attenzione alla struttura delle porzioni a PLA e di controllo del microprocessore e al modo con il quale il funzionamento del microprocessore ? controllato dalla citata struttura.

La figura 2,.rappresenta una porzione di un microprocessore 20 racchiusa entro la linea tratteggiata, ed una memoria 21 esterna al microprocessore. Il microprocessore include una PLA PRINCIPALE (MIN) 23, una PLA di RACCOLTA (PETCH) 24? una PLA ARITMETICA (ARITHMETIC) e una PLA cosiddetta MACRO, 26. La PLA 24 ? associata con i registri di utente 30, 31? 32 . 37 e con buffer a tre stati associati 38i. La PLA 25 ? associata con l'unit? aritmetico-logica 40. Il microprocessore include pu re due registri temporanei 41 e 42 e il bus di dati 43 controllato dalla PLA 25? Ingressi e uscite di dati di controllo (l/?) sono contrassegnati da 44 e 45 rispettivamente.

Ciascuna PLA include un'decodificatore ed una ROM con registri di ingresso e di uscita associati, rispettivamente. Specificatamente, la PLA 23 include il decodificatore 50, la ROM 51 e registri d'ingresso e di uscita associati 52 e 53 rispettivamenre. La PLA 24 include il decodificatore 60, la ROM 61, registri d'ingresso 62 (A e B) e il registro di uscita 63. Analogamente, la PLA 25 include il decodificatore 70, la ROM 71, il registro d'ingresso 72 ed il registro di uscita 73? La PLA 26 include il decodificatore 80, la ROM 81, il registro di ingresso 82 ed il registro di uscita 83.

Le uscite della PLA PRINCIPALE 23 sono collegate agli ingressi delle PLA, 24, 25, 26 per coordinare il funzionamento di tali PLA. Specificatamente,ilregistro53 uscitadella PLA 23 ba una pluralit? di campi di uscita aventi numeri diversi di bit come sar? descritto pi? compiu-?tamente in seguito con riferimento alla figura 3. Tali diversi campi sono applicati a linee di uscita singole e multibit rappresentate dalle linee 9?, 91? 92, 93 ? 94- La linea 90 rappresenta un campo di uscita di bit c?ngolo ed ? collegata ad un ingresso ad un circuito AND 95? Un orologio (non rappresentato) ? collegato ad un altro ingresso del circuito 95 in modo da applicare un impulso di orologio . Sar? qui assunta la convenzione che impulsi di orologio e siano applicati a registri.d?ingresso e di uscita di una PLA, rispettivamente. L?uscita del circuito AND 95 ? applicata all?ingresso di orologio del registro 82 della PLA 26.

La linea 91 (multibit) ? biforcata in linee 91A e 91?. La linea 91A ? collegata agli ingressi (di'dati) del registro 82 della PLA 26.

La linea 91? ? collegata agli ingressi (di dati) del registro 62B della PLA 24. Il registro 62 ? rappresentato in due parti, 62A e 62B, per rappresentare la condizione che bit di dati in ciascuna delle due panti possono essere inibiti (temporizzati) indipendentemente come sar? descritto pi? completamente in seguito. La linea 92 ? collegata ad un ingresso di un circuito AND 100. L'orologio ? collegato ad un altro ingresso del circuito AND 100 per applicare l?impulsopeonie ? indicato. L'uscita del circuito AND 100 ? collegata all'ingresso (d'orologio) del registro 62B. La linea 93 ? collegata al registro d'ingresso 72 della PLA 25. In tal modosipu?ruotarecome la PLA 23 PRINCIPALE applichi la sua uscita alle tre altre PLA rappresentate in figura 2, le uscite rappresentate dalla linea 91 essendo applicate selettivamente all'una o l?altra delle o a entrambe le PLA 24 e 26 per ottenere un numero richiesto di azioni con una PLA relativamente piccola.

La PLA PRINCIPALE controllaeorchestralacooperazione generale delle PLA rimanenti nella fonna di realizzazione illustrativa di figura 2 in risposta a cosiddetti opcodes o codici operativi (istruzioni) che sono alimentati o da i/o 44 attraverso la linea 103 o dalla PLA MACRO 26 attraverso la linea 110, tramite 1*i/o 45 di controllo. L'I/O di controllo, a sua volta, ? sensibile all'ingresso ?i controllo CI dal registro ^ di uscita 83 della PLA 26. La linea 111 rappresenta connessioni di campo a pi? bit fra i/o 45 di controllo e la memoria 21 impiegata per controllare la memoria. Il campo a pi? bit rappresentato dalla linea 110 ? collegarto fra i/o 45 ed il registro 83. La linea 113 collega la memoria 21 e i/o 44 rappresentante il campo a pi? bit (indirizzo e dati) come ? comune nei microprocessori.

PLA 231 24 e 25 sono intercollegate l?una con l?altra. Il registro di uscita 73 della PLA 25? ad esempio, ? adattato per applicare uscite al registro d?ingresso 52 della PLA 23 come ? rappresentato dalla linea 112. Il registro di uscita 63 della PLA 24? inoltre, ? adattato ad applicare uscite a bit singoli a ingressi a circuiti AND 117 e 11S come rappresentato dalle linee 119 e 120 rispettivamente. L'orologio ? collegarto per applicare impulsi all?altro ingresso a ciascuno di questi circuiti AHD. Le uscite dei circuiti AHD 117 e 118 sono collegate a ingressi di orologio dei registri 52 e 72 rispettivamente. Perci?, le varie PLA sono intercollegate per essere rispondenti a segnali per l?attivazione mutua e per segnalare il completamento dei compiti (handshaking).

Ciascuna PLA ha almeno un compito specifico, le varie PLA cooperando per completare l'elaborazione di dati costituita da parecchi compiti specifici, all'unisono. La PLA aritmetica, ad esempio, opera per controllare funzioni aritmetiche. A tal fine, cinque uscite dal registro di uscita 73 della PLA 25 sono collegate ai cinque ingressi di dati del registro 125. Uscite del registro 125 sono collegate a ingressi della ALU 40 come rappresentato dalla linea 126. La ALU 40 esegue funzioni AND, OR,DI SOMMA, e SOTTRAZIONE e COMPLEMENTAZIONE. Un?uscita bit singolo del registro 73 della PLA 25 ? applicata ad un ingresso di un circuito AND 127? all'altro ingresso del Quale l?orologio applica un impulso ? ? L'uscita del circuito AND 127 ? collegata al registro 125 per caricare il registro 125 -on un codice di funzione ALU particolare.

Uscite del registro 73 sono collegate ad un aggancio asservito 130 operativo in una fase di orologio ? c?me ? indicato. Le uscite dell'aggancio 130 sono applicate a ingressi di controllo a registri temporanei 41 e 42. Il bus di dati 43 ? pure collegato a ingressi di dati dei registri 41 e 42. Uscite dei registri 41 e 42 sono collegate alla ALU 40. La PLA 25 aritmetica ? cos? intereollegata per spostare dati dal bus di dati ai registri 41 e 42 e dai registri 41 e 42 alla ALU 40 e per determinare, attraverso il registro 125? una di cinque operazioni diverse che devono essere eseguire sui dati cos? spostati. Il risultato (a pi? bit) dell'operazione viene applicato al bus di dati 43 sulla linea 131. La linea 131 ? collegata ad un ingresso al buffer a tre stati 132, la cui uscita ? collegata al bus di dati. Il dispositivo 132 viene attivato ad una uscita dall'aggancio asservito 133. Ingressi all?aggancio 133 provengono dal registro 73 dall'orologio durante una fase come ? indicato.

La PLA (24) di raccolta ? atta a spostare dati selezionati al bus di dati per l'aggancio in registri temporanei 41 e 42 sotto il controllo della PLA 25. I dati possono essere originati dalla memoria 21 o da registri di utente 30, 37, nella forma di realizzazione illustrativa. I registri di utente 30-37 sono applicati tramite dati applicati all'in-^gresso (a pi? bit) 134 in un modo ben noto. Per eseguire operazioni di raccolta di dati,uscite dell'l/044 deidatisono collegate a ingressi registro di ingresso 62A della PLA 24 come ? rappresentato mediante la linea 135? Un'uscita a bit singolo i/o 44 dei dati ? applicata ad un ingresso del circuito Affi) 136. L?altro ingresso del circuito Affi) 136 ? collegato all'orologio per applicare impulsi di orologio ? m L?uscita del circuito Affi) 136 ? applicata a ingressi di orologo del registro di ingresso 52A e all'aggancio asservito 137 per applicare ad esso selettivamente impulsi di orologio di fase fi . 11^registro di uscita 63 della PLA 24 applica un campo di bit di uscita a ingressi del registro asservito 137 agganciato in una fase di orologio ? come ? indicato nella figura. Se caricato nella fase o immediatamente successiva, il registro 137 attiva i buffer a tre stati 38i per applicare il contenuto di un registro di utente selezionato (3?-37) al bus di dati 43 per il movimento ad un registro temporaneo (41 o 42). Si deve notare che sono impiegati un numero di buffer 38i corrispondente a quello dei bit sul bus di dati. I dati spostati per l'elaborazione sotto il controllo della PLA 25 sono rinviati ad un registro di utente selezionato tramite la PLA 24 attraverso il bus di dati 43 e la linea 134??

La PLA 26 MACRO ? operativa per applicare una sequenza di i-Btruzioni alla PLA 23 PRINCIPALE attraverso i/o 45 di controllo in risposta ad un segnale dalla PLA 23 PRINCIPALE sulla linea 91? se il circuito Affi)95 ? abilitato mediante un segnale sulla linea 90? La PLA 26 pu? essere cos? visualizzata come una sorgente di sobroutine di istruzioni successive a cui la PLA 23 risponde per coordinare operazioni di raccolta d'aritmetiche. Le varie PLA hanno anelli di retroazione tipici delle PLA al fine di abilitare ciascuno stato successivo della PLA per riflettere lo stato precedente. Gli anelli di retroazione sono rappresentati dalla linea 94 nella PLA 23 e mediante linee 140, 141 e 143 nelle PLA 24, 25 e 26 rispettivamente.

Si suppone, arbitrariamente, che il funzionamento illustrativo inizi al verificarsi di un ciclo di orologio ? in corrispondenza del qual momento si suppone che la PLA 23 principale riceva un ingresso valido (opcode)dall'l/? 45^1 controllo'(ripristino) o dal i/o 44 dei dati. Al verificarsi della fase immediatamente successiva, ? t PLA 23 fornisce in uscita un comando alla PLA 26 MORO. Al verificarsi della fase immediatamente successiva o/1, la PLA PRINCIPALE attende e la PLA MACRO riceve il comando. La PLA MACRO applica un comando alla PLA PRINCIPALE in seguito^ alla fase ? successiva.

Il terzo ciclo di funzionamento inizia con la PLA PRINCIPALE agganciante il comando dalla PLA MACRO durante una fase ? , Nella fase ? successiva, la PLA PRINCIPALE applica comandi di uscita validi alle PLA di RACCOLTA e ARITMETICA.

Le PLA di RACCOLTA -e ARITMETICA ricevono comandi d'ingresso validi durante la fase del quarta ciclo operativo. Durante la successiva fase ? t la PLA DI RACCOLTA abilita il primo registro di utente selezionato (30-37), la PLA ARITMETICA abilita il primo registro temporaneo (41 o 42) per ricevere dati dal bus, e la PLA principale fornisce in uscita i secondi comandi validi. Segnali di conferma (conferma di validit? dei dati) son? applicati a circuiti AND 118 e 100 delle PLA 25 e 24 rispettivamente.

Nella fase o successiva, le PLA di RACCOLTA e ARITMETICA %QoJ ricevono secondi comandi di ingresso validi.Nella fase successiva, la PLA di RACCOLTA abilita il secondo registro di utente selezionato. La PLA ARITMETICA abilita il secondo registro temporaneo per ricevere dati dal bus e convalidare i dati validi durante tale cicolo.

Nella fase ? , successiva, ALU applica uscite valide albus attraverso il buffer a tre stati 132 e la PLA'di raccolta aggancia dati dal bus selezionato al registro di utente. La linea 110 dalla PLA (26) KACR0al/0 45 dicontrolloabilita/disabilitacodicioperatividai/o 44 deidati. Finch?laPLAMAGROcontienecomandiaddizionaliperlaPIA PRINCIPALE,LA MACCHINA D? STATO ritornoindietroalciclo3 allaconclusionedellaesecuzionediciascun comando. Quando la PLA MACRO determina che essa non ha pi? comandi da dare alla PLA PRINCIPALE, essa riabilita codici operativi (opcodes) da i/o attraverso la linea CI. La PLA PRINCIPALE toma quindi al ciclo 1 invece che al ciclo 3 nella Tabella 1. Il funzionamento illustrativo ? ora completo ed ? riassunto nella tabella seguente

La figura 3 rappresenta una illustrazione schematica della PLA PRINCIPALE con 14 hit di uscita illustrativi dal registro di uscita 53 della ROM 51 in essa. I hit sono organizzati in campi di sei, sei, uno e uno e sono applicati come ? rappresentato dalle linee 94? 91? 90 e 92 rispettivamente come ? illustrato nella figura. E' importante osservare che sei hit sono applicati alla linea 91 e quindi a entrambe le linee 91A e 91B alle PLA MACRO di RACCOLTA rispettivamente. Tuttavia i sei hit sono instradati tramite i hit nelle'linee 90 e 92. Ad esempio, se la? linea 90 ? alta (un uno binario) allora il circuito AKD 95 viene attivato e i sei hit sulla linea 91A sono temporizzati nel registro di ingresso 82 della PLA MACRO,26. Se la linea 92 fosse alta, d?altro canto, allora il circuito AND 100 sarebbe attivato in seguito alla fase ? successiva, e sei hit saranno temporizzati nel registro di ingresso 62B della PLA 24. Se entrambe le linee 90 e 92 sono basse (degli zero binari), allora i sei bit non sono temporizzati, n? nella PLA MACRO n? nella PLA di RACCOLTA. Risulter? chiaro in tal caso che i sei hit (di un campo di hit singolo) sulla linea 91 sono temporizzati nell'una o nell'altra, in entrambe o in nessuna delle PLA MACRO e di RACCOLTA in risposta a codici 1-0, 0-1, 1-1 o 0-0 sulle linee 90 e 92.

Il funzionamento illustrativo ? ottenuto con 14 hit di uscita invece che con 18 hit di uscita come sarebbero richiesti da una disposizione della tecnica nota senza la capacit? di applicare selettivamente il medesimo campo di bit a registri d'ingresso multipli, in maniera selettiva.

E' ottenuta una riduzione nel numero delle linee di uscita nella PLA 23 superiore al 2($ rispetto alla disposizione della tecnica nota. Non solo ? ottenuto risparmio nei tannini del numero di uscite per la PLA ma anche il numero di linee di uscita della sezione RDM della PLA ? ridotto. Questa riduzione porta ad un risparmio nell'area della PLA approssimantesi al 50%> per PLA di dimensioni rappresentative e porta pure ad un concomitante aumento nella velocit? di funzionamento,

Le riduzioni di dimensioni e 1'aumento di velocit? sono stati illustrati precedentemente nei termini di quattro PLA in cui la medesima porzione di un campo di hit del registro di uscita di una PLA ? instradata all'ingresso di due delle tre altre PLAf come imposto dai bit di instradamento nel registro di uscita nella prima PLA. La figura 4 illustra tali risparmi. Ad esempio, se i rettangoli 150 di figura 4 vengono considerati come rappresentanti il campo di bit sulla linea 91 della figura 3, e se si suppone che il quadrato 151 rappresenti un bit di instradamento sulle linee 90 e/o.92 in ciascun caso, allora ? facile notare come linee consecutivamente pi? basse nella figura rappresentino i medesimi dati (150) che vengono instradati ai registri di ingresso di PLA diversi attraverso la linea 91? Per la forma di realizzazione rappresentata nelle figure 2 e 3? le due linee superiori di figura 4 rappresentano i bit che vengono,instradati alla PLA 24 tretinite un bit di instradamento nella linea superiore di figura 4 e alla PLA 26 tramite un bit di instradamento nella seconda linea?Naturalmente, un risparmio ancora maggiore nell'area della PLA e un ancor maggior aumento di velocit? ? ottenuto se pi? di 2 PLA ricevono la medesima porzione di un campo di bit. Ad esempio, con un campo di bit di 9 bit, solo 13 bit sono richiesti per instradare il campo di bit a 4 PLA riceventi. In realt?, per forme d? realizzazione con

Claims (3)

R I V EN D I C A Z I O N I

1. Macchina di controllo a programma memorizzato comprendente: almeno tre matrici logiche ciascuna avente ina registro di ingresso (52, 62A, 72, 82) ed un registro di uscita (53, 63, 73? 83), uno dei registri di uscita (53) avendo un campo di bit includente almeno una prima,_seconda e terza sub-sezioni di M, k e j hit rispettivamente, un circuito di orologio in grado di fornire almeno due cicli di orologio; e

il primo ciclo di orologio del circuito di orologio ) per temporizzare i registri di uscita su una fase di un ciclo di orologio, caratterizzata da

circuiteria per applicare i bit della prima sub-sezione a terminali di ingresso selezionati di ciascuno di due dei registri di ingresso;

seconda e terza circuiteria a porte (95, 100) per lasciar selettivamente passare a comando i bit sui terminali d'ingresso selezionati durante un'altra fase del ciclo di orologio (01), la seconda e terza circuiteria a porte o di comando essendo operative in risposta ai bit della seconda e terza sub?sezioni rispettivamente.

2. Macchina di controllo a programma memorizzato secondo la rivendicazione 1, caratterizzata dal fatto che le matrici logiche sono costituite da PLA

3. Macchina di controllo a programma memorizzato secondo la rivendicazione 2, caratterizzata dal fatto che M>2 e k=j=l.