DE3641461A1 - Statische dualport-speicherzelle in integrierter schaltungstechnik - Google Patents

Statische dualport-speicherzelle in integrierter schaltungstechnik

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DE3641461A1 DE19863641461 DE3641461A DE3641461A1 DE 3641461 A1 DE3641461 A1 DE 3641461A1 DE 19863641461 DE19863641461 DE 19863641461 DE 3641461 A DE3641461 A DE 3641461A DE 3641461 A1 DE3641461 A1 DE 3641461A1
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Description

Die Erfindung bezieht sich auf das Gebiet der statischen Dual­ port-Speicherzellen.
Bei der Datenverarbeitung wird häufig ein Direktzugriffsspei­ cher (RAM) mit dualen Ports benötigt. In diesen Speichern können beispielsweise n-Worte mit m-Bits in den oder aus dem Speicher parallel durch einen ersten Port oder Ports ein- oder ausgelesen werden. Auch können m-Worte von n-Bits aus dem oder in den Speicher parallel an einem zweiten Port oder Ports gelesen werden. Die Verwendung eines solchen Dualport-Spei­ chers wird in Verbindung mit Fig. 1 beschrieben.
Dualport-Speicherzellen unter Verwendung bistabiler Schaltun­ gen sind im Stande der Technik bekannt. Die generelle Anord­ nung dieser Zellen wird in Verbindung mit Fig. 2a beschrieben. Hierbei handelt es sich nach Kenntnis der Anmelderin um den der Erfindung nächstliegenden Stand der Technik. Wie sich aus der nachfolgenden Beschreibung ergibt, ermöglicht eine gene­ relle Abweichung von diesem bekannten Layout die Herstellung einer dichteren bzw. gedrängteren Zelle.
Es ist daher Aufgabe der Erfindung, die Speicherzelle der gattungsgemäßen Art mit einem solchen Layout zu versehen, daß sie einen geringeren Platzbedarf als bekannte Zellen hat.
Zu diesem Zweck weist die erfindungsgemäße statische Dual­ port-Speicherzelle eine erste, in einer ersten Richtung ange­ ordnete Wortleitung zum Zugreifen von Daten an einem ersten Port und eine zweite Wortleitung in einer zur ersten Richtung generell rechtwinklig verlaufenden zweiten Richtung zum Ermög­ lichen des Datenzugriffs an einem zweiten Port auf. Eine erste Bitleitung ist generell parallel zur zweiten Wortleitung vor­ gesehen und liefert Daten für den ersten Port. Eine zweite Bitleitung ist generell parallel zur ersten Wortleitung ange­ ordnet und liefert Daten am zweiten Port. Eine bistabile Schaltung ist mit den ersten und zweiten Wortleitungen und den ersten und zweiten Bitleitungen gekoppelt und bewirkt die Speicherung für die Zellen.
Wie sich aus der Figurenbeschreibung ergibt, wird die Spei­ cherzelle bei Realisierung in einer komplementären Metalloxid­ halbleiter(CMOS)-Schaltung in zwei kontinuierlichen Bereichen gegensätzlichen Leitfähigkeitstyps gebildet.
Im folgenden wird die Erfindung anhand der Zeichnung näher erläutert. In der Zeichnung zeigen:
Fig. 1 ein Blockschaltbild, das die Verwendung eines Dualport-RAM darstellt;
Fig. 2a das Layout einer bekannten Dualport-Speicher­ zelle;
Fig. 2b das Layout einer Dualport-Speicherzelle, die in der erfindungsgemäßen Weise hergestellt ist;
Fig. 3 ein elektrisches Schaltbild, das das gesamte Layout einer erfindungsgemäß aufgebauten Dual­ port-Speicherzelle zeigt;
Fig. 4 eine Schnittansicht eines Substrats mit einer erfindungsgemäß aufgebauten Speicherzelle, wobei der Schnitt generell durch die Schnitt­ linien 4-4 der Fig. 3 verläuft;
Fig. 5 eine Schnittansicht eines Substrats mit einer erfindungsgemäß aufgebauten Speicherzelle, wobei der Schnitt generell durch die Schnitt­ linien 5-5 in Fig. 3 verläuft;
Fig. 6 eine Schnittansicht eines Substrats mit einer erfindungsgemäß aufgebauten Speicherzelle, wobei der Schnitt generell durch die Schnitt­ linien 6-6 in Fig. 3 verläuft; und
Fig. 7 ein detailliertes Layout (Draufsicht) des bevorzugten Ausführungsbeispiels einer erfin­ dungsgemäß aufgebauten Zelle.
Beschrieben wird eine statische Dualport-Speicherzelle. In der folgenden Beschreibung werden zahlreiche Einzelheiten angege­ ben, wie spezielle Leitfähigkeitstypen usw., um die Erfindung besser verständlich zu machen. Es ist jedoch für den Fachmann klar, daß die Erfindung ohne diese speziellen Einzelheiten realisiert werden kann. In anderen Fällen werden bekannte Strukturen und Verarbeitungsschritte nicht im einzelnen ange­ gebem um die Erfindung nicht mit unnötigen Einzelheiten zu belasten.
Beschreibung des Systems, in welchem die Erfindung zum Einsatz kommt
Bei dem bevorzugten Ausführungsbeispiel wird die Dualport- Speicherzelle in komplementärer Metalloxid-Halbleiter(CMOS)- Technologie hergestellt. Die integrierte Schaltung, welche den Dualport-Direktzugriffsspeicher enthält, ist ein Diskrimi­ nator, von dem Teile in Verbindung mit Fig. 1 beschrieben werden.
Im folgenden wird auf Fig. 1 Bezug genommen. Der Teil des Diskriminators, der den Dualport-Speicher (Musterspeicher 50) enthält, ist dargestellt. Der Diskriminator nimmt serielle Daten auf und bestimmt, ob ein besonderer Empfänger zum Emp­ fang jedes Pakets von Daten berechtigt ist. Die Pakete können beliebige Länge haben. Das Übertragungssystem enthält eine Start- und Stopfolge zum Ermöglichen der Identifizierung des Beginns und des Endes eines Pakets (HDLC-Protokoll). Die Pake­ te enthalten Codes, die an Codes im Musterspeicher (pattern memory) 50 angepaßt sind. Wenn eine Übereinstimmung auftritt, wird das Datenpaket sichergestellt (d.h. der Empfänger ist für das Paket berechtigt). Anderenfalls werden die Daten über­ schrieben, und dem Empfänger wird dadurch der Zugriff zu dem Paket versagt. (Die Daten werden anfangs in einen Umlaufpuffer im Diskriminator gebracht, und Daten werden einfach über exi­ stierende Daten geschrieben, wenn keine Übereinstimmung auf­ tritt.)
Der Flächenmusterspeicher 50 jedes Diskriminators speichert sechzehn 256-Bit-Muster. Diese Muster werden in den Speicher 50 über Leitungen 29 (erster Teil) geschrieben. Sechzehn Bits jedes der Muster können zugegriffen werden, um beispielsweise die gespeicherten Muster zu aktualisieren.
Die in Fig. 1 gezeigte Anordnung wird zum Vergleichen von bis zu sechzehn gespeicherten Mustern des Speichers 50 mit dem Beginn jedes Datenpakets, das die Zugriffscodes enthält, ver­ wendet, um zu bestimmen, ob eine Übereinstimmung auftritt. Ist dies der Fall, ist es beispielsweise ein Anzeichen dafür, daß ein Benutzer für einen speziellen Service bezahlt hat und daher zum Empfang des besonderen Datenpakets berechtigt ist. Die gespeicherten Muster im Speicher 50 werden mit jeweils einem Bit aus jedem Muster bei jedem Speicherzyklus durch einen zweiten Port bei dieser Übereinstimmung verwendet.
Bei Empfang jedes Pakets werden die Daten mit einem Bit pro Zeiteinheit an die Leitung 52 aus dem Umlaufpuffer (rolling buffer) angelegt. Gleichzeitig werden Daten aus dem Muster­ speicher ausgelesen. Ein Bit aus jedem der Muster wird gleich­ zeitig gelesen, und diese sechzehn Bits werden an sechzehn Exklusiv-ODER-Gatter angelegt, von denen zwei (Gatter 54 und 55) in Fig. 1 gezeigt sind. Wenn daher das erste Datenbit im Paket an einen Anschluß aller Gatter von der Leitung 52 ange­ legt wird, wird das jeweils erste Bit aus den sechzehn im Speicher 50 gespeicherten Mustern aus dem Speicher gelesen, und ein Bit jedes Musters wird an jeweils eines der Gatter angelegt. Wenn danach das zweite Bit an der Leitung 52 an­ steht, wird das zweite Bit in jedem der Muster aus dem Spei­ cher 50 gelesen usw.
Die Exklusiv-ODER-Gatter liefern ein niedriges Ausgangssignal, wenn die Daten und die gespeicherten Muster übereinstimmen. Die Ausgangssignale der Exklusiv-ODER-Gatter werden an sech­ zehn UND-Gatter, z.B. die Gatter 56 und 57 angelegt. Es sei für den Augenblick angenommen, daß das Ausgangssignal eines Maskenspeichers 51 ein hohes Eingangssignal an die Gatter 56 und 57 anlegt. Diese Gatter lassen dann das Ausgangssignal der Gatter 54 und 55 durch. Die Ausgangssignale der Gatter 56 und 57 werden an acht bistabile Schaltungen angelegt, von denen zwei, nämlich die Flipflops 58 und 59 gezeigt sind. Diese Flipflops erhalten auch ein Taktsignal (Datentakt) und ein Rücksetzsignal zum Rücksetzen der Flipflops für jedes Paket. Solange Übereinstimmung zwischen den Daten und dem Muster besteht, werden nur niedrige Signale an den D-Anschluß der Flipflops angelegt. Wenn jedoch ein hohes Signal an eines der Flipflops angelegt wird, bleibt das Flipflop gesetzt mit einem hohen Ausgangssignal, bis ein Rücksetzsignal an das Flipflop angelegt wird. Die Ausgangssignale der Flipflops werden von Signalspeichern (latches) 60 und 61 verriegelt, und die Aus­ gangssignale der Signalspeicher werden an ein Übereinstim­ mungswort-Register 64 angelegt. Durch Prüfung dieses Registers kann festgestellt werden, ob die sechzehn gespeicherten Muster mit dem Beginn des Datenstroms übereinstimmen.
Das System gemäß Fig. 1 ist in der Lage die ersten 256 Bits eines Pakets mit den gespeicherten Mustern in Übereinstimmung zu bringen. In einigen Fällen kann es erwünscht sein, Muster zu haben, die eine kürzere Länge haben. Der Maskenspeicher 51 speichert ein Maskenmuster für jedes der im Speicher 50 ge­ speicherten Muster. Diese Maskenmuster werden zur gleichen Zeit in der gleichen Weise wie der Musterspeicher zugegriffen. Die Speicherung einer binären Eins im Maskenmuster aktiviert die Gatter 56 und 57. Wenn daher ein Muster im Speicher 50 eine Länge von 150 Bits hat, besteht das entsprechende Masken­ muster aus 150 binären Einsen und der Rest des Musters aus binären Nullen. Die binären Nullen erwecken den Anschein, als ob eine Übereinstimmung unabhängig vom Datenstrom besteht. Die binären Nullen zwingen die Ausgangssignale der Gatter 56 und 57 auf einen niedrigen Pegel.
Der Dualport-RAM, der als Musterspeicher 50 verwendet wird, ermöglicht den Zugriff zu irgendeinem einzelnen, im Speicher 50 gespeicherten Muster, ohne Zugriff zu anderen Mustern er­ forderlich zu machen. Leitungen 29 ermöglichen einen Zugriff von sechzehn Bit-Feldern eines der gespeicherten Muster. Dies dient zum Aktualisieren oder Ändern der gespeicherten Muster. Zu beachten ist, daß dann, wenn ein Einzelport-RAM, d.h. ein gewöhnlicher RAM als Speicher 50 verwendet wird, die Muster durch Speicherzugriff über die Leitungen geändert werden, welche mit den Exklusiv-ODER-Gattern verbunden sind. Geschieht dies, so wird ein Bit in jedem Muster zugegriffen, und daher kann eine Änderung eines einzigen Musters den Zugriff zum gesamten Speicher erforderlich machen.
Bekannte Dualport-Speicherzelle
Das gesamte Layout eines bekannten Dualport-RAM ist in Fig. 2a gezeigt. Die bekannte Dualport-RAM-Zelle 30 ist typischerweise Bestandteil einer bistabilen Schaltung (nicht gezeigt). Bei Verwendung der CMOS-Herstellung werden sowohl p- als auch n-Kanal-Bauelemente in der bistabilen Schaltung verwendet. Bitleitung A (Leitung 31) ist parallel zur Bitleitung B (Lei­ tung 32). In ähnlicher Weise sind Wortleitung A (Leitung 33) und Wortleitung B (Leitung 34) parallel und senkrecht zu den Bitleitungen. In einigen Fällen weist Bitleitung A eine wahre Leitung und eine Komplementleitung und Bitleitung B eine wahre Leitung und eine Komplementleitung auf. In einer solchen be­ kannten Zelle sind Bitleitung A und deren Komplementleitung mit einer bistablien Schaltung über Transistoren eines ersten Leitungstyps und Bitleitung B und deren Komplementleitung mit der bistabilen Schaltung über Transistoren des entgegengesetz­ ten Leitungstyps gekoppelt.
Gesamt-Layout der Dualport-RAM-Zelle nach der Erfindung
In Fig. 2b ist die Dualport-RAM-Zelle 36 nach der Erfindung gezeigt; sie weist ebenfalls eine bistabile Schaltung (in dieser Figur nicht gezeigt) auf. Anders als bei der bekannten Zelle sind die Wortleitungen zueinander rechtwinklig und die Bitleitungen zueinander rechtwinklig angeordnet. Insbesondere verläuft die Wortleitung A (Leitung 37) rechtwinklig zur Wort­ leitung B (Leitung 39). Die Wortleitung A ist parallel zur Bitleitung B (Leitung 38). Die Bitleitungen A und B (Leitungen 40 bzw. 38) sind rechtwinklig zueinander.
Wie zu sehen sein wird, ermöglicht, dieses Layout die Herstel­ lung von Zellen höherer Dichte im Vergleich zu der in Fig. 2a dargestellten bekannten Zelle.
Schaltbild der Dualport-RAM-Zelle nach der Erfindung
Gemäß Fig. 3 weist die Dualport-RAM-Zelle eine bistabile Schaltung mit p-Kanal-Transistoren 12 und 22 auf, welche mit n-Kanal-Transistoren 14 und 20 kreuzgekoppelt sind. Die p-Ka­ nal-Transistoren sind mit V CC gekoppelt, während die Source- Anschlüsse der n-Kanal-Transistoren mit Erde bzw. Masse ge­ koppelt sind. Die Bitleitung A (Leitung 40) ist mit der bista­ bilen Schaltung über einen p-Kanal-Transistor 10 gekoppelt. Das Gate dieses Transistors enthält die Wortleitung 37. Die Bitleitung B enthält in dem beschriebenen Ausführungsbeispiel komplementäre Leitungen 38 a und 38 b. Diese Leitungen sind mit der bistabilen Schaltung über die n-Kanal-Transistoren 18 bzw. 16 gekoppelt. Die Gates dieser Transistoren enthalten die Wortleitung B (Leitung 39).
Ein anderer Unterschied zwischen der bekannten Zelle gemäß Fig. 2a und der Zelle 2 b und 3 besteht darin, daß eine der Bitleitungen mit der bistabilen Schaltung über einen p-Kanal- Transistor (Leitung 40) gekoppelt ist, während die anderen Bitleitungen mit der Zelle durch n-Kanal-Transistoren (Transi­ storen 16 und 18) gekoppelt sind.
Detailliertes Layout der Dualport-RAM-Zelle nach der Erfindung
Die Transistoren und Leitungen der Zelle gemäß Fig. 3 sind in Positionen gezeigt, die ihren relativen Positionen im aktuel­ len Layout eng angenähert sind. Das tatsächliche Layout des bevorzugten Ausführungsbeispiels ist in Fig. 7 gezeigt; eine Einzelzelle fällt in die durch die Pfeile 72 und 73 bezeichne­ ten Grenzen. Die Wortleitung A und die Metall-Bitleitungen B und B/ (38 a bzw. 38 b) verlaufen über die Zelle und sind, wie zu sehen sein wird, aus einem zweiten Metallniveau herge­ stellt. Die Wortleitung 37 ist zwischen und parallel zu den Bitleitungen 38 a und 38 b angeordnet. Leitung 37 ist von beiden Leitungen 38 a und 38 b beabstandet. Die Wortleitung 37 ist mit dem Gate des Transistors 10 durch eine Überführung (via) 77 gekoppelt, die diese Metalleitung mit einem Polysilizium-Gate­ bauteil verbindet. Die Überführung 77 ist auf der Zellengrenze und wird mit einer benachbarten Zelle geteilt. (Diese benach­ barte Zelle ist spiegelbildlich zur hier erörterten Zelle angeordnet.) Ein vergrabener Kontakt 76 koppelt einen Bereich des Transistors 10 mit einer Polysiliziumstruktur, welche die Kreuzkopplung innerhalb der bistabilen Schaltung bildet. Ein Kontakt 79 koppelt den anderen Bereich des Transistors 10 mit der Bitleitung A (Leitung 40). Diese Bitleitung wird aus einem ersten Metallniveau bzw. einer ersten Metallschicht herge­ stellt. Die Polysilizium-Wortleitung 39 ist parallel zu und beabstandet von der Leitung 40.
Die vier die bistabile Schaltung 12, 14, 20 und 22 bildenden Transistoren sind in Fig. 7 gezeigt. Ebenfalls gezeigt ist ein Kontakt 28, der eine Kopplung zu V CC bildet, und auch dieser Kontakt wird mit einer links von der hier erörterten Zelle ausgebildeten Zelle geteilt.
Der Verlauf und die Ausdehnung der p-Senke, die in dem n-lei­ tenden Substrat gebildet ist, ist durch die Klammer 68 in Fig. 7 gezeigt. Die n-leitenden Transistoren 14, 16, 18 und 20 sind in dieser gemeinsamen und kontinuierlichen Senke gebildet. Die p-leitenden Transistoren 10, 12 und 22 sind in dem Substrat gebildet. Wichtig ist, daß die Verwendung eines p-leitenden Transistors 10 zur Kopplung der Zelle an die Bitleitung A eine zusätzliche Senke überflüssig macht. Mit anderen Worten, wenn ein n-leitender Transistor zu diesem Zweck verwendet würde (wie dies beim Stande der Technik der Fall ist), so würde eine zusätzliche Senke gebraucht. Die Eliminierung dieser zusätzli­ chen Senke ist ein Grund dafür, daß die erfindungsgemäße Zelle in kompakterer Weise angeordnet werden kann als die bekannte Zelle gemäß Fig. 2a.
(Tatsächlich findet eine einzige p-Senke für vier Zellen Ver­ wendung. Dies ist möglich, da die drei Zellen, welche an die untere rechte Ecke der hier erörterten Zelle angrenzen, in spiegelbildlicher Form angeordnet sind. Daher sind die Transi­ storen in diesen Zellen entsprechend Transistoren 14, 16, 18 und 20 in derselben p-Senke gebildet.)
Querschnittsansichten der Dualport-RAM-Zelle nach den Fig. 3 und 7
Die Querschnittsansicht gemäß Fig. 4 schneidet die Kanalzonen der Transistoren 16 und 18 des Layouts gemäß Fig. 7. Diese Kanalzonen fallen zwischen die Feldoxidbereiche 71. Die Poly­ silizium-Wortleitung 39 ist direkt über den Kanalzonen ange­ ordnet und von diesen Zonen isoliert. Diese Leitung bildet das Gate-Bauteil für Transistoren 16 und 18. Eine Oxidschicht trennt die Wortleitung 39 von einer Metalleitung, welche die Masse- bzw. Erdleitung (V SS ) ist. Diese Leitung ist aus einer ersten Metallschicht gebildet. Eine zusätzliche Oxid­ schicht trennt die erste Metallschicht von der zweiten Metall­ schicht. Die zweite Metallschicht ist zur Bildung der Bitlei­ tungen 38 a und 38 b und der Metall-Wortleitung 40 gemustert.
In der Querschnittsansicht gemäß Fig. 5, die durch Transisto­ ren 20 und 22 verläuft, sind wiederum Kanalzonen von Feldoxid­ bereichen 71 getrennt gezeigt. Der Transistor 20 ist ein n-Ka­ nal-Transistor, der in einer im n-leitenden Siliziumsubstrat 70 angeordneten p-Senke gebildet ist. Der Transistor 22 ist direkt im Substrat 70 hergestellt. Die Polysilizium-Wortlei­ tung 39 ist auch in dieser Ansicht zu sehen. Die Polysilizium- Gates der Transistoren erstrecken sich über den Transistor hinaus und bilden die Kreuzkopplung in der bistabilen Schal­ tung.
In der Schnittansicht gemäß Fig. 6 entsprechend den Schnittli­ nien 6-6 in Fig. 3 sind zwei Metalleitungen gezeigt, die aus der ersten Metallschicht hergestellt sind. Eine Leitung führt das V CC -Potential und die andere Leitung ist die Erde bzw. Masse (V SS ). Für die besondere Ansicht kontaktiert die V CC -Leitung eine p-leitende Zone 22 a des Transistors 22 über den Kontakt 28. (Dieser Kontakt ist auch in Fig. 7 gezeigt.) Die Erd- oder Masseleitung steht mit einem Bereich des Transi­ stors 20 in Kontakt. Die p+Zone 74 ist auch mit der Erd- bzw. Masseleitung in Kontakt und bildet einen Anschluß zur p-Senke, um die Senke auf V SS zu halten. Die Zone 75 wird in einer ähnlichen Weise zur Aufrechterhaltung von V CC am Substrat 70 verwendet. In der Ansicht gemäß Fig. 6 ist ebenfalls die Poly­ silizium-Wortleitung 39 gezeigt.
Die oben beschriebene Zelle kann unter Verwendung bekannter CMOS-Techniken realisiert werden.
Vorstehend wurde eine Dualport-RAM-Zelle beschrieben, die bei dem beschriebenen Ausführungsbeispiel unter Verwendung der CMOS-Technologie hergestellt ist. Aufgrund des besonderen Layout der Zelle ist gegenüber herkömmlichen Zellen eine ge­ ringere Fläche notwendig.

Claims (14)

1. Statische Dualport-Speicherzelle in integrierter Schal­ tungstechnik mit zwei Wortleitungen und wenigstens zwei Bit­ leitungen, dadurch gekennzeichnet, daß eine erste Wortleitung (37), die zum Zugreifen zur Zelle an einem ersten Port dient, in einer ersten Richtung angeord­ net ist, daß eine zweite, zum Zugriff zur Zelle an einem zwei­ ten Port dienende Wortleitung (39) in einer zweiten Richtung, generell rechtwinklig zur ersten Richtung, angeordnet ist, daß eine erste Bitleitung (40), die Daten für den ersten Port liefert, generell parallel zur zweiten Wortleitung (39) ange­ ordnet ist, daß wenigstens eine zweite Bitleitung (38 a, 38 b), die Daten für den zweiten Port liefert, generell parallel zur ersten Wortleitung (37) angeordnet ist und daß eine bistabile Schaltung (12, 22, 14, 20) mit den ersten und zweiten Wortlei­ tungen und den ersten und zweiten Bitleitungen gekoppelt ist.
2. Zelle nach Anspruch 1, dadurch gekennzeichnet, daß die erste Wortleitung (37) von der zweiten Bitleitung (38 a, 38 b) und die zweite Wortleitung (39) von der ersten Bitleitung (40) beabstandet ist.
3. Zelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zwei zweite Bitleitungen (38 a, 38 b) auf gegenüberliegenden Seiten und mit Abstand von der ersten Wortleitung (37) ange­ ordnet sind.
4. Zelle nach einem der Ansprüche 1 bis 3, dadurch gekenn­ zeichnet, daß die erste Wortleitung (37) über einen ersten Transistor eines ersten Leitungstyps mit der bistabilen Schal­ tung (12, 14, 20, 22) und daß die zweite Wortleitung (39) über einen zweiten Transistor eines zweiten Leitungstyps mit der bistabilen Schaltung gekoppelt ist.
5. Zelle nach Anspruch 4, dadurch gekennzeichnet, daß die bistabile Schaltung (12, 14, 20, 22) einen dritten und vierten Transistor des ersten Leitungstyps und einen fünften und sech­ sten Transistor des zweiten Leitungstyps enthält.
6. Zelle nach Anspruch 5, dadurch gekennzeichnet, daß einer der die ersten, dritten und vierten Transistoren enthaltenden ersten Transistorgruppe und die zweite Gruppe von Transistoren mit den zweiten, fünften und sechsten Transistoren in einer gemeinsamen Senke (68) ausgebildet sind.
7. Zelle nach Anspruch 6, dadurch gekennzeichnet, daß die ersten und zweiten Bitleitungen (40 und 38 a, 38 b) Metalleitun­ gen sind und wenigstens eine der ersten und zweiten Wortlei­ tungen (37, 39) Metalleitungen sind.
8. Zelle nach einem der Ansprüche 5 bis 7, dadurch gekenn­ zeichnet, daß die zweite Gruppe von Transistoren in einer p-Senke (68) angeordnet sind.
9. Statische Dualport-Speicherzelle in integrierter Schal­ tungstechnik, gebildet in einem Substrat, gekennzeichnet durch:
einen ersten kontinuierlichen Bereich eines ersten Lei­ tungstyps, der in dem Substrat (70) angeordnet ist,
einen zweiten kontinuierlichen Bereich eines zweiten Leitungstyps in dem Substrat,
erste, zweite und dritte Transistoren des zweiten Lei­ tungstyps, die in dem ersten Bereich gebildet sind,
vierte, fünfte und sechste Transistoren des ersten Lei­ tungstyps die in dem zweiten Bereich gebildet sind,
wobei die zweiten, dritten, fünften und sechsten Transi­ storen zur Bildung einer bistabilen Schaltung gekoppelt sind,
eine erste Wortleitung zum Zellenzugriff an einem ersten Port, wobei die erste Wortleitung mit der bistabilen Schaltung über den ersten Transistor gekoppelt ist,
eine zweite Wortleitung zum Zellenzugriff an einem zwei­ ten Port, wobei die zweite Wortleitung mit der bistabilen Schaltung über den vierten Transistor gekoppelt ist,
eine mit dem ersten Transistor gekoppelte erste Bitlei­ tung zur Lieferung von Daten an den ersten Port und
eine Daten an den zweiten Port liefernde zweite Bitlei­ tung, die mit dem vierten Transistor gekoppelt ist.
10. Zelle nach Anspruch 9, dadurch gekennzeichnet, daß die erste Wortleitung und die zweite Bitleitung generell parallel verlaufen.
11. Zelle nach Anspruch 10, dadurch gekennzeichnet, daß die zweite Wortleitung und die erste Bitleitung generell parallel verlaufen.
12. Zelle nach Anspruch 11, dadurch gekennzeichnet, daß die zweite Bitleitung zwei generell parallel verlaufende Leitungen aufweist, die komplementäre Signale führen.
13. Zelle nach einem der Ansprüche 10 bis 12, dadurch gekenn­ zeichnet, daß die ersten und zweiten Bitleitungen und wenig­ stens eine der ersten und zweiten Wortleitungen als Metallei­ tungen ausgebildet sind.
14. Zelle nach Anspruch 13, dadurch gekennzeichnet, daß der erste Leitungstyp ein n-Typ ist.
DE19863641461 1985-12-13 1986-12-04 Statische dualport-speicherzelle in integrierter schaltungstechnik Withdrawn DE3641461A1 (de)

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DE (1) DE3641461A1 (de)
GB (2) GB2184287B (de)
HK (1) HK57490A (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0305771A2 (de) * 1987-09-04 1989-03-08 ANT Nachrichtentechnik GmbH Digitales Übertragungssystem mit vermittelndem Transmultiplexer

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2184287B (en) * 1985-12-13 1989-10-18 Intel Corp Integrated circuit dual port static memory cell
NL8800846A (nl) * 1988-04-05 1989-11-01 Philips Nv Geintegreerde schakeling met een programmeerbare cel.
US5770892A (en) * 1989-01-18 1998-06-23 Sgs-Thomson Microelectronics, Inc. Field effect device with polycrystalline silicon channel
US5135888A (en) * 1989-01-18 1992-08-04 Sgs-Thomson Microelectronics, Inc. Field effect device with polycrystalline silicon channel
US5801396A (en) * 1989-01-18 1998-09-01 Stmicroelectronics, Inc. Inverted field-effect device with polycrystalline silicon/germanium channel
EP0578915A3 (en) * 1992-07-16 1994-05-18 Hewlett Packard Co Two-port ram cell
JP2665644B2 (ja) * 1992-08-11 1997-10-22 三菱電機株式会社 半導体記憶装置
US6140684A (en) * 1997-06-24 2000-10-31 Stmicroelectronic, Inc. SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2184287B (en) * 1985-12-13 1989-10-18 Intel Corp Integrated circuit dual port static memory cell

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0305771A2 (de) * 1987-09-04 1989-03-08 ANT Nachrichtentechnik GmbH Digitales Übertragungssystem mit vermittelndem Transmultiplexer
DE3729585A1 (de) * 1987-09-04 1989-03-16 Ant Nachrichtentech Digitales uebertragungssystem mit vermittelndem transmultiplexer
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