DE3623910C2

DE3623910C2 -

Info

Publication number: DE3623910C2
Application number: DE19863623910
Authority: DE
Inventors: Hans 8021 Hohenschaeftlarn De Herkert; Juergen 8039 Puchheim De Plachetka
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1986-07-15
Filing date: 1986-07-15
Publication date: 1990-02-15
Also published as: DE3623910A1

Description

Die Erfindung bezieht sich auf ein Verfahren und eine Anordnung zur empfangsseitigen Synchronisierung eines Zeitmultiplexsignals mit einem Pulsrahmen einer Länge von m×n bit, in dem jedes m-te bit Teil eines Rahmen kennungswortes ist.

Aus dem Buch "Pulstechnik" von Hölzler und Holzwarth, Band 1, Grundlagen, Springer-Verlag, Berlin-Heidelberg- New York, 1975, Seite 403 sind derartige Pulsrahmen mit verteilter Synchronisation bekannt.

Aus der Patentschrift DE 30 15 744 C2 ist weiter ein Verfahren zur Rahmensynchronisation in einem digitalen Zeitmultiplex-Übertragungssystem bekannt, das mit Hilfe von programmierbaren Logikschaltungen wie handelsüblichen Mikroprozessoren mit zugeordneten Speichern und Peripheriegeräten durchgeführt werden kann. Der Rahmen enthält eine Reihe von N aufeinanderfolgenden Zeit schlitzen. Mindestens in einem Zeitschlitz ist mindestens ein Synchronisationsbit vorhanden, und M Rahmen enthalten ein ganzes Synchronisationsmuster. Bei diesem Verfahren beinhaltet ein erster Schritt ein Vergleichen jedes Bits einer Reihe von N aufeinanderfolgenden Zeit schlitzen mit dem (j+1)-ten bit eines Synchronisations musters, wobei j der unmittelbar vorhergehenden aufein anderfolgenden Anzahl Male, daß an dieser Bitstelle Übereinstimmung ermittelt war, entspricht, ein zweiter Schritt ein Ermitteln einer etwaigen Übereinstimmung je Bitstelle, ein dritter Schritt ein Aufzeichnen je Bitstelle, daß aufeinanderfolgende Übereinstimmung ermittelt worden ist, ein vierter Schritt ein Detektieren einer Anzahl M aufeinanderfolgender Male, daß an nur einer Bitstelle Übereinstimmung ermittelt wurde, und ein fünfter Schritt das Anmerken des Bits in der in dem vor hergehenden Schritt ermittelten Bitstelle als Synchro nisationsbit.

Der Erfindung liegt die Aufgabe zugrunde, ein einfacheres Synchronisierverfahren und eine Anordnung zur Durch führung dieses Verfahrens anzugeben.

Ausgehend von einem Verfahren der eingangs geschilderten Art wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß das Zeitmultiplexsignal nacheinander spaltenweise in z adressierbare Schreib-Lese-Speicher mit m Zeilen und n Spalten eingeschrieben wird, wobei der Inhalt einer Zeile als Datenwort bezeichnet wird, daß ein Mikroprozessor die m Datenwörter des ersten Schreib-Lese-Speichers nacheinander unter n-1mal zyklischer Vertauschung bis zur Erkennung des Rahmenkennungswortes mit einem Referenz- Rahmenkennungswort vergleicht, daß die Datenwörter der folgenden z-1 Schreib-Lese-Speicher, die in der gleichen Zeile stehen wie das Datenwort im ersten Schreib-Lese-Speicher, in dem das Rahmenkennungswort erkannt wurde, mit eben diesem Datenwort nacheinander verglichen werden, daß ein weiteres Einschreiben des Zeitmultiplexsignals nach Erkennen des Rahmenkennungs wortes in allen z Schreib-Lese-Speichern so lange unter brochen wird, daß nach Wiederaufnahme des Einschreibens das Rahmenkennungswort in allen z Schreib-Lese-Speichern in der mten Zeile steht und mit seinem Anfang in der ersten Spalte auftaucht, daß ein Synchronsignal abgege ben wird und daß die Prüfung auf Synchronität in vorge gebenen Zeitabständen wiederholt wird.

Für eine Synchronisierung eines 48-kbit/s-Telemetrie signals in Zwischenstellen und Leitungsendgeräten einer Lichtwellenleiter-Übertragungsstrecke ist es vorteil haft, wenn n=8, m=30 und z=3 gewählt wird. Das erfindungsgemäße Verfahren ist beispielsweise auch für 64-kbit/s-Signale geeignet.

Vorteilhaft ist es auch, wenn Bits des Rahmenkennungs wortes anderen Zwecken als der Rahmenerkennung dienen und das Referenz-Rahmenkennungswort diese Bits ausschließt.

Eine Anordnung zur Durchführung dieses Verfahrens läßt sich in vorteilhafter Weise realisieren, wenn z Schreib- Lese-Speicher vorgesehen sind, wenn ein Mikroprozessor mit einem Ausgang für Synchronitätsanzeigeimpulse vorge sehen ist, wenn ein Datenbus vorgesehen ist, der den Eingang der Synchronisieranordnung, die z Schreib-Lese- Speicher und den Mikroprozessor für einen Datenaustausch verbindet, und wenn Verbindungsleitungen zwischen dem Mikroprozessor und jeweils einem Schreib-Lese-Speicher zur Übertragung eines Speicherauswahlsignals vorgesehen sind.

Dabei ist es vorteilhaft, wenn als Anordnung ein Mikro prozessor mit integriertem Schreib-Lese-Speicher vorge sehen ist und wenn als Mikroprozessor mit integriertem Schreib-Lese-Speicher eine integrierte Schaltung der Familie 8051 vorgesehen ist.

Anhand von Ausführungsbeispielen wird die Erfindung nachstehend näher erläutert.

Fig. 1 und 2 zeigen je drei Matrizen zur Veranschau lichung von Speicherbelegungen und

Fig. 3 zeigt eine erfindungsgemäße Synchronisier anordnung.

Fig. 1 zeigt 3 Matrizen M 1, M 2 und M 3 mit jeweils m=30 Zeilen und n=8 Spalten.

Diese Matrizen M 1-M 3 sollen mit Bits eines Zeitmulti plexsignals belegt werden, dessen Pulsrahmen 240 bit enthält, von denen jedes 30. bit Teil eines Rahmenken nungswortes 00011011 ist. Die Bits des Zeitmultiplex signals werden jetzt spaltenweise Zeile für Zeile in die Matrix M 1 eingegeben. Das 1. bit gelangt demzufolge an den Platz n=1/m=1, das 30. bit an den Platz n=1/m=30, das 31. bit an den Platz n=2/m=1, das 60. bit an den Platz n=2/m=30, das 61. bit an den Platz n=3/m=1 usw. Ist die Matrix M 1 belegt, wird in gleicher Weise darauf die Matrix M 2 und danach die Matrix M 3 gefüllt. Da die Belegung der Matrix M 1 am Platz n=1/m=1 an einer beliebigen Stelle im Pulsrah men begann, ist die Position des Rahmenkennungswortes in der Matrix M 1 zunächst unbekannt. Da zwischen den ein zelnen Bits des Rahmenkennungswortes jedoch jeweils neunundzwanzig andere Bits liegen, muß das Rahmenken nungswort in einer Zeile der Matrix auftauchen. Der Anfang des Rahmenkennungswortes kann dabei jedoch in einer beliebigen Spalte liegen. Im Beispiel ist ange nommen, daß das Rahmenkennungswort in der Zeile 8 liegt und am Platz n=4/m=8 beginnt.

Hat man diese Position herausgefunden, dann kann man sofort nachprüfen, ob das Rahmenkennungswort in derselben Position auch in den Matrizen M 2 und M 3 auftaucht. Wird es dreimal hintereinander erkannt, wird angenommen, daß es sich tatsächlich um das Rahmenkennungswort und nicht um eine zufällig gleiche Bitfolge handelt.

Ist jetzt über das Rahmenkennungswort der Rahmenanfang bekannt, dann kann man die Matrizen M 1-M 3 neuerlich so belegen, daß in jede Matrix ein vollständiger Pulsrahmen eingeschrieben wird. Dann muß, wie es in Fig. 2 darge stellt ist, das Rahmenkennungswort in der 30. Zeile beginnend am Platz n=1/m=30 auftauchen.

Fig. 3 zeigt eine erfindungsgemäße Synchronisieranord nung. Sie enthält drei adressierbare Schreib-Lese-Spei- cher RAM 1, RAM 2 und RAM 3, einen Mikroprozessor µP, einen Datenbus B, Verbindungsleitungen L 1, L 2, L 3 sowie einen Eingang E und einen Synchronitätsanzeigeausgang S.

Das Zeitmultiplexsignal wird über den Eingang E in die Synchronisieranordnung eingespeist. Der Mikroprozessor µP gibt über die Verbindungsleitungen L 1, L 2 und L 3 Speicherauswahlsignale an die Schreib-Lese-Speicher RAM 1, RAM 2 und RAM 3 derart, daß die Speicher so gefüllt werden, wie es anhand der Fig. 1 beschrieben wurde. An schließend vergleicht der Mikroprozessor µP die Daten wörter im Schreib-Lese-Speicher RAM 1 zeilenweise unter deren zyklischer Vertauschung mit dem Referenz-Rahmen kennungswortes. Nachdem die Position des Rahmenkennungs wortes erkannt ist, überprüft der Mikroprozessor µP, ob das Rahmenkennungswort auch in derselben Position in den Schreib-Lese-Speichern RAM 2 und RAM 3 auftaucht. Wenn nein, muß das richtige Rahmenkennungswort in den rest lichen oder bei Verlust der Synchronität in diesem Moment nochmals in allen Zeilen des Schreib-Lese-Speichers RAM 1 gesucht und anschließend in den Schreib-Lese-Spei chern RAM 2 und RAM 3 überprüft werden. Wenn ja, werden die Schreib-Lese-Speicher RAM 1-RAM 3 erneut derart eingeschrieben, daß pro Schreib-Lese-Speicher jeweils ein ganzer Rahmen des Zeitmultiplexsignals abgespeichert wird. Das Rahmenkennungswort erscheint dann in der dreißigsten Zeile. Anschließend gibt der Mikroprozessor µP an seinem Ausgang S einen Synchronitätsanzeigeimpuls ab.

In regelmäßigen Zeitabständen wird nun überprüft, ob das Rahmenkennungswort an dieser Stelle noch vorhanden ist. Wenn nicht, wird ein neuer Synchronisiervorgang einge leitet.

Claims

1. Verfahren zur empfangsseitigen Synchronisierung eines Zeitmultiplexsignals mit einem Pulsrahmen einer Länge von m×n bit, in dem jedes m-te bit Teil eines Rahmenken nungswortes ist, dadurch gekennzeichnet,
daß das Zeitmultiplexsignal nacheinander spaltenweise in z adressierbare Schreib-Lese-Speicher (RAM 1, RAM 2, RAM 3) mit m Zeilen und n Spalten eingeschrieben wird (m×n-RAM), wobei der Inhalt einer Zeile als Datenwort bezeichnet wird,
daß ein Mikroprozessor (µP) die m Datenwörter des ersten Schreib-Lese-Speichers (RAM 1) nacheinander unter n-1 mal zyklischer Vertauschung bis zur Erkennung des Rahmenken nungswortes mit einem Referenz-Rahmenkennungswort vergleicht,
daß die Datenwörter der folgenden z-1 Schreib-Lese- Speicher (RAM 2, RAM 3), die in der gleichen Zeile stehen wie das Datenwort im ersten Schreib-Lese-Speicher (RAM 1), in dem das Rahmenkennungswort erkannt wurde, mit eben diesem Datenwort nacheinander verglichen werden,
daß ein weiteres Einschreiben des Zeitmultiplexsignals nach Erkennen des Rahmenkennungswortes in allen z Schreib-Lese-Speichern (RAM 1, RAM 2, RAM 3) so lange unter brochen wird, daß nach Wiederaufnahme des Einschreibens das Rahmenkennungswort in allen z Schreib-Lese-Speichern (RAM 1, RAM 2, RAM 3) in der m-ten Zeile steht und mit seinem Anfang in der ersten Spalte auftaucht,
daß ein Synchronsignal abgegeben wird und
daß die Prüfung auf Synchronität in vorgegebenen Zeit abständen wiederholt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß n=8 und m=30 gewählt wird.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß z=3 gewählt wird.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß Bits des Rahmenkennungswortes anderen Zwecken als der Rahmenerkennung dienen und daß das Referenz-Rahmenkennungswort diese Bits ausschließt.

5. Anordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 3 (Synchronisieranordnung), dadurch gekennzeichnet,
daß z Schreib-Lese-Speicher (RAM 1, RAM 2, RAM 3) vorgesehen sind,
daß ein Mikroprozessor (µP) mit einem Ausgang (S) für Synchronitätsanzeigeimpulse vorgesehen ist,
daß ein Datenbus (B) vorgesehen ist, der den Eingang (E) der Synchronisieranordnung, die z Schreib-Lese-Speicher (RAM 1, RAM 2, RAM 3) und den Mikroprozessor (µP) für einen Datenaustausch verbindet, und
daß Verbindungsleitungen (L 1, L 2, L 3) zwischen dem Mikro prozessor (µP) und jeweils einem Schreib-Lese-Speicher (RAM 1, RAM 2, RAM 3) zur Übertragung eines Speicher auswahlsignals vorgesehen sind.

6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß als Anordnung ein Mikroprozessor mit integriertem Schreib-Lese-Speicher vorgesehen ist.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß als Mikroprozessor mit integriertem Schreib-Lese- Speicher eine integrierte Schaltung der Familie 8051 vorgesehen ist.

8. Anordnung nach einem der Ansprüche 5-7, gekennzeichnet durch die Anwendung in einem Muldex für ein 48-kbit/s-Tele metriesignal in Zwischenstellen und Leitungsendgeräten einer Lichtwellenleiter-140- oder 565-Mbit/s-Über tragungsstrecke.