DE3616371A1 - Anordnung zur fehlersicherung bei datenuebertragungssystemen - Google Patents

Description

Die Erfindung betrifft eine Anordnung zur Fehlersicherung bei Datenübertragungssystemen, bestehend aus einem Zeichensender und einem Zeichenempfänger, mit einer ersten kontinuierlichen Zeichenverarbeitung über eine Datenfolge von jeweils z Bits des zu sendenden Datenstromes und Einfügung eines von dem jeweiligen Ergebnis dieser ersten Zeichenverarbeitung abhängigen Prüfbits in den zu sendenden Zeichenstrom auf der Sendeseite sowie einer zweiten kontinuierlichen Zeichenverarbeitung über die gleichen z Bits des empfangenen Datenstromes und Vergleich des Ergebnisses dieser zweiten Zeichenverarbeitung mit dem empfangenen Prüfbit zum Zwecke einer Fehlererkennung auf der Empfangsseite.

Eine solche Anordnung ist nicht nur für Übertragungssysteme geeignet, die systembedingt nur Einbitfehler erzeugen, sondern auch für Systeme, die bestimmte Muster von Mehrbitfehlern erzeugen.

Anordnungen zur Fehlersicherung in Systemen, die bei Abtastfehlern nicht nur Einbitfehler, sondern zusätzlich - oder auch ausschließlich - bestimmte Muster von Mehrbitfehlern erzeugen, sind bekannt.

Solche Einrichtungen stellen beispielsweise fest, ob die Anzahl der im Datenstrom enthaltenen Einsen gerade oder ungerade ist, und die so gezählte Parität wird für je z Datenbits durch ein Prüfbit mit übertragen. Diese Anordnungen haben den Nachteil, daß sie nur Fehlermuster mit ungerader Anzahl von Bits erkennen, wogegen Fehlermuster mit gerader Bitzahl die einfache Parität unverändert lassen und daher nicht registriert werden.

Ein solches Verfahren wird beispielsweise in Schaltungsprinzipien von Digitalanlagen, Prof. Dr. Martin Kulp, Rechenzentrum der Universität Stuttgart, 1976, Herstellung: E. Goltze KG, Göttingen beschrieben. Dabei wird erwähnt, daß mit 1 Paritätsbit zu häufig Doppel- und Mehrfachfehler nicht erkannt werden und als Ausweg werden zwei Verfahren mit mehreren Paritätsbits beschrieben.

Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung der eingangs genannten Art anzugeben, bei welcher eine Fehlersicherung über eine Datenfolge von z Bits mit nur einem Prüfbit so durchgeführt wird, daß bei möglichst vielen der auftretenden Bitfehlermuster eine Beeinflussung des Prüfbits und damit eine Fehlererkennung erfolgt.

Die Aufgabe wird gelöst, wie im Kennzeichen des Anspruchs 1 beschrieben.

Als Beispiel zur Darstellung einer erfindungsgemäßen Ausführung werden im folgenden an Hand von Figuren die Übertragung von Datensignalen mittels differentiell kodierter 4-PSK-Offset-Modulation behandelt.

Fig. 1 zeigt den Stand der Technik.

Fig. 2 zeigt die Gruppenaufteilung für n = 4 Bitblöcke.

Fig. 3 zeigt eine erfindungsgemäße Anordnung für n-Bitblöcke.

Fig. 4 zeigt eine erfindungsgemäße Anordnung für n = 4 Bitblöcke entsprechend der Gruppenaufteilung von Fig. 2.

Fig. 5 zeigt ein willkürliches Fehlerschema und

Fig. 6 zeigt die dazu gehörende Gruppenaufteilung.

Entsteht in einem solchen Zeichenempfänger ein durch Rauschen verursachter Abtastfehler, so ergeben sich an seinem Ausgang genau zwei Bitfehler, die durch ein fehlerfreies Datenbit getrennt sind. Zu diesem Schema läßt sich die folgende Unterteilung angeben:

Eine übliche Paritätszählung, welche feststellt, ob die Anzahl der im Datenstrom enthaltenen Einsen gerade oder ungerade ist, würde in keinem der vier dargestellten Fälle ansprechen.

Daher besteht eine weitere vorbekannte Lösung beispielsweise darin, dem Paritätszähler einen eins-durch-zwei- Binärteiler nachzuschalten, wie in Fig. 1 gezeigt.

Das erste der beiden JK-Flipflops zählt die im Datensignal enthaltenen Einsen, indem es bei jeder Eins kippt, d. h. seinen Ausgangszustand ändert. Das nachgeschaltete Flipflop wirkt als Binärteiler, dessen logischer Zustand nach Ablauf des aus z Datenbits bestehenden Zählintervalls unmittelbar als Paritätsbit verwendet wird.

Anhand der Funktionsweise dieser Schaltung läßt sich erkennen, daß lediglich die Fälle (a) und (d) zu Paritätsverletzungen führen.

Die erfindungsgemäße Anordnung verbessert in diesem Beispiel die Fehlersicherung, indem sie die Erkennung aller vier Fälle (a) bis (d) ermöglicht, und dennoch mit nur einem Prüfbit je Zählintervall auskommt.

Die Anzahl k der Blöcke, in welche die aus z Zeichen bestehende Datenfolge unterteilt wird, darf einen Wert zwischen 1 und 1/2 · z annehmen. Der Wert k = z wird insofern ausgeschlossen, als sich damit eine Gleichartigkeit der erfindungsgemäßen Anordnung mit der vorbekannten Lösung einer Zählung der einfachen Parität über jeweils z Datenbits ergibt.

Für die Praxis empfiehlt es sich, die Blocklänge auf etwa n = 10 Bit zu begrenzen, um den rechnerischen und den schaltungsmäßigen Aufwand klein zu halten.

Es zeigt sich, daß in vielen Fällen für ein Fehlermuster mehrere Blocklängen, sowie für eine Blocklänge mehrere Möglichkeiten der Gruppenbildung denkbar sind. Man führt die Gruppenzuordnung so aus, daß, entsprechend dem Anspruch 1, auch bei beliebiger Lage des Fehlermusters stets eine ungerade Anzahl der vorhandenen k Binärzahlen ihre Gruppe wechselt.

Eine für das Beispiel gültige Gruppenzuordnung zeigt die Fig. 2, Man erkennt, daß bei einem Abtastfehler immer genau ein Block seine Gruppe wechselt, und zwar auch dann, wenn die verfälschten Bits nicht beide in denselben Block fallen.

Eine Möglichkeit für einen Schaltungsaufbau zeigt Fig. 3. Die Daten werden in ein der Blocklänge entsprechendes n- Bit Schieberegister (1) eingeschrieben, an das eine Auswertelogik (2) angeschlossen ist. Der Ausgang der Auswertelogik (2), welche beispielsweise aus einem binären Festwertspeicher besteht, wird dem Paritätszähler (3) zugeführt, an dessen Ausgang das Prüfbit abgenommen werden kann. Die Taktung dieses Paritätszählers erfolgt über einen eins- durch-n Binärteiler (4) aus dem Systemtakt.

Für das vorgestellte Beispiel in Fig. 2 ergibt sich eine besonders einfache Realisierung für die Auswertelogik (2) aus Fig. 3, welche hier lediglich eine Exklusiv-ODER- Verknüpfung (5) zum Vergleich von Bit Nr. 2 und Bit Nr. 3 im Block erfordert (Fig. 4).

Das benötigte serielle Schieberegister (6) ist in diesem Fall sogar nur zwei Bit lang, und der Paritätszähler (3) wird über einen eins-durch-vier Binärteiler (7) aus dem Systemtakt gespeist.

Als Vorteil der erfindungsgemäßem Anordnung ergibt es sich, daß ein einzelner Abtastfehler eines Zeichenempfängers entweder in jedem Fall wie im Ausführungsbeispiel dargestellt oder wenigstens mit erhöhter Wahrscheinlichkeit gegenüber vorbekannten Systemen erkannt wird.

Abschließend wird darauf hingewiesen, daß die erfindungsgemäße Anordnung u. U. auch dann verwendbar ist, wenn der benutzte Zeichenempfänger bei einem Abtastfehler ein beliebiges von mehreren möglichen Fehlermustern erzeugt. Beispielsweise zeigt die Fig. 5 dazu ein denkbares Fehlerschema, welches aus vier verschiedenen Fehlermustern besteht, und Fig. 6 die entsprechende Gruppenzuordnung.

Claims (2)

1. Anordnung zur Fehlersicherung bei Datenübertragungssystemen, bestehend aus einem Zeichensender und einem Zeichenempfänger, mit einer ersten kontinuierlichen Zeichenverarbeitung über eine Datenfolge von jeweils z Bits des zu sendenden Datenstromes und Einfügung eines von dem jeweiligen Ergebnis dieser ersten Zeichenverarbeitung abhängigen Prüfbits in den zu sendenden Zeichenstrom auf der Sendeseite sowie einer zweiten kontinuierlichen Zeichenverarbeitung über die gleichen z Bits des empfangenen Datenstromes und Vergleich des Ergebnisses dieser zweiten Zeichenverarbeitung mit dem empfangenen Prüfbit zum Zwecke einer Fehlererkennung auf der Empfangsseite, dadurch gekennzeichnet, daß die aus z Zeichen bestehende Datenfolge in K Blöcke zu je n Bits unterteilt wird, indem die Daten einem Schieberegister (1) mit n Speicherzellen zugeführt sind und das Schieberegister (1) parallel ausgelesen wird, daß die parallel aus dem Schieberegister (1) ausgelesenen n Bits jeweils einer Auswertelogik (2) zugeführt sind, daß in der Auswertelogik (2) alle möglichen 2 ⁿ verschiedene Binärzahlen mit n Bit-Wortlänge derart gespeichert sind, daß genau zwei Gruppen gebildet sind, wobei eine Gruppe durch eine 0 und die andere Gruppe durch eine 1 gekennzeichnet ist, daß der jeweilige Block mit n Bit, mit den 2 ⁿ gespeicherten Binärzahlen verglichen wird, bis Identität festgestellt ist, daß je nach der Zugehörigkeit des festgestellten identischen Binärworts die betreffende Gruppenkennung 0 oder 1 am Ausgang der Auswertelogik anliegt, daß die Aufteilung der beiden Gruppen so gewählt ist, daß bei jeder durch einen einzelnen Abtastfehler des Zeichenempfängers erfolgten Erzeugung eines Mehrfachfehlermusters eine ungerade Zahl von den in der Datenfolge vorhandenen k Blöcken die Gruppenzugehörigkeit wechselt, daß die Gruppenkennung am Ausgang der Auswertelogik (2) einem Paritätszähler (3) zugeführt ist, der sein Ausgangsbit jeweils wechselt von 0 auf 1 oder umgekehrt, wenn an seinem Eingang eine 1 ansteht, daß der Paritätszähler (3) so getaktet ist, daß er nach jeweils einem Block weitergeschaltet wird und daß das letzte Ausgangsbit am Paritätszähler, das zum letzten Block der z Daten gehört, als Prüfbit zum Vergleich mit dem entsprechenden zu z Zeichen gehörenden separat übertragenen Prüfbit weitergeführt ist.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß für Übertragungssysteme, in denen keine solche Blöcke gewählt werden können, die eine solche Aufteilung in zwei Gruppen gestatten, so daß bei jeder durch einen einzelnen Abtastfehler des Zeichenempfängers erfolgten Erzeugung eines Mehrfachfehlermusters eine ungerade Zahl von den in der Datenfolge vorhandenen k Blöcken die Gruppenzugehörigkeit wechselt, die Aufteilung wenigstens so gewählt ist, daß bei einem einzelnen Abtastfehler des Zeichenempfängers mit wenigstens 50% Wahrscheinlichkeit eine ungerade Zahl von den in der Datenfolge vorhandenen k Blöcken die Gruppenzugehörigkeit wechselt.