DE3604834A1 - Schaltungsanordnung zur regeneration des bittaktes aus dem empfangssignal bei digitalen uebertragungseinrichtungen - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Regeneration des Bittaktes aus dem Empfangssignal bei digitalen Übertragungseinrichtungen nach dem Oberbegriff des Patentanspruches 1.

Aus der DE-AS 12 87 609 ist ein Verfahren und Anordnung zur Schrittsynchronisation in Synchronübertragungssystemen bekannt, wobei empfangsseitig ein Frequenzgenerator vorgesehen ist, dem eine Teilerstufe und eine Teilerkette nachgeschaltet ist. Außerdem ist ein Vergleicher vorgesehen, womit festgestellt wird, ob die Phasenlage des Eingangssignals von der Phasenlage der empfangsseitig erzeugten Frequenz abweicht. Wenn dies der Fall ist, so werden sogenannte Vergleichsimpulse erzeugt. In Abhängigkeit davon, welches Ausgangspotential an der Teilerkette vorliegt, wird entweder die Teilerkette schneller oder langsamer fortgeschaltet. Abgesehen davon, daß diese Schaltungsanordnung zur Schrittsynchronisation relativ aufwendig ist, dauert es auch verhältnismäßig lange, bis bei einer ungleichen Phasenlage die Synchronisation abgeschlossen ist. Außerdem kann es vorkommen, daß durch im Empfangssignal vorhandene Störungen fälschlicherweise Synchronisierbefehle erzeugt werden.

Die Aufgabe der Erfindung besteht darin, eine Schaltungsanordnung vorzustellen, womit bei geringem Aufwand ein sehr schneller Synchronisationsvorgang erreicht wird, wobei außerdem der Einfluß von Störungen auf dem Empfangssignal weitgehend ausgeschlossen sind. Diese Aufgabe wird durch eine Merkmalskombination gelöst, wie sie im Patentanspruch 1 angegeben ist.

Damit wird in vorteilhafter Weise erreicht, daß ohne die Notwendigkeit einer Phasenvergleichsschaltung die Phasenlage des empfangsseitig erzeugten Bittaktes immer so eingestellt ist, daß die Informationsabfrage genau zum Zeitpunkt der Bitmitte erfolgen kann. Mit den aus den Unteransprüchen sich ergebenden Weiterbildungen der Erfindungen wird u. a. erreicht, daß der Synchronisiervorgang noch weiter vereinfacht wird. Die gesamte Schaltungsanordnung besteht aus nur wenigen integrierten Schaltungen.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand von Zeichnungen näher erläutert. Es zeigt:

Fig. 1 den Stromlaufplan der erfindungsgemäßen Schaltungsanordnung,

Fig. 2 das zugehörige Impulsdiagramm.

In der Fig. 1 ist ein Taktgenerator TG dargestellt, dessen Ausgangssignal einen als Taktteiler TT dienenden Zähler weiterschaltet. Im Beispiel handelt es sich um einen Vier-Bit-Zähler, so daß der am Ausgang D erscheinende Bittakt BT eine Frequenz hat, die 1/16 der Taktgeneratorfrequenz entspricht. Wenn also die Frequenz des Bittaktes BT, die mit der Frequenz des Eingangssignals ES übereinstimmen muß, 2,048 MHz beträgt, so muß in diesem Fall die Frequenz des Taktgenerators TG 16 × so groß sein, als 32,768 MHz betragen. Die entsprechenden Impulsbilder sind in Fig. 2 mit FTG und D bezeichnet.

An die Ausgänge A, B, C und D des als Taktteiler TT dienenden Zählers ist eine Dekodierung DEC angeschlossen. Mit den Ausgängen dieser Dekodierung DEC wird ein sogenanntes Fenster F gebildet, indem mindestens ein Ausgang die Zeitspanne liefert, in der eine Synchronisierung vorbereitet wird. Die Breite dieses Fensters kann entweder, wie in der Fig. 2 dargestellt ist, nur so groß sein wie ein Zählschritt, oder es können mehrere Zählschritte zusammengefaßt werden. Die zeitliche Lage dieses Fensters ist so gewählt, daß in dieser Zeit der Flankenwechsel des Eingangssignals ES erscheint. Mit dem von der Dekodierung DEC abgegebenen Impuls F wird das erste Flip- Flop FF 1 so vorbereitet, daß es mit dem Flankenwechsel des Eingangssignals ES in seine Arbeitslage gekippt werden kann. Mit dem Ausgang des ersten Flip-Flops FF 1 wird der Dateneingang eines nachgeschalteten Flip-Flops FF 2 so vorbereitet, daß mit dem nächsten Flankenwechsel des Taktgenerators TG dieses in seine Arbeitslage gebracht werden kann. Daraufhin erscheint an seinem Ausgang ein Synchronisierimpuls SI, womit das erste Flip-Flop FF 1 an seinem Rücksetzeingang R in seine Ruhelage gebracht wird. Außerdem wird mit diesem Synchronisierimpuls SI der als Taktteiler TT dienende Zähler beaufschlagt, wodurch er zwangsweise in eine Stellung gebracht wird, die als Binärwert an den Schaltpunkten P 1, P 2, P 3 und P 4 als Binärwert vorgegeben ist.

Da der Flankenwechsel des Bittaktes BT beim Übergang des als Taktteiler TT dienenden Zählers vom Binärschritt 7 zum Binärschritt 8 stattfindet, muß bei den in Fig. 2 dargestellten zeitlichen Verhältnissen der Zähler auf den Binärwert 5 gebracht werden, wenn der Synchronisierimpuls SI erscheint, damit der Flankenwechsel des Bittaktes BT (siehe D in Fig. 2) zur Bitmitte BM des Eingangssignals ES erscheint. Der Synchronisierimpuls SI wird dadurch beendet, daß mit dem nächsten gleichartigen Flankenwechsel des Taktgenerators TG das zweite Flip-Flop FF 2 in seine Ruhelage gebracht wird, weil inzwischen sich das erste Flip-Flop FF 1 ebenfalls in seiner Ruhelage befindet.

Wie aus der Fig. 1 ersichtlich ist, kann ein Synchronisierimpuls SI nur entstehen, wenn der Flankenwechsel des Eingangssignals ES erwartet wird, wie dies in Fig. 2 schraffiert dargestellt ist. Damit ist gewährleistet, daß außerhalb dieser Zeitspanne auftretende Störungen auf dem Eingangssignal ES nicht zu einem fälschlichen Synchronisierimpuls SI führen können. Die Länge dieser Zeitspanne, also die Breite des sogenannten Fensterimpulses F kann dann besonders eingeengt werden, wenn die Frequenz des Taktgenerators FTG größer oder kleiner ist als die 16-fache Nominalfrequenz des Eingangssignals ES. Bei dem in Fig. 2 dargestellten Diagramm ist diese Situation wiedergegeben, wobei der Einzelzählschritt 3 als Fensterimpuls F von der Dekodierung DEC abgenommen wird. Wenn die Frequenz des Taktgenerators FTG in diesem Fall nicht wie nominal notwendig 32,768 MHz sonderen beispielsweise 32,8 MHz beträgt, so kann mit Sicherheit erwartet werden, daß innerhalb der Zeitspanne dieses kurzen Zeitfensters F der Flankenwechsel des Eingangssignals ES stattfindet. Da der als Taktteiler TT dienende Zähler auch bei Berücksichtigung der Oszillatortoleranzen in diesem Fall immer etwas schneller weitergezählt wird als dies zum Erreichen der Frequenz des Bittaktes BT notwendig wäre, muß die durch den Synchronisierimpuls SI bewirkte Korrektur immer nur in einer Richtung erfolgen. Sollte es also vorkommen, daß der als Taktteiler TT eingesetzte Zähler bereits den Schritt 6 erreicht hat, weil seit dem letzten Flankenwechsel des Eingangssignals ES keine Synchronisierung mehr stattgefunden hat, so wird der Zähler mit dem Erscheinen des Flankenwechsel des Eingangssignals ES mit der erfindungsgemäßen Schaltungsanordnung zwangsweise auf den Schritt 5 zurückgesetzt. Wie aus dem Impulsdiagramm in Fig. 2 ersichtlich ist, ergibt sich durch die Lage des dabei entstehenden Synchronisierimpulses SI, daß der Flankenwechsel des Bittaktes BT, also am Ausgang D des Zählers exakt zur Bitmitte BM des Eingangssignals ES stattfindet.

Die gleiche Schaltungsanordnung läßt sich auch dann anwenden, wenn die Nominalfrequenz des Taktgenerators TG geringer ist, als dies zum Erreichen der Frequenz des Bittaktes BT erforderlich ist. Die zeitliche Lage des sogenannten Fenster F mußte dann an einem anderen Ausgang, beispielsweise am Ausgang 2 der Dekodierung DEC abgenommen werden. Durch die Verschiebung der Nominalfrequenz des Taktgenerators TG gegenüber dem 16-fachen Wert der Frequenz des Eingangssignals ES ergibt sich auch eine entsprechende Verschiebung der Frequenz des Bittaktes BT, so daß die Korrektur des als Taktteiler TT dienenden Zählers immer nur in einer Richtung erfolgen muß. Dadurch kann die Zeitspanne, also die Breite des Fensterimpulses F so eng toleriert werden, wie dies im Diagramm in Fig. 2 dargestellt ist, so daß der Einfluß von Störungen auf das Synchronisierverhalten nahezu ausgeschlossen ist. Da bei dieser Schaltungsanordnung außerdem die Zählerkorrektur jeweils nur um einen Schritt erforderlich ist, ergibt sich eine drastische Verringerung des beim Synchronisiervorgangs entstehenden Jitter auf dem Bittakt BT.

Claims (7)

1. Schaltungsanordnung zur Regeneration des Bittaktes aus dem Empfangssignal bei digitalen Übertragungseinrichtungen, wobei empfangsseitig ein Taktgenerator vorgesehen ist, dessen Nominalfrequenz ein Vielfaches der Nominalfrequenz des Bittaktes des Empfangssignals beträgt, wobei mit einem Taktteiler die Frequenz des Taktgenerators auf diejenige des Empfangssignals geteilt wird, und wobei der Taktteiler von den Flankenwechseln des Empfangssignals zwecks Synchronisierung auf den Bittakt des Empfangssignals auf einen bestimmten Wert eingestellt wird, dadurch gekennzeichnet, daß an den Taktteiler (TT) eine Dekodierung (DEC) angeschlossen ist, womit ausschließlich zu der Zeitspanne, in der ein Flankenwechsel des Eingangssignals (ES) erwartet wird, die Erzeugung eines definierten Synchronisierimpulses (SI) vorbereitet wird, und daß nur beim Entstehen dieses Synchronisierimpulses (SI) eine zwangsweise Einstellung des als Taktteilers (TT) dienenden Zählers erfolgen kann.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur Erhöhung der Störsicherheit gegenüber dem Empfangssignal (ES) überlagerten Störungen die Zeitspanne, in der ein Flankenwechsel des Eingangssignals (ES) zu einem die Synchronisierung bewirkenden Synchronisierimpuls (SI) führt, so klein gemacht wird, wie es zur Aufrechterhaltung des Synchronbetriebs unbedingt notwendig ist, wobei der Zähler des Taktteilers jeweils nur um einen Schritt vor- oder zurückgesetzt wird.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Nominalfrequenz des Oszillators im Taktgeber (TG), dividiert durch das Teilverhältnis des Taktteilers (TT), geringfügig gegenüber der Nominalfrequenz des Bittaktes des Empfangssignals (ES) verschoben ist.

4. Schaltungsanordnung nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß aufgrund der Verschiebung der Nominalfrequenz des Oszillators im Taktgeber (TG) die Korrektur des Zählers im Taktteiler (TT) immer nur in einer, der Verschiebung der Nominalfrequenz entgegengesetzten Richtung erfolgt, und daß deshalb die Zeitspanne, in der ein Flankenwechsel des Eingangssignals zu einem Synchronisierimpuls (SI) führt, noch weiter verkleinert werden kann.

5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die definierte Länge des Synchronisierimpulses (SI) durch eine vom Taktgenerator (TG) gesteuerte monostabile Flip-Flop-Anordnung erreicht wird.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die monostabile Flip-Flop-Anordnung aus zwei hintereinander geschalteten bistabilen Flip-Flops (FF 1) anspricht, wenn der Flankenwechsel des Empfangssignals (ES) bei einer vorbestimmten Zählerstellung des Taktteilers (TT) erscheint, und das zweite Flip-Flop (FF 2) daraufhin nur während der nachfolgenden Taktperiode des Taktgebers (TG) in seine Arbeitslage gebracht wird, wobei es den Synchronisierimpuls (SI) abgibt.

7. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß durch den Synchronisierimpuls (SI) der als Taktteiler (TT) dienende Zähler auf einen wahlfrei eingestellten Binärwert gebracht wird, der garantiert, daß die Taktflanke des empfangsseitig erzeugten Bittaktes (BT) zur Zeit der maximalen Augenöffnung des Empfangssignals (ES) erscheint.