DE3604834A1

DE3604834A1 - Circuit arrangement for regenerating the bit clock from the received signal in digital transmission devices

Info

Publication number: DE3604834A1
Application number: DE19863604834
Authority: DE
Inventors: Juergen Dipl Ing Zilias
Original assignee: Telefonbau und Normalzeit GmbH
Current assignee: Tenovis GmbH and Co KG
Priority date: 1986-02-15
Filing date: 1986-02-15
Publication date: 1987-09-03
Also published as: DE3604834C2

Abstract

A decoder is connected to a clock divider which reduces the frequency of a clock generator to the frequency of the input signal, with which decoder the time span in which an edge change of the input signal is expected is decoded out. Only at this time is the generation of a defined sync pulse permitted, a forced setting being carried out on the counter which serves as the clock divider.

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Regeneration des Bittaktes aus dem Empfangssignal bei digitalen Übertragungseinrichtungen nach dem Oberbegriff des Patentanspruches 1.The invention relates to a circuit arrangement for Regeneration of the bit clock from the received signal in digital Transmission devices according to the preamble of claim 1.

Aus der DE-AS 12 87 609 ist ein Verfahren und Anordnung zur Schrittsynchronisation in Synchronübertragungssystemen bekannt, wobei empfangsseitig ein Frequenzgenerator vorgesehen ist, dem eine Teilerstufe und eine Teilerkette nachgeschaltet ist. Außerdem ist ein Vergleicher vorgesehen, womit festgestellt wird, ob die Phasenlage des Eingangssignals von der Phasenlage der empfangsseitig erzeugten Frequenz abweicht. Wenn dies der Fall ist, so werden sogenannte Vergleichsimpulse erzeugt. In Abhängigkeit davon, welches Ausgangspotential an der Teilerkette vorliegt, wird entweder die Teilerkette schneller oder langsamer fortgeschaltet. Abgesehen davon, daß diese Schaltungsanordnung zur Schrittsynchronisation relativ aufwendig ist, dauert es auch verhältnismäßig lange, bis bei einer ungleichen Phasenlage die Synchronisation abgeschlossen ist. Außerdem kann es vorkommen, daß durch im Empfangssignal vorhandene Störungen fälschlicherweise Synchronisierbefehle erzeugt werden.From DE-AS 12 87 609 a method and arrangement for Step synchronization known in synchronous transmission systems, a frequency generator being provided at the receiving end is followed by a divider stage and a divider chain is. A comparator is also provided, which determines is whether the phase of the input signal from the Phase position of the frequency generated at the receiving end deviates. If this is the case, so-called comparison pulses generated. Depending on what output potential on the divider chain, either the Divider chain advanced faster or slower. Except of the fact that this circuit arrangement for step synchronization is relatively complex, it also takes a relatively long time, until synchronization is completed in the event of an unequal phase position is. It can also happen that in Received signal incorrectly existing interference Synchronization commands are generated.

Die Aufgabe der Erfindung besteht darin, eine Schaltungsanordnung vorzustellen, womit bei geringem Aufwand ein sehr schneller Synchronisationsvorgang erreicht wird, wobei außerdem der Einfluß von Störungen auf dem Empfangssignal weitgehend ausgeschlossen sind. Diese Aufgabe wird durch eine Merkmalskombination gelöst, wie sie im Patentanspruch 1 angegeben ist.The object of the invention is a circuit arrangement to introduce what a very easy faster synchronization process is achieved, whereby also the influence of interference on the received signal are largely excluded. This task is accomplished by solved a combination of features, as in claim 1 is specified.

Damit wird in vorteilhafter Weise erreicht, daß ohne die Notwendigkeit einer Phasenvergleichsschaltung die Phasenlage des empfangsseitig erzeugten Bittaktes immer so eingestellt ist, daß die Informationsabfrage genau zum Zeitpunkt der Bitmitte erfolgen kann. Mit den aus den Unteransprüchen sich ergebenden Weiterbildungen der Erfindungen wird u. a. erreicht, daß der Synchronisiervorgang noch weiter vereinfacht wird. Die gesamte Schaltungsanordnung besteht aus nur wenigen integrierten Schaltungen.This is achieved in an advantageous manner that without the Necessity of a phase comparison circuit the phase position of the bit clock generated at the receiving end is always set in this way is that the information request is made exactly at the time of the Bit center can be done. With those from the dependent claims themselves resulting developments of the inventions u. a. reached, that the synchronization process is further simplified. The entire circuit arrangement consists of only a few integrated circuits.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand von Zeichnungen näher erläutert. Es zeigt:An embodiment of the invention is described below explained in more detail by drawings. It shows:

Fig. 1 den Stromlaufplan der erfindungsgemäßen Schaltungsanordnung, Fig. 1 shows the circuit diagram of the circuit arrangement according to the invention,

Fig. 2 das zugehörige Impulsdiagramm. Fig. 2 shows the associated pulse diagram.

In der Fig. 1 ist ein Taktgenerator TG dargestellt, dessen Ausgangssignal einen als Taktteiler TT dienenden Zähler weiterschaltet. Im Beispiel handelt es sich um einen Vier-Bit-Zähler, so daß der am Ausgang D erscheinende Bittakt BT eine Frequenz hat, die 1/16 der Taktgeneratorfrequenz entspricht. Wenn also die Frequenz des Bittaktes BT, die mit der Frequenz des Eingangssignals ES übereinstimmen muß, 2,048 MHz beträgt, so muß in diesem Fall die Frequenz des Taktgenerators TG 16 × so groß sein, als 32,768 MHz betragen. Die entsprechenden Impulsbilder sind in Fig. 2 mit FTG und D bezeichnet.In FIG. 1, a timing generator TG is shown, whose output signal switches a further serving as a clock divider TT counter. In the example, it is a four-bit counter, so that the bit clock BT appearing at output D has a frequency that corresponds to 1/16 of the clock generator frequency. If the frequency of the bit clock BT , which must match the frequency of the input signal ES , is 2.048 MHz, then the frequency of the clock generator TG must be 16 × as high as 32.768 MHz in this case. The corresponding pulse images are designated FTG and D in FIG. 2.

An die Ausgänge A, B, C und D des als Taktteiler TT dienenden Zählers ist eine Dekodierung DEC angeschlossen. Mit den Ausgängen dieser Dekodierung DEC wird ein sogenanntes Fenster F gebildet, indem mindestens ein Ausgang die Zeitspanne liefert, in der eine Synchronisierung vorbereitet wird. Die Breite dieses Fensters kann entweder, wie in der Fig. 2 dargestellt ist, nur so groß sein wie ein Zählschritt, oder es können mehrere Zählschritte zusammengefaßt werden. Die zeitliche Lage dieses Fensters ist so gewählt, daß in dieser Zeit der Flankenwechsel des Eingangssignals ES erscheint. Mit dem von der Dekodierung DEC abgegebenen Impuls F wird das erste Flip- Flop FF 1 so vorbereitet, daß es mit dem Flankenwechsel des Eingangssignals ES in seine Arbeitslage gekippt werden kann. Mit dem Ausgang des ersten Flip-Flops FF 1 wird der Dateneingang eines nachgeschalteten Flip-Flops FF 2 so vorbereitet, daß mit dem nächsten Flankenwechsel des Taktgenerators TG dieses in seine Arbeitslage gebracht werden kann. Daraufhin erscheint an seinem Ausgang ein Synchronisierimpuls SI, womit das erste Flip-Flop FF 1 an seinem Rücksetzeingang R in seine Ruhelage gebracht wird. Außerdem wird mit diesem Synchronisierimpuls SI der als Taktteiler TT dienende Zähler beaufschlagt, wodurch er zwangsweise in eine Stellung gebracht wird, die als Binärwert an den Schaltpunkten P 1, P 2, P 3 und P 4 als Binärwert vorgegeben ist. A decoding DEC is connected to the outputs A, B, C and D of the counter serving as a clock divider TT . A so-called window F is formed with the outputs of this decoding DEC , in that at least one output supplies the time period in which a synchronization is prepared. The width of this window can either, as shown in FIG. 2, only be as large as one counting step, or several counting steps can be combined. The timing of this window is selected so that the edge change of the input signal ES appears during this time. The first flip-flop FF 1 is prepared with the pulse F emitted by the decoding DEC so that it can be tilted into its working position with the edge change of the input signal ES . With the output of the first flip-flop FF 1 , the data input of a downstream flip-flop FF 2 is prepared so that it can be brought into its working position with the next edge change of the clock generator TG . A synchronizing pulse SI then appears at its output, which brings the first flip-flop FF 1 to its rest position at its reset input R. In addition, this synchronization pulse SI is applied to the counter serving as a clock divider TT , as a result of which it is forcibly brought into a position which is specified as a binary value at the switching points P 1 , P 2 , P 3 and P 4 as a binary value.

Da der Flankenwechsel des Bittaktes BT beim Übergang des als Taktteiler TT dienenden Zählers vom Binärschritt 7 zum Binärschritt 8 stattfindet, muß bei den in Fig. 2 dargestellten zeitlichen Verhältnissen der Zähler auf den Binärwert 5 gebracht werden, wenn der Synchronisierimpuls SI erscheint, damit der Flankenwechsel des Bittaktes BT (siehe D in Fig. 2) zur Bitmitte BM des Eingangssignals ES erscheint. Der Synchronisierimpuls SI wird dadurch beendet, daß mit dem nächsten gleichartigen Flankenwechsel des Taktgenerators TG das zweite Flip-Flop FF 2 in seine Ruhelage gebracht wird, weil inzwischen sich das erste Flip-Flop FF 1 ebenfalls in seiner Ruhelage befindet.Since the edge change of the bit clock BT takes place during the transition of the counter serving as clock divider TT from the binary step 7 to the binary step 8 , the counter must be brought to the binary value 5 in the temporal relationships shown in FIG. 2 when the synchronization pulse SI appears so that the edge change of the bit clock BT (see D in FIG. 2) appears at the bit center BM of the input signal ES . The synchronization pulse SI is ended by the fact that the second flip-flop FF 2 is brought into its rest position with the next similar edge change of the clock generator TG , because the first flip-flop FF 1 is now also in its rest position.

Wie aus der Fig. 1 ersichtlich ist, kann ein Synchronisierimpuls SI nur entstehen, wenn der Flankenwechsel des Eingangssignals ES erwartet wird, wie dies in Fig. 2 schraffiert dargestellt ist. Damit ist gewährleistet, daß außerhalb dieser Zeitspanne auftretende Störungen auf dem Eingangssignal ES nicht zu einem fälschlichen Synchronisierimpuls SI führen können. Die Länge dieser Zeitspanne, also die Breite des sogenannten Fensterimpulses F kann dann besonders eingeengt werden, wenn die Frequenz des Taktgenerators FTG größer oder kleiner ist als die 16-fache Nominalfrequenz des Eingangssignals ES. Bei dem in Fig. 2 dargestellten Diagramm ist diese Situation wiedergegeben, wobei der Einzelzählschritt 3 als Fensterimpuls F von der Dekodierung DEC abgenommen wird. Wenn die Frequenz des Taktgenerators FTG in diesem Fall nicht wie nominal notwendig 32,768 MHz sonderen beispielsweise 32,8 MHz beträgt, so kann mit Sicherheit erwartet werden, daß innerhalb der Zeitspanne dieses kurzen Zeitfensters F der Flankenwechsel des Eingangssignals ES stattfindet. Da der als Taktteiler TT dienende Zähler auch bei Berücksichtigung der Oszillatortoleranzen in diesem Fall immer etwas schneller weitergezählt wird als dies zum Erreichen der Frequenz des Bittaktes BT notwendig wäre, muß die durch den Synchronisierimpuls SI bewirkte Korrektur immer nur in einer Richtung erfolgen. Sollte es also vorkommen, daß der als Taktteiler TT eingesetzte Zähler bereits den Schritt 6 erreicht hat, weil seit dem letzten Flankenwechsel des Eingangssignals ES keine Synchronisierung mehr stattgefunden hat, so wird der Zähler mit dem Erscheinen des Flankenwechsel des Eingangssignals ES mit der erfindungsgemäßen Schaltungsanordnung zwangsweise auf den Schritt 5 zurückgesetzt. Wie aus dem Impulsdiagramm in Fig. 2 ersichtlich ist, ergibt sich durch die Lage des dabei entstehenden Synchronisierimpulses SI, daß der Flankenwechsel des Bittaktes BT, also am Ausgang D des Zählers exakt zur Bitmitte BM des Eingangssignals ES stattfindet.As can be seen from FIG. 1, a synchronization pulse SI can only arise if the edge change of the input signal ES is expected, as is shown hatched in FIG. 2. This ensures that interference occurring on the input signal ES outside of this time period cannot lead to an incorrect synchronization pulse SI . The length of this time span, that is to say the width of the so-called window pulse F, can then be particularly narrowed if the frequency of the clock generator FTG is greater or less than 16 times the nominal frequency of the input signal ES . This situation is reproduced in the diagram shown in FIG. 2, the individual counting step 3 being taken as a window pulse F from the decoding DEC . If the frequency of the clock generator FTG in this case is not 32.768 MHz but, for example, 32.8 MHz as nominally necessary, it can be safely expected that the edge change of the input signal ES will take place within the period of this short time window F. Since the counter serving as clock divider TT is always counted up a little faster than would be necessary to reach the frequency of the bit clock BT, even if the oscillator tolerances are taken into account, the correction caused by the synchronization pulse SI must only ever be carried out in one direction. If it should happen that the counter used as the clock divider TT has already reached step 6 because no synchronization has taken place since the last edge change of the input signal ES , the counter becomes forced when the edge change of the input signal ES occurs with the circuit arrangement according to the invention reset to step 5 . As can be seen from the pulse diagram in FIG. 2, the position of the resulting synchronization pulse SI means that the edge change of the bit clock BT , that is to say at the output D of the counter, takes place exactly at the bit center BM of the input signal ES .

Die gleiche Schaltungsanordnung läßt sich auch dann anwenden, wenn die Nominalfrequenz des Taktgenerators TG geringer ist, als dies zum Erreichen der Frequenz des Bittaktes BT erforderlich ist. Die zeitliche Lage des sogenannten Fenster F mußte dann an einem anderen Ausgang, beispielsweise am Ausgang 2 der Dekodierung DEC abgenommen werden. Durch die Verschiebung der Nominalfrequenz des Taktgenerators TG gegenüber dem 16-fachen Wert der Frequenz des Eingangssignals ES ergibt sich auch eine entsprechende Verschiebung der Frequenz des Bittaktes BT, so daß die Korrektur des als Taktteiler TT dienenden Zählers immer nur in einer Richtung erfolgen muß. Dadurch kann die Zeitspanne, also die Breite des Fensterimpulses F so eng toleriert werden, wie dies im Diagramm in Fig. 2 dargestellt ist, so daß der Einfluß von Störungen auf das Synchronisierverhalten nahezu ausgeschlossen ist. Da bei dieser Schaltungsanordnung außerdem die Zählerkorrektur jeweils nur um einen Schritt erforderlich ist, ergibt sich eine drastische Verringerung des beim Synchronisiervorgangs entstehenden Jitter auf dem Bittakt BT.The same circuit arrangement can also be used when the nominal frequency of the clock generator TG is lower than is necessary to reach the frequency of the bit clock BT . The time position of the so-called window F then had to be taken at another output, for example at output 2 of the decoding DEC . By shifting the nominal frequency of the clock generator TG relative to the 16-fold value of the frequency of the input signal ES , there is also a corresponding shift in the frequency of the bit clock BT , so that the counter serving as clock divider TT must only be corrected in one direction. As a result, the time span, that is to say the width of the window pulse F , can be tolerated as closely as is shown in the diagram in FIG. 2, so that the influence of disturbances on the synchronization behavior is virtually excluded. Since in this circuit arrangement the counter correction is also only required by one step in each case, there is a drastic reduction in the jitter on the bit clock BT which arises during the synchronization process.

Claims

1.Circuit arrangement for the regeneration of the bit clock from the received signal in digital transmission devices, a clock generator being provided on the receiving side, the nominal frequency of which is a multiple of the nominal frequency of the bit clock of the received signal, the frequency of the clock generator being divided into that of the received signal with a clock divider, and wherein the clock divider is set to a certain value by the edge changes of the received signal for the purpose of synchronization with the bit clock of the received signal, characterized in that a decoding ( DEC ) is connected to the clock divider ( TT ), so that only at the time period in which an edge change of the Input signal ( ES ) is expected, the generation of a defined synchronization pulse ( SI ) is prepared, and that only when this synchronization pulse ( SI ) arises can the counter serving as a clock divider ( TT ) be forced to be set.

2. Circuit arrangement according to claim 1, characterized in that in order to increase the interference immunity to the received signal ( ES ) superimposed interference, the period in which an edge change of the input signal ( ES ) leads to a synchronization pulse ( SI ) causing synchronization, is made so small , as is absolutely necessary to maintain the synchronous operation, the counter of the clock divider being incremented or incremented by only one step at a time.

3. Circuit arrangement according to claim 1, characterized in that the nominal frequency of the oscillator in the clock generator ( TG ), divided by the part ratio of the clock divider ( TT ), is slightly shifted relative to the nominal frequency of the bit clock of the received signal ( ES ).

4. Circuit arrangement according to claims 2 and 3, characterized in that due to the shift in the nominal frequency of the oscillator in the clock generator ( TG ), the correction of the counter in the clock divider ( TT ) always takes place only in one direction, the shift in the nominal frequency, and that therefore the time period in which an edge change of the input signal leads to a synchronization pulse ( SI ) can be reduced even further.

5. A circuit arrangement according to claim 1, characterized in that the defined length of the synchronization pulse ( SI ) is achieved by a monostable flip-flop arrangement controlled by the clock generator ( TG ).

6. Circuit arrangement according to claim 5, characterized in that the monostable flip-flop arrangement of two series-connected bistable flip-flops ( FF 1 ) responds when the edge change of the received signal ( ES ) appears at a predetermined counter position of the clock divider ( TT ) , and the second flip-flop ( FF 2 ) is then only brought into its working position during the subsequent clock period of the clock generator ( TG ), whereby it emits the synchronization pulse ( SI ).

7. Circuit arrangement according to claim 1, characterized in that the synchronizing pulse ( SI ) which serves as a clock divider ( TT ) counter is brought to an arbitrarily set binary value which guarantees that the clock edge of the bit clock generated at the receiving end ( BT ) at the time of the maximum Eye opening of the reception signal ( ES ) appears.