DE3532164A1 - Anordnung mit einem wenigstens zwei teilnehmern gemeinsamen speicher - Google Patents

Description

Die Erfindung bezieht sich auf eine Anordnung mit einem wenigstens zwei Teilnehmern gemeinsamen Dual-Port-Spei­ cher für wahlfreien Zugriff, mit dem die Teilnehmer über eine Zugriffssteuerung asynchron in Verbindung stehen.

Es sind Dual-Port-Speicher bekannt, die zwei Teilnehmern Zugriff zu dem gleichen Speicher ermöglichen. Über der­ artige Speicher können Mikroprozessoren miteinander ge­ koppelt werden. Der Zugriff zu diesen Speichern ist asynchron. Das Ein- und Auslesen von Daten erfordert eine gewisse Zeit. Diese Zeit besteht aus zwei Abschnitten, der Zugriffszeit und der eigentlichen Schreib-/Lese- Zykluszeit. Bei schnellen Mikroprozessoren reicht die für den Zugriff zum Dual-Port-Speicher notwendige Zeit oft nicht aus, um Daten einwandfrei ein- und auslesen zu kön­ nen. Der Grund hierfür besteht darin, daß die Zugriffs­ zeit des Mikroprozessors kürzer ist als die für Dual-Port- Speicher erforderliche Zugriffszeit, die aus zwei RAM-Zu­ griffen bestehen muß.

Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung der eingangs beschriebenen Gattung derart weiterzuent­ wickeln, daß wenigstens ein Teilnehmer ein schneller Mikroprozessor sein kann.

Die Aufgabe wird erfindungsgemäß durch die im Anspruch 1 beschriebenen Maßnahmen gelöst. Mit der im Anspruch 1 an­ gegebenen Anordnung lassen sich das Chip-Anwahlsignal und das Schreib- bzw. Lesesignal für den Dual-Port-Speicher zu einem so frühen Zeitpunkt erzeugen, daß auch ein schneller Mikroprozessor mit dem Speicher Daten aus­ tauschen kann.

Bei einer bevorzugten Ausführungsform weist die Zugriffs­ steuerung je für die Erzeugung eines Chip-Anwahlsignals und eines Schreib-/Lesesignals zwei Steuerungsabschnitte auf, von denen dem einen durch einen Teilnehmer ein Adressenanwahlsignal und ein Schreib- oder Lesesignal und dem anderen durch den Mikroprozessor das Adreß­ steuersignal und ein Adressenanwahlsignal sowie ein Schreib- oder Lesesignal zuführbar sind, wobei mittels Torschaltungen in den Steuerungsabschnitten die gleich­ zeitige Erzeugung der Chip-Anwahlsignale und der Schreib- bzw. Lesesignale sperrbar ist. Wenn einer der Teilnehmer mit dem Dual-Port-Speicher Daten austauscht, wird der Zugriff des anderen Teilnehmers gesperrt, bis der Daten­ austausch beendet ist. Wartezeiten treten für den schnel­ len Teilnehmer praktisch überhaupt nicht auf. Durch die Verwendung des sog. ALE-Signals als Zugriff ist es mög­ lich, die beiden RAM-Zugriffszyklen innerhalb des Mikro­ prozessorzyklus abzuwickeln.

Bei einer zweckmäßigen Ausführungsform ist vorgesehen, daß mit dem Adreßsteuersignal und dem Adressenanwahl­ signal des Mikroprozessors ein Flipflop setzbar ist, dem die Torschaltungen des zweiten Steuerungsabschnitts nachgeschaltet sind, die über eine NOR-Verknüpfung und einen Schmitt-Trigger ein Sperrsignal für das Ausgangs­ signal der Torschaltungen des ersten Steuerungsabschnitts erzeugen, die vom Adressenanwahlsignal und vom Schreib- bzw. Lesesignal des ersten Teilnehmers beaufschlagbar und ausgangsseitig über eine NOR-Verknüpfung an Eingänge der Torschaltungen des zweiten Steuerungsabschnitts gelegt sind.

Die Erfindung wird im folgenden anhand eines in einer Zeichnung dargestellten Ausführungsbeispiels näher er­ läutert, aus dem sich weitere Merkmale sowie Vorteile ergeben. Es zeigen

Fig. 1 ein Blockschaltbild einer Anordnung mit einem zwei Mikroprozessoren gemeinsamen Speicher,

Fig. 2 ein Schaltbild einer bei der Anordnung gemäß Fig. 1 verwendeten Zugriffssteuerung,

Fig. 3 ein Zeitdiagramm von Steuersignalen des einen Mikroprozessors.

Ein erster Teilnehmer 1, beispielsweise ein unter der Type 8086 oder 8088 von der Fa. Intel hergestellter Mikroprozessor, und ein zweiter Teilnehmer, ein schneller Mikroprozessor 2, beispielsweise ein unter der Type 8051 oder 8044 von der Fa. Intel hergestellter Mikroprozessor, sind mit einer Zugriffssteuerung 3 und einem Dual-Port- Speicher 4 verbunden. Der Zugriff des Teilnehmers 1 bzw. des schnellen Mikroprozessors 2 zum Speicher 4, der für wahlfreien Zugriff ausgelegt ist, erfolgt unter Kontrolle der Zugriffssteuerung 3.

Der Teilnehmer 1 erzeugt bedarfsweise auf drei Steuer­ leitungen 5, 6, 7 je ein Adressenanwahlsignal und ein Lesesignal sowie ein Schreibsignal. Die Steuerleitungen 5, 6, 7 sind mit der Zugriffssteuerung 3 verbunden. Vom Teil­ nehmer 1 ausgehende Adreßleitungen 8 und Datenleitungen 9 sind über Multiplexer mit dem Dual-Port-Speicher 4 verbun­ den. Vom schnellen Mikroprozessor 2 verlaufen vier Steuer­ leitungen 10, 11, 12, 13 zur Zugriffssteuerung 3. Auf den Steuerleitungen 11, 12, 13 und 10 werden jeweils ein Adressenanwahlsignal, ein Lesesignal, ein Schreibsignal und ein Adreßsteuersignal übertragen. Eine Besonderheit des schnellen Mikroprozessors 2 besteht darin, daß acht von sechzehn Adreßleitungen zeitmultiplex mit Daten be­ trieben werden können. Es handelt sich um den Teil der Adresse mit dem Byte der niedrigeren Wertigkeit. Die acht Leitungen, die zur Übertragung von Adressen oder wahl­ weise zur Übertragung von Daten dienen, sind mit 14 be­ zeichnet und verlaufen zwischen dem Mikroprozessor 2 und dem Multiplexer vor dem Dual-Port-Speicher 4. Weitere acht Adreßleitungen 15 verbinden den Mikroprozessor 2 über den Multiplexer mit dem Dual-Port-Speicher 4. Das Adreßsteuer­ signal, das auch als ALE (Adress Latch Enable) bezeichnet wird, zeigt die Anwesenheit von Adressen auf den zeit­ multiplex betriebenen Leitungen 14 an und wird dazu ver­ wendet, die Adressen in einen Speicher einzugeben.

Die Zugriffssteuerung 3 gibt auf zwei Leitungen 16, 17 je­ weils Chip-Anwahlsignale und auf zwei Leitungen 18, 19 je­ weils Startsignale aus. Die Leitungen 16, 17 verbinden die Zugriffssteuerung 3 über nicht näher dargestellte Gatter mit dem Speicher 4. Die Gatter sind für die Festlegung von Lese- und Schreibsignalen vorgesehen.

Die in Fig. 2 im einzelnen dargestellte Zugriffssteuerung 3 weist zwei Steuerungsabschnitte 20, 21 auf.

Im ersten Steuerungsabschnitt 20 sind die Leitungen 5 und 6 an Eingänge einer UND-Torschaltung 22 angeschlossen. Die Leitungen 5 und 7 sind mit Eingängen einer UND-Tor­ schaltung 23 verbunden. Ferner sind die Leitungen 6 und 7 an Eingänge eines NOR-Glieds 24 gelegt, welches den Rücksetzeingang eines über ein Verzögerungsglied 25 und einen Inverter 27 ansprechverzögert setzbaren Speichers 26 speist. Die UND-Torschaltungen 22, 23 sind ausgangs­ seitig zusammen mit einer weiteren UND-Torschaltung 28 mit Eingängen eines NOR-Glieds 29 verbunden, dessen Aus­ gang ein NOR-Glied 30 nachgeschaltet ist, das ein erstes Verzögerungsglied 31 speist, dem ein UND-Glied 32 und das zweite Verzögerungsglied 25 nachgeschaltet ist, dessen Ausgang mit einem Eingang des UND-Glieds 32 ver­ bunden ist. An den Ausgang des NOR-Glieds 30 ist die Leitung 16 angeschlossen. Der Ausgang des UND-Glieds 32 speist die Leitung 18 und einen Eingang des UND-Glieds 28. Der Ausgang des Speichers 26 ist je mit einem Eingang der UND-Glieder 22, 23, 28 verbunden.

Die Leitungen 12, 13 sind mit einem NAND-Glied 33 ver­ bunden, welches ausgangsseitig an ein UND-Glied 34 und ein ODER-Glied 35 angeschlossen ist. Ein zweiter Eingang des ODER-Glieds 35 ist mit der Leitung 10 verbunden. Das ODER-Glied 35 speist den Takteingang eines J-K-Flipflops 36, dessen J-Eingang an die Leitung 11 angeschlossen ist. Der Ausgang des Flipflops 36 ist je mit einem Eingang zweier UND-Torschaltungen 37, 38 verbunden, denen ein NOR-Glied 39 nachgeschaltet ist, das einen Schmitt-Trigger 40 speist, dessen invertierender Ausgang auf einen Eingang der UND-Torschaltung 38 und den K-Eingang des Flipflops 36 rückgekoppelt ist. Ferner ist der Schmitt-Trigger 40 an die Leitung 17, einen Eingang des NOR-Glieds 30 und an ein drittes Verzögerungsglied 41 angeschlossen. Das Verzöge­ rungsglied 41 speist einen Eingang des UND-Glieds 34, dessen Ausgang an die Leitung 19 angeschlossen ist.

Wenn ein Zugriff zum Speicher 4 beispielsweise vom ersten Teilnehmer 1 ausgeht, wird die Leitung 5 mit einem Adressenanwahlsignal beaufschlagt. Soll ein Lesezyklus eingeleitet werden, dann tritt auf der Leitung 6 ein Lesesignal auf. Dieses Lesesignal setzt den Speicher 26 zurück. Damit wird die Torschaltung 22 durchlässig für ein Signal, das über den Ausgang des NOR-Glieds 29 die Torschaltung 37 gegen Adressenanwahlsignale und Lese-/ Schreibsignale des Mikroprozessors 2 sperrt. Ein Impuls gelangt über das Verzögerungsglied 31 und das UND-Glied 32 zur Leitung 18. Hierdurch wird der ansprechverzögerte Speicher 26 angestoßen. Bis zum Ablauf der Verzögerungs­ zeit bleibt dasStartsignal des UND-Glieds 32 am Ausgang erhalten, welches sich über die Torschaltung 28 hält. DasStartsignal am Ausgang dient einerseits zur Beauf­ schlagung des Speichers 4 und andererseits zur Steue­ rung der Datenwege zum ersten Teilnehmer 1.

Wenn beispielsweise der Mikroprozessor 2 einen Zugriff zum Speicher 4 verlangt, wird ein Adressenanwahlsignal auf der Leitung 11, ein Signal ALE auf der Leitung 10 und ein Lesesignal auf der Leitung 12 erzeugt. Mit dem Signal ALE wird eine binäre "1" in das J-K-Flipflop 36 eingespeichert, das im Falle eines vom NOR-Glied 29 erzeugten Freigabesignals über die Torschaltung 37 und das NOR-Glied 39 den Schmitt-Trigger 40 anstößt, der das Chip-Anwahlsignal erzeugt, welches das NOR-Glied 30 gegen die Weiterleitung von Zugriffssignalen aus dem Teil­ nehmer 1 sperrt, einen Selbsthaltekreis über die UND-Tor­ schaltung 38 erzeugt und das dritte Verzögerungsglied 41 anstößt, welches über das UND-Glied 34 einenStartimpuls auf die Leitung 19 überträgt.

Die Adressenanwahlsignale, Lese- und Schreibsignale sowie internen Signale der Zugriffssteuerung 3 weisen Anstiegs- und Abfallflanken von einer gewissen Dauer auf. Es können sich daher Signalflanken solcher Signale überlappen, die nicht gleichzeitig Chip-Anwahlsignale auslösen dürfen. Um die sich hieraus ergebenden kritischen Signalzustände zu beseitigen, wird in der Zugriffssteuerung 3 eine Puls­ anschnittverriegelung verwirklicht.

Wenn beispielsweise ein Verriegelungssignal des Ausgangs des NOR-Glieds 29 von einem hohen auf den niedrigen Pegel übergeht und zugleich neben einem Adressenanwahlsignal ein Lese- oder Schreibsignal des Mikroprozessors 2 auf­ tritt, kann der Schmitt-Trigger 40 noch ansprechen; wenn das Verriegelungssignal noch nicht eine untere kritische Pegelgrenze unterschritten hat, dann sperrt der Schmitt- Trigger 40 das NOR-Glied 30. In diesem Fall erhält also der Mikroprozessor 2 vor dem ersten Teilnehmer 1 Zugriff zum Speicher 4.

Bei dem in Fig. 3 dargestellten Zeitdiagramm sind in Ordinatenrichtung Signalamplituden und in Abszissenrich­ tung die Zeit t aufgetragen. Wenn der Mikroprozessor 2 Zugriff zum Speicher 4 verlangt, wird zuerst ein Adressen­ anwahlsignal 42 erzeugt. Nach einer gewissen Zeitverzöge­ rung tritt ein Lese- oder Schreibsignal 43 auf. Die Zeit zwischen Auftreten des Startsignals 43 bis zum Beginn der Gültigkeit der Datensignale 45 ist jedoch so kurz, daß es nicht möglich ist, in dieser Zeit zwei Speicherzyklen abzuwickeln.

Es wird deshalb das Adreßsteuersignal 44, das zusammen mit dem Adressenanwahlsignal oder kurz nach dessen Beginn auftritt, dazu benutzt, einen Zugriff auf den Speicher 4 einzuleiten, um der Zugriffssteuerung genügend Zeit für die ordnungsgemäße Abwicklung der Speicherzugriffe zu geben.

Claims (5)

1. Anordnung mit einem wenigstens zwei Teilnehmern ge­ meinsamen Dual-Port-Speicher für wahlfreien Zugriff, mit dem die Teilnehmer asynchron in Verbindung stehen, dadurch gekennzeichnet, daß wenigstens ein Teilnehmer ein Mikroprozessor (2) ist, bei dem zumindest ein Teil der Adressenanschlüsse im Multiplexbetrieb wahlweise mit Daten oder Adressen belegbar sind und der ein gesondertes Adreßsteuer­ signal (ALE) zum Anzeigen des Adreßbetriebs auf den Adressenanschlüssen und zum Einspeichern der Adresse erzeugt, und daß mit dem Adreßsteuersignal (ALE) über eine Zugriffssteuerung (3) ein Zugriff zum Dual-Port- Speicher (4) eingeleitet wird.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Adreßsteuersignal (ALE) in der Zugriffssteue­ rung (3) mit einem Adressenanwahlsignal des Mikro­ prozessors (2) zur Einleitung des Zugriffs zum Dual- Port-Speicher (4) verknüpft wird.

3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Zugriffssteuerung (3) je für die Erzeugung eines Chip-Anwahlsignals und eines Schreib-/Lese­ signals zwei Steuerungsabschnitte (20, 21) aufweist, von denen dem einen durch einen Teilnehmer (1) ein Adressenanwahlsignal sowie ein Schreib-/Lesesignal zuführbar sind, wobei mittels Torschaltungen in den Steuerungsabschnitten (20, 21) die gleichzeitige Erzeugung der Chip-Anwahlsignale und der Schreib- bzw. Lesesignale des ersten Teilnehmers (1) und des Mikroprozessors (2) sperrbar ist.

4. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mit dem Adreßsteuersignal (ALE) und dem Adressen­ anwahlsignal des Mikroprozessors (2) ein Flipflop (36) setzbar ist, dem die Torschaltungen (37, 38) des zweiten Steuerungsabschnitts (21) nachgeschaltet sind, die über eine NOR-Verknüpfung und einen Schmitt- Trigger (40) ein Sperrsignal für das Ausgangssignal der Torschaltungen (22, 23, 28) des ersten Steuerungs­ abschnitts (20) erzeugen, die vom Adressenanwahlsignal und vom Schreib- bzw. Lesesignal des ersten Teil­ nehmers (1) beaufschlagbar und ausgangsseitig über eine NOR-Verknüpfung an Eingänge der Torschaltungen (37, 38) des ersten Steuerungsabschnitts (21) gelegt sind.

5. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Adreßsteuersignal (ALE) über ein ODER-Glied (35), dessen zweiter Eingang mit einem vom Schreib- und Lesesignal des Mikroprozessors (2) beaufschlagten NAND-Glied (33) verbunden ist, an den Takteingang des als J-K-Flipflop ausgebildeten Flipflops (36) gelegt ist, dessen J-Eingang mit einer vom Adressenauswahl­ signal beaufschlagbaren Leitung (11) und dessen K-Eingang mit dem Ausgang des Schmitt-Triggers (40) verbunden ist.