DE3021306C2 - - Google Patents

Info

Publication number
DE3021306C2
DE3021306C2 DE19803021306 DE3021306A DE3021306C2 DE 3021306 C2 DE3021306 C2 DE 3021306C2 DE 19803021306 DE19803021306 DE 19803021306 DE 3021306 A DE3021306 A DE 3021306A DE 3021306 C2 DE3021306 C2 DE 3021306C2
Authority
DE
Germany
Prior art keywords
read
memory
data
participants
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE19803021306
Other languages
English (en)
Other versions
DE3021306A1 (de
Inventor
Guenter Dipl.-Ing. 6453 Seligenstadt De Schwartz
Reimar Ing.(Grad.) 6464 Luetzelhausen De Kunert
Edgar Ing.(Grad.) 6453 Seligenstadt De Polly
Gerhard Ing.(Grad.) 6451 Ronneburg De Kretschmer
Edwin 6450 Hanau De Berthold
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Licentia Patent Verwaltungs GmbH
Original Assignee
Licentia Patent Verwaltungs GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Licentia Patent Verwaltungs GmbH filed Critical Licentia Patent Verwaltungs GmbH
Priority to DE19803021306 priority Critical patent/DE3021306A1/de
Publication of DE3021306A1 publication Critical patent/DE3021306A1/de
Application granted granted Critical
Publication of DE3021306C2 publication Critical patent/DE3021306C2/de
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605Handling requests for interconnection or transfer for access to memory bus based on arbitration

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Description

Die Erfindung bezieht sich auf eine Anordnung mit einem zwei Teilnehmern gemeinsamen Datenspeicher mit wahlfreiem Zugriff gemäß dem Oberbegriff des Patentanspruchs.
Datenverarbeitende Teilnehmer, zum Beispiel Mikroprozessoren, sind vielfach über einen gemeinsamen Datenspeicher miteinander gekoppelt. Wenn ein Teilnehmer beispielsweise während der Schreib- oder Leseoperation Zugriff zum Datenspeicher hat, müssen andere Teilnehmer mit Speicherzugriffen warten, bis die Schreib- oder Leseoperation beendet ist. Es entstehen daher Wartezeiten, die sich ungünstig auf die Arbeitsgeschwindigkeit der Teilnehmer auswirken.
Es ist bereits eine Anordnung zur Steuerung der Zwischenspeicherung von zwischen zwei Funktionseinheiten zu übertragenden Daten in einem Pufferspeicher bekannt, die einen fehlerfreien Datentransfer über den Pufferspeicher in beiden Richtungen gewährleistet; zwischen den Funktionseinheiten und dem Pufferspeicher sind Schnittstellen angeordnet, über die Informationen ausgestauscht werden. Die Steuerung des Pufferspeichers und der beiden Schnittstellen geschieht mittels zweier Steuerschaltungen, durch die auch eine richtige Abspeicherung der zu übertragenden Informationen im Pufferspeicher erfolgt. Mittels einer Vergleichsschaltung wird der Inhalt der Adressenregister des Pufferspeichers verglichen und auf die Steuerschaltungen derart eingewirkt, daß der Auslesevorgang den Schreibvorgang nicht überholen kann und umgekehrt. Mit den Steuerschaltungen ist ferner ein Steuer- Flip-Flop verbunden, welches ein die eine Steuerschaltung sperrendes Signal und ein die andere Steuerschaltung aktivierendes Signal ausgibt (DE-OS 26 10 428).
Bekannt ist auch eine Datenverarbeitungsanlage mit mehreren Prozessoren, die über einen Koordinator an Speicher anschließbar sind (DE-AS 26 45 508). Bei dieser Datenverarbeitungsanlage erhält der Koordinator von den Prozessoren Anforderungssignale auf Zugriff zu einem der Speicher und Adressensignale des Speichers, zu dem die Prozessoren Zugriff haben wollen. Der Koordinator weist den Prozessoren zugeordnete Speicherauswahleinheiten auf, welche die Adressensignale in Aufrufsignale umsetzen, die mit den Speichern verbundenen Steuereinheiten zugeführt werden, welche bei Vorliegen des Anforderungssignals der Prozessoren Schaltsignale ausgeben, die an das Koppelfeld eines mit den Speichern verbundenen Datenschaltfeldes gelangen, welches den Prozessor mit dem von ihm angeforderten Speicher verbindet. Mittels Aktivierungssignale dieser Steuereinheiten werden die Speicher aktiviert. Die Verbindung eines Prozesses mit dem angeforderten Speicher wird mittels in den Steuereinheiten enthaltenen Quittierschaltungen, den Steuerschaltungen nachgeschalteten Quittiergattern und über die Speicherauswahleinheiten dem Prozessor gemeldet. Die Beendigung der Datenübertragung wird vom an der Übertragung beteiligten Speicher durch ein der zugeordneten Steuereinheit zugeführtes Quittiersignal gemeldet, worauf diese Steuereinheit ein Quittiersignal über die Quittiergatter an die zugeordnete Speicherauswahleinheit gibt, welche darauf an den zugeordneten Prozessor ein Quittiersignal über die Beendigung der Datenübertragung gibt. Die Steuereinheiten weisen ferner Prioritätsschaltungen auf, mit denen die Reihenfolge des Auftretens von Anforderungen auf Speicherzugriff berücksichtigt wird.
Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung der eingangs beschriebenen Gattung derart weiterzuentwickeln, daß zwei Teilnehmer während eines Teilnehmerlese- oder -schreibzyklusses zugleich Zugriff zum Datenspeicher erhalten zu können.
Die Aufgabe wird erfindungsgemäß durch die Merkmale im Kennzeichen des Patentanspruches gelöst. Durch die im Patentanspruch beschriebenen Maßnahmen werden folgende Vorteile erzielt:
Für die Teilnehmer treten bei Speicherzugriffen keine Wartezeiten auf. Es können handelsübliche Datenspeicher eingesetzt werden. Wenn zwei Teilnehmer zeitlich nacheinander Lese- beziehungsweise Schreibimpulse erzeugen, gibt die Synchronisierschaltung nacheinander Startsignale mit einem durch die Verzögerungszeit bestimmten Zeitunterschied ab. Treten die Lese- beziehungsweise Schreibimpulse zweier Teilnehmer gleichzeitig auf, dann wird nur ein Startsignal für einen Teilnehmer hervorgerufen, während das Startsignal für den zweiten Teilnehmer nach Ablauf des ersten Startsignals abgegeben wird.
Die Erfindung wird im folgenden anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert.
Ein nicht näher dargestellter erster Teilnehmer erzeugt bei einem Speicherzugriff ein Anwahlsignal auf einem Ausgang 1 und einen Lese­ impuls auf einem Ausgang 2 oder einen Schreibimpuls auf einem Aus­ gang 3 für einen Speicher mit wahlfreiem Zugriff, der nicht näher dar­ gestellt ist. Mittels des Anwahlsignals und eines Lese- bzw. Schreib­ signals sowie von Adressensignalen werden in den Speicher Daten einge­ geben oder aus dem Speicher ausgelesen.
Ein zweiter, nicht näher dargestellter Teilnehmer erzeugt bei einem Speicherzugriff ein Anwahlsignal auf einem Ausgang 4 und einen Lese­ impuls auf einem Ausgang 5 oder einen Schreibimpuls auf einem Ausgang 6.
Die Ausgänge 1 bis 6 der beiden Teilnehmer sind an eine Synchronisier­ schaltung 7 gelegt, die aus einem Startgenerator 8 und einem Start­ generator 9 besteht. Im Startgenerator 8 sind zwei als UND-Glieder ausge­ bildete Torschaltungen 10, 11 je mit einem Eingang mit den Ausgängen 2, 3 verbunden. Je ein weiterer Eingang der Torschaltungen wird durch den Ausgang 1 gespeist. An die Ausgänge 2, 3 sind jeweils Eingänge eines ODER-Glieds 12 angeschlossen, das den Rücksetzeingang eines ansprechver­ zögerten Speichers 13 speist. Der Setzeingang des Speichers 13 steht mit dem Ausgang einer Torschaltung 14 in Verbindung, die als NAND-Glied ausge­ bildet ist und ein Startsignal für den Speicher an einem Ausgang 15 erzeugt. An die Torschaltung 14 ist weiterhin ein Eingang einer Torschaltung 16 an­ geschlossen, die eine UND-Verknüpfung mit einem vom Ausgang des Speichers 13 abgegebenen Signal herstellt, das an einem zweiten Eingang ansteht. Der negierende Ausgang des Speichers 13 speist weiterhin je einen Eingang der Torschaltungen 10, 11.
Eine als NOR-Glied ausgebildete Torschaltung 17 ist mit je einem Ein­ gang an die Torschaltungen 10, 11, 16 angeschlossen. Der Torschaltung 17 ist ein Laufzeitglied 18 nachgeschaltet, dessen invertierter Ausgang mit einem Eingang einer Torschaltung 19 in Verbindung steht, die als NAND-Glied ausgebildet ist und mit einem weiteren Eingang an den Ausgang des Speichers 13 gelegt ist. Die Torschaltung 19 speist einen Eingang der Torschaltung 14, bei der es sich um ein NAND-Glied handelt.
Die Ausgänge 5 und 6 des zweiten Teilnehmers sind im Startgenerator 9 an je einen Eingang einer Torschaltung 20, 21 angeschlossen. Der Ausgang 4 speist je einen Eingang der beiden Torschaltungen 20, 21, die UND-Ver­ knüpfungen herstellen. Ein ODER-Glied 22 ist mit jeweils einem Eingang an die Ausgänge 5 und 6 gelegt. Das ODER-Glied speist den Rücksetz-Ein­ gang eines ansprechverzögerten Speichers 23, dessen invertierender Ausgang mit Eingängen der Torschaltungen 20, 21, einer weiteren Torschaltung 24 und eines NOR-Glieds 26 verbunden ist. Ein zweiter Eingang der als UND- Glied ausgebildeten Torschaltung 24 steht mit dem Setz-Eingang des Speichers 23 in Verbindung. Die Torschaltungen sind mit ihren Ausgängen je an einen Eingang des NOR-Glieds 26 angeschlossen, dem ein Schmitt-Trigger 27 nachge­ schaltet ist, dessen invertierter Ausgang 28 das zweite Startsignal für den Datenspeicher abgibt. An den Ausgang 28 sind ein Eingang der Torschaltung 14 und der Setz-Eingang des Speichers 23 angeschlossen. Je ein Eingang der Torschaltungen 20, 21 ist mit dem Ausgang des NOR-Glieds 17 verbunden.
Wenn ein Zugriff zum Datenspeicher beispielsweise vom ersten Teilnehmer ausgeht, wird der Ausgang 1 mit einem Anwahlsignal beaufschlagt. Soll ein Lesezyklus eingeleitet werden, dann tritt am Ausgang 2 ein Leseimpuls auf.
Dieser Leseimpuls setzt den Speicher 13 zurück. Damit wird die Tor­ schaltung 10 durchlässig für den Startimpuls, der über den Ausgang des NOR-Glieds 17 die Torschaltungen 20, 21 gegen Anwahlsignale und Lese-, Schreibimpulse des zweiten Teilnehmers sperrt. Der Startimpuls gelangt über das Laufzeitglied 18 und die Torschaltung 14 zum Ausgang 15. Hier­ durch wird der ansprechverzögerte Speicher 13 angestoßen. Bis zum Ablauf der Verzögerungszeit bleibt das Startsignal am Ausgang 15 erhalten, das sich über die Torschaltung 16 hält. Das Startsignal am Ausgang 15 dient einerseits zur Beaufschlagung des Datenspeichers und andererseits zur Steuerung der Datenwege zum ersten Teilnehmer.
Wenn z. B. der zweite Teilnehmer einen Zugriff zum Datenspeicher über ein Anwahlsignal am Ausgang 4 und einen Leseimpuls am Ausgang 5 verlangt, wird der Speicher 23 durch den Leseimpuls zurückgesetzt und gibt die Torschaltung 21 frei. Der Leseimpuls gelangt über die Torschaltung 26 und den Schmitt- Trigger 27 zum Ausgang 28. Über das hierdurch am Ausgang 28 auftretende Startsignal wird der Datenspeicher beaufschlagt. Gleichzeitig werden die Datenwege des zweiten Teilnehmers für die Übertragung der in den Speicher einzugebenden Daten gesteuert. Weiterhin sperrt das Startsignal am Aus­ gang 28 die Torschaltung 14, so daß der Ausgang 15 Zugriffsignale des ersten Teilnehmers nicht weiterleitet. Der ansprechverzögerte Speicher 23 wird durch das Startsignal am Ausgang 28 angestoßen. Über die Torschaltung 24 hält sich das Startsignal, bis der Speicher 23 nach Ablauf der Ansprech­ verzögerung gesetzt wird.
Die Synchronisierschaltung 7 verhindert, daß beide Teilnehmer gleich­ zeitig Zugriff zu dem Datenspeicher erhalten, dessen Lese- und Schreibzeit höchstens halb so groß ist wie die Lese- bzw. Schreibzyklen der beiden Teilnehmer.
Die Anwahlsignale, Startimpulse und internen Signale der Synchronisier­ schaltung 7 weisen Anstiegs- und Abfallflanken von einer gewissen Dauer auf. Es können sich daher Signalflanken solcher Signale überlappen, die nicht gleichzeitig Startsignale auslösen dürfen. Um die sich hieraus er­ gebenden kritischen Signalzustände zu beseitigen, wird im Startimpuls­ generator 9 eine Pulsanschnittverriegelung verwirklicht.
Wenn z. B. ein Verriegelungssignal des Ausgangs der Torschaltung 17 von einem hohen auf den niedrigen Pegel übergeht und zugleich neben einem Anwahlsignal ein Lese- oder Schreibimpuls des zweiten Teilnehmers auf­ tritt, kann der Schmitt-Trigger 27 noch ansprechen, wenn das Verriegelungs­ signal noch nicht eine untere kritische Pegelgrenze unterschritten hat. Dann sperrt der Schmitt-Trigger 27 die Torschaltung 14, bevor das durch das Laufzeitglied 18 verzögerte Signal an der Torschaltung 14 ankommt. In diesem Fall erhält also der zweite Teilnehmer vor dem ersten Teilnehmer Zugriff zum Datenspeicher.
Die Ansprechverzögerung der Speicher 13, 23 ist auf die Lese- bzw. Schreibzyklen der Teilnehmer abgestimmt. Sie ist kleiner als die halbe Dauer dieser Zyklen.

Claims (1)

  1. Anordnung mit einem zwei Teilnehmer gemeinsamen Datenspeicher mit wahlfreiem Zugriff, mit dem die Teilnehmer in einem Lese- oder Schreibzyklus asynchron in Verbindung stehen, wobei die Übertragung der mittels Adressensignalen einschreib- oder auslesbaren Daten über die Teilnehmer und Datenspeicher verbindende steuerbare Datenwege erfolgt, gekennzeichnet durch die folgenden Merkmale:
    • a) jeder Teilnehmer gibt zu Beginn eines Lese- oder Schreibzyklusses einen Leseimpuls (2, 5) oder einen Schreibimpuls (3, 6) an einen ihm zugeordneten ersten und zweiten Startgenerator (8, 9) einer Teilnehmer- Synchronisierschaltung (7) aus,
    • b) jeder erste und zweite Startgenerator (8, 9) generiert bei Aktivierung durch den Lese- oder Schreibimpuls (2, 3, 5, 6) des ansteuernden Teilnehmers ein Startsignal (15, 28) für den Datenspeicher und für die die Teilnehmer und Datenspeicher verbindenden Datenwege,
    • c) die ersten und zweiten Startgeneratoren (8, 9) sind derart miteinander gekoppelt, daß der jeweils aktivierte erste Startgenerator (8) für die Zeitdauer des Startsignals (15) ein zeitlich mit diesem übereinstimmendes Sperrsignal (17 a) an den zweiten Startgenerator (9) zur Verhinderung der Übernahme eines etwa an diesem anstehenden Lese- oder Schreibimpulses (5, 6) ausgibt, der nach Verschwinden des Sperrsignals (17 a) den zweiten Startgenerator (9) aktiviert, welcher darauf für die Zeitdauer des von ihm erzeugten Startsignals (28) den ersten Startgenerator (8) zur Verhinderung der Übernahme eines etwa an diesem anstehenden Lese- oder Schreibimpulses (2, 3) sperrt,
    • d) die Lese- oder Schreibzeit des Datenspeichers und die Zeitdauer der Startsignale (15, 28) der ersten und zweiten Startgeneratoren (8, 9) beträgt höchstens die halbe Dauer eines Lese- oder Schreibzyklusses der Teilnehmer.
DE19803021306 1980-06-06 1980-06-06 Anordnung mit einem wenigstens zwei teilnehmern gemeinsamen datenspeicher Granted DE3021306A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19803021306 DE3021306A1 (de) 1980-06-06 1980-06-06 Anordnung mit einem wenigstens zwei teilnehmern gemeinsamen datenspeicher

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19803021306 DE3021306A1 (de) 1980-06-06 1980-06-06 Anordnung mit einem wenigstens zwei teilnehmern gemeinsamen datenspeicher

Publications (2)

Publication Number Publication Date
DE3021306A1 DE3021306A1 (de) 1981-12-24
DE3021306C2 true DE3021306C2 (de) 1989-12-07

Family

ID=6104001

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19803021306 Granted DE3021306A1 (de) 1980-06-06 1980-06-06 Anordnung mit einem wenigstens zwei teilnehmern gemeinsamen datenspeicher

Country Status (1)

Country Link
DE (1) DE3021306A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4107052B4 (de) * 1991-03-06 2005-09-29 Robert Bosch Gmbh Vorrichtung zur Applikation von Steuergeräten, insbesondere Zünd- und/oder Einspritzsteuergeräten für Kraftfahrzeuge

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3114734A1 (de) * 1981-04-11 1982-10-28 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Einrichtung zur datenuebertragung zwischen einem rechner und externen teilnehmern
DE3519725A1 (de) * 1985-06-01 1986-12-04 Merck Patent Gmbh Chromatographiesaeule
DE3606474A1 (de) * 1986-02-28 1987-09-17 Merck Patent Gmbh Chromatographievorsaeule

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2610428C3 (de) * 1976-03-12 1980-06-19 Siemens Ag, 1000 Berlin Und 8000 Muenchen Anordnung zur Steuerung der Zwischenspeicherung von zwischen zwei Funktionseinheiten zu übertragenden Daten in einem Pufferspeicher
DE2645508C3 (de) * 1976-10-08 1979-10-11 Siemens Ag, 1000 Berlin Und 8000 Muenchen Datenverarbeitungsanlage

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4107052B4 (de) * 1991-03-06 2005-09-29 Robert Bosch Gmbh Vorrichtung zur Applikation von Steuergeräten, insbesondere Zünd- und/oder Einspritzsteuergeräten für Kraftfahrzeuge

Also Published As

Publication number Publication date
DE3021306A1 (de) 1981-12-24

Similar Documents

Publication Publication Date Title
DE69826863T2 (de) Verfahren und vorrichtung zur abstimmung eines zur verrieglung digitaler signalen gebrauchten taktsignals und speichervorrichtung die sie verwendet
DE19860650B4 (de) Synchrone Halbleiter-Speichervorrichtung mit einer Chip-Satz-Speichersteuervorrichtung mit Datenausblend-Maskenfunktion
DE2421229C2 (de) Digitale Datenverarbeitungsanlage
DE3643384A1 (de) Schaltung zum resynchronisieren von impulssignalen, insbesondere fuer die peripherie eines mikroprozessors
DE2150751A1 (de) Digitaler Sinus-Kosinus-Generator
DE3123382C2 (de) Verfahren und Einrichtung zum Übertragen von Daten in einem Mehrprozessorsystem
EP0050305A1 (de) Einrichtung zur Steuerung des Zugriffes von Prozessoren auf eine Datenleitung
DE3021306C2 (de)
EP0062141A1 (de) Schaltungsanordnung zur Eingabe von Steuerbefehlen in ein Mikrocomputersystem
EP1171986B1 (de) Datenübertragungseinrichtung
DE2952056C2 (de) Schreib- und Leseschaltung für einen Speicher mit wahlfreiem Zugriff
DE2610428C3 (de) Anordnung zur Steuerung der Zwischenspeicherung von zwischen zwei Funktionseinheiten zu übertragenden Daten in einem Pufferspeicher
DE2633155A1 (de) Einrichtung zur erzeugung zeitdefinierter steuersignale
DE3532164C2 (de) Anordnung mit einem wenigstens zwei Teilnehmern gemeinsamen Speicher
DE2732068C3 (de) Schaltungsanordnung zur Steuerung des Informationsaustauschs zwischen den peripheren Einrichtungen und der zentralen Steuereinrichtung einer Fernmelde-, insbesondere Fernsprechvermittlungsanlage
DE2428367C2 (de) Schaltungsanordnung zum Begrenzen der Übertragungsgeschwindigkeit von Datensignalen
DE4408695C1 (de) Mehrtorige Datenspeicheranordnung und Verfahren zum Betrieb derselben
DE2917822A1 (de) Schaltungsanordnung zur zweirichtungsuebertragung von signalen
DE2619238C3 (de) Verfahren und Anordnung zur zeitlichen Einordnung von unabhängigen Operationen, die in einem elektronischen Schaltungssystem ablaufen
DE2630711A1 (de) Speichersteuersystem
DE19948598B4 (de) Mikrocomputer mit Abtastfunktion eines Wiederholungs-Anforderungssignals in Synchronisation mit einem Abtastsignal
DE3507326C2 (de)
EP1050822B1 (de) Verfahren für einen Zugriff auf eine Speichereinrichtung
DE2725922B1 (de) Mehrrechnersystem zur Steuerung von trassengebundenen Verkehrsmitteln
DE4140920C1 (en) Level changing circuitry for flanks of rectangular or trapezoidal signals - has threshold value discriminator with output signal separated into two channels, each having a gate circuit assigned to SR-flip=flop

Legal Events

Date Code Title Description
8120 Willingness to grant licenses paragraph 23
8110 Request for examination paragraph 44
8125 Change of the main classification

Ipc: G06F 13/16

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee