DE3532164C2 - Anordnung mit einem wenigstens zwei Teilnehmern gemeinsamen Speicher - Google Patents

Description

Die Erfindung bezieht sich auf eine Anordnung mit einem wenig­ stens zwei Mikroprozessoren gemeinsamen Dual-Port-Speicher für wahlfreien Zugriff, mit dem die Mikroprozessoren, von denen einer ein gesondertes Adreßsteuersignal (ALE) zum Anzeigen des Adreßbe­ triebs auf den Adressenanschlüssen und zum Einspeichern der Adresse in externe Speicher aufweist, asynchron in Verbindung treten, wobei eine an die Mikroprozessoren angeschlossene Zu­ griffssteuerung während der gleichen Zeit nur für jeweils einen Mikroprozessor eine Verbindung zum Dual-Port-Speicher über einen eingangsseitig an beide Mikroprozessoren und ausgangsseitig an den Dual-Port-Speicher angeschlossenen Multiplexer herstellt, und wobei der gleichzeitige Zugriff der Mikroprozessoren zum Dual- Port-Speicher durch Torschaltungen gesperrt wird.

Eine derartige Anordnung ist bekannt (IBM, Tech. Dis. Bul., Vol. 28, No. 1, 1985, S. 20-23). Bei dieser Anordnung werden aus den Taktsignalen des schnelleren der beiden Mikroprozessoren Taktsi­ gnale für den Betrieb des DUAL-Port-Speichers abgeleitet. Die Zu­ griffe des schnelleren Mikroprozessors zum DUAL-Port-Speicher er­ folgen zu festen Zeitpunkten in Bezug auf das Taktsignal des schnelleren Mikroprozessors. Der langsamere Mikroprozessor erhält Zugriff, wenn keine Anforderung oder ein Zugriff des schnelleren Mikroprozessors vorliegt.

Bekannt ist auch eine Anordnung mit einem wenigstens zwei Teil­ nehmern gemeinsamen DUAL-Port-Speicher für wahlfreien Zugriff, mit dem die Teilnehmer asynchron in Verbindung treten. An die beiden Teilnehmer, von denen einer ein Mikroprozessor ist, ist eine Zugriffssteuerung angeschlossen, die zwei Chip-Anwahlsignale ausgeben kann, von denen jeweils eines zur selben Zeit an den Speicher geleitet wird. Die Verbindung zwischen den Teilnehmern und dem DUAL-PORT-Speichers wird über einen Multiplexer abgewic­ kelt (EP 0 106 557 A2).

Bekannt ist auch ein Mikroprozessor, bei dem der Datenbus und ein niederwertiger Teil des Adreßbus gemeinsame Anschlüsse haben. Diese Anschlüsse führen zu Beginn einer Datenübertragung Adressen und am Ende die Daten (DE-Buch; Schmitt, G., Mikrocomputertechnik mit dem Prozessor 8085A, R. Oldenbourg Verlag, München 1984, S. 72).

Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung der ein­ gangs beschriebenen Art derart weiterzuentwickeln, daß die für einen schnellen Mikroprozessor verfügbare Zeit für das Ein- und Auslesen von Daten in bzw. aus dem DUAL-Port-Speicher verlängert wird, um die Daten einwandfrei in den Speicher einzulesen oder diesem auszulesen.

Die Aufgabe wird erfindungsgemäß durch die Merkmale im Kennzei­ chen des Patentanspruchs 1 gelöst. Mit der im Anspruch 1 be­ schriebenen Anordnung wird das Chip-Anwahlsignal vom schnellen Mikroprozessor vor dem Schreib-Lesesignal erzeugt, wodurch eine für das Lesen oder Schreiben von Daten in bzw. aus dem Dual-Port- Speicher ausreichende Verlängerung der Zugriffszeit bewirkt wird. Es können also schnelle Mikroprozessoren Zugriff zum Dual-Port- Speicher erhalten. Der langsamere Mikroprozessor, der eine an die Dual-Port-Speicher-Zugriffszeit angepaßte Zugriffszeit hat, er­ zeugt dagegen kein Chip-Anwahlsignal nur mit einem Adressenanwahl und Schreib- oder Lesesignal.

Eine zweckmäßige Ausgestaltung der im Anspruch 1 angegebenen Maßnahmen ist im Anspruch 2 beschrieben.

Die Erfindung wird im folgenden anhand eines in einer Zeichnung dargestellten Ausführungsbeispiels näher er­ läutert, aus dem sich weitere Merkmale sowie Vorteile ergeben. Es zeigen

Fig. 1 ein Blockschaltbild einer Anordnung mit einem zwei Mikroprozessoren gemeinsamen Speicher,

Fig. 2 ein Schaltbild einer bei der Anordnung gemäß Fig. 1 verwendeten Zugriffssteuerung,

Fig. 3 ein Zeitdiagramm von Steuersignalen des einen Mikroprozessors.

Ein erster Teilnehmer 1, beispielsweise ein unter der Type 8086 oder 8088 von der Fa. Intel hergestellter Mikroprozessor, und ein zweiter Teilnehmer, ein schneller Mikroprozessor 2, beispielsweise ein unter der Type 8051 oder 8044 von der Fa. Intel hergestellter Mikroprozessor, sind mit einer Zugriffssteuerung 3 und einem Dual-Port- Speicher 4 verbunden. Der Zugriff des Teilnehmers 1 bzw. des schnellen Mikroprozessors 2 zum Speicher 4, der für wahlfreien Zugriff ausgelegt ist, erfolgt unter Kontrolle der Zugriffssteuerung 3.

Der Teilnehmer 1 erzeugt bedarfsweise auf drei Steuer­ leitungen 5, 6, 7 je ein Adressenanwahlsignal und ein Lesesignal sowie ein Schreibsignal. Die Steuerleitungen 5, 6, 7 sind mit der Zugriffssteuerung 3 verbunden. Vom Teil­ nehmer 1 ausgehende Adreßleitungen 8 und Datenleitungen 9 sind über Multiplexer mit dem Dual-Port-Speicher 4 verbun­ den. Vom schnellen Mikroprozessor 2 verlaufen vier Steuer­ leitungen 10, 11, 12, 13 zur Zugriffssteuerung 3. Auf den Steuerleitungen 11, 12, 13 und 10 werden jeweils ein Adressenanwahlsignal, ein Lesesignal, ein Schreibsignal und ein Adreßsteuersignal übertragen. Eine Besonderheit des schnellen Mikroprozessors 2 besteht darin, daß acht von sechzehn Adreßleitungen zeitmultiplex mit Daten be­ trieben werden können. Es handelt sich um den Teil der Adresse mit dem Byte der niedrigeren Wertigkeit. Die acht Leitungen, die zur Übertragung von Adressen oder wahl­ weise zur Übertragung von Daten dienen, sind mit 14 be­ zeichnet und verlaufen zwischen dem Mikroprozessor 2 und dem Multiplexer vor dem Dual-Port-Speicher 4. Weitere acht Adreßleitungen 15 verbinden den Mikroprozessor 2 über den Multiplexer mit dem Dual-Port-Speicher 4. Das Adreßsteuer­ signal, das auch als ALE (Adress Latch Enable) bezeichnet wird, zeigt die Anwesenheit von Adressen auf den zeit­ multiplex betriebenen Leitungen 14 an und wird dazu ver­ wendet, die Adressen in einen Speicher einzugeben.

Die Zugriffssteuerung 3 gibt auf zwei Leitungen 16, 17 je­ weils Chip-Anwahlsignale und auf zwei Leitungen 18, 19 je­ weils Startsignale aus. Die Leitungen 16, 17 verbinden die Zugriffssteuerung 3 über nicht näher dargestellte Gatter mit dem Speicher 4. Die Gatter sind für die Festlegung von Lese- und Schreibsignalen vorgesehen.

Die in Fig. 2 im einzelnen dargestellte Zugriffssteuerung 3 weist zwei Steuerungsabschnitte 20, 21 auf.

Im ersten Steuerungsabschnitt 20 sind die Leitungen 5 und 6 an Eingangs einer UND-Torschaltung 22 angeschlossen. Die Leitungen 5 und 7 sind mit Eingängen einer UND-Tor­ schaltung 23 verbunden. Ferner sind die Leitungen 6 und 7 an Eingänge eines NOR-Glieds 24 gelegt, welches den Rücksetzeingang eines über ein Verzögerungsglied 25 und einen Inverter 27 ansprechverzögert setzbaren Speichers 26 speist. Die UND-Torschaltungen 22, 23 sind ausgangs­ seitig zusammen mit einer weiteren UND-Torschaltung 28 mit Eingängen eines NOR-Glieds 29 verbunden, dessen Aus­ gang ein NOR-Glied 30 nachgeschaltet ist, das ein erstes Verzögerungsglied 31 speist, dem ein UND-Glied 32 und das zweite Verzögerungsglied 25 nachgeschaltet ist, dessen Ausgang mit einem Eingang des UND-Glieds 32 ver­ bunden ist. An den Ausgang des NOR-Glieds 30 ist die Leitung 16 angeschlossen. Der Ausgang des UND-Glieds 32 speist die Leitung 18 und einen Eingang des UND-Glieds 28. Der Ausgang des Speichers 26 ist je mit einem Eingang der UND-Glieder 22, 23, 28 verbunden.

Die Leitungen 12, 13 sind mit einem NAND-Glied 33 ver­ bunden, welches ausgangsseitig an ein UND-Glied 34 und ein ODER-Glied 35 angeschlossen ist. Ein zweiter Eingang des ODER-Glieds 35 ist mit der Leitung 10 verbunden. Das ODER-Glied 35 speist den Takteingang eines J-K-Flipflops 36, dessen J-Eingang an die Leitung 11 angeschlossen ist. Der Ausgang des Flipflops 36 ist je mit einem Eingang zweier UND-Torschaltungen 37, 38 verbunden, denen ein NOR-Glied 39 nachgeschaltet ist, das einen Schmitt-Trigger 40 speist, dessen invertierender Ausgang auf einen Eingang der UND-Torschaltung 38 und den K-Eingang des Flipflops 36 rückgekoppelt ist. Ferner ist der Schmitt-Trigger 40 an die Leitung 17, einen Eingang des NOR-Glieds 30 und an ein drittes Verzögerungsglied 41 angeschlossen. Das Verzöge­ rungsglied 41 speist einen Eingang des UND-Glieds 34, dessen Ausgang an die Leitung 19 angeschlossen ist.

Wenn ein Zugriff zum Speicher 4 beispielsweise vom ersten Teilnehmer 1 ausgeht, wird die Leitung 5 mit einem Adressenanwahlsignal beaufschlagt. Soll ein Lesezyklus eingeleitet werden, dann tritt auf der Leitung 6 ein Lesesignal auf. Dieses Lesesignal setzt den Speicher 26 zurück. Damit wird die Torschaltung 22 durchlässig für ein Signal, das über den Ausgang des NOR-Glieds 29 die Torschaltung 37 gegen Adressenanwahlsignale und Lese-/ Schreibsignale des Mikroprozessors 2 sperrt. Ein Impuls gelangt über das Verzögerungsglied 31 und das UND-Glied 32 zur Leitung 18. Hierdurch wird der ansprechverzögerte Speicher 26 angestoßen. Bis zum Ablauf der Verzögerungs­ zeit bleibt das Startsignal des UND-Glieds 32 am Ausgang erhalten, welches sich über die Torschaltung 28 hält. Das Startsignal am Ausgang dient einerseits zur Beauf­ schlagung des Speichers 4 und andererseits zur Steue­ rung der Datenwege zum ersten Teilnehmer 1.

Wenn beispielsweise der Mikroprozessor 2 einen Zugriff zum Speicher 4 verlangt, wird ein Adressenanwahlsignal auf der Leitung 11, ein Signal ALE auf der Leitung 10 und ein Lesesignal auf der Leitung 12 erzeugt. Mit dem Signal ALE wird eine binäre "1" in das J-K-Flipflop 36 eingespeichert, das im Falle eines vom NOR-Glied 29 erzeugten Freigabesignals über die Torschaltung 37 und das NOR-Glied 39 den Schmitt-Trigger 40 anstößt, der das Chip-Anwahlsignal erzeugt, welches das NOR-Glied 30 gegen die Weiterleitung von Zugriffssignalen aus dem Teil­ nehmer 1 sperrt, einen Selbsthaltekreis über die UND-Tor­ schaltung 38 erzeugt und das dritte Verzögerungsglied 41 anstößt, welches über das UND-Glied 34 einen Startimpuls auf die Leitung 19 überträgt.

Die Adressenanwahlsignale, Lese- und Schreibsignale sowie internen Signale der Zugriffssteuerung 3 weisen Anstiegs- und Abfallflanken von einer gewissen Dauer auf. Es können sich daher Signalflanken solcher Signale überlappen, die nicht gleichzeitig Chip-Anwahlsignale auslösen dürfen. Um die sich hieraus ergebenden kritischen Signalzustände zu beseitigen, wird in der Zugriffssteuerung 3 eine Puls­ anschnittverriegelung verwirklicht.

Wenn beispielsweise ein Verriegelungssignal des Ausgangs des NOR-Glieds 29 von einem hohen auf den niedrigen Pegel übergeht und zugleich neben einem Adressenanwahlsignal ein Lese- oder Schreibsignal des Mikroprozessors 2 auf­ tritt, kann der Schmitt-Trigger 40 noch ansprechen; wenn das Verriegelungssignal noch nicht eine untere kritische Pegelgrenze unterschritten hat, dann sperrt der Schmitt- Trigger 40 das NOR-Glied 30. In diesem Fall erhält also der Mikroprozessor 2 vor dem ersten Teilnehmer 1 Zugriff zum Speicher 4.

Bei dem in Fig. 3 dargestellten Zeitdiagramm sind in Ordinatenrichtung Signalamplituden und in Abszissenrich­ tung die Zeit t aufgetragen. Wenn der Mikroprozessor 2 Zugriff zum Speicher 4 verlangt, wird zuerst ein Adressen­ anwahlsignal 42 erzeugt. Nach einer gewissen Zeitverzöge­ rung tritt ein Lese- oder Schreibsignal 43 auf Die Zeit zwischen Auftreten des Startsignals 43 bis zum Beginn der Gültigkeit der Datensignale 45 ist jedoch so kurz, daß es nicht möglich ist, in dieser Zeit zwei Speicherzyklen abzuwickeln.

Es wird deshalb das Adreßsteuersignal 44, das zusammen mit dem Adressenanwahlsignal oder kurz nach dessen Beginn auftritt, dazu benutzt, einen Zugriff auf den Speicher 4 einzuleiten, um der Zugriffssteuerung genügend Zeit für die ordnungsgemäße Abwicklung der Speicherzugriffe zu geben.

Claims (2)

1. Anordnung mit einem wenigstens zwei Mikroprozessoren gemeinsamen Dual-Port-Speicher für wahlfreien Zugriff mit dem die Mikroprozessoren, von denen einer ein gesondertes Adreß­ steuersignal zum Anzeigen des Adreßbetriebs auf den Adres­ senanschlüssen und zum Einspeichern der Adresse in externe Speicher aufweist, asynchron in Verbindung treten, wobei eine an die Mikroprozessoren angeschlossene Zugriffssteue­ rung während der gleichen Zeit nur für jeweils einen Mi­ kroprozessor eine Verbindung zum Dual-Port-Speicher über einen eingangsseitig an beide Mikroprozessoren und aus­ gangsseitig an den Dual-Port-Speicher angeschlossenen Mul­ tiplexer herstellt und wobei der gleichzeitige Zugriff der Mikroprozessoren zum Dual-Port-Speicher durch Tor­ schaltungen gesperrt wird, dadurch gekennzeichnet, daß der zweite Mikroprozessor (2), der das Adreßsteuersi­ gnal (44) erzeugt Adressenanschlüsse (14) aufweist, die im Multiplexbetrieb wahlweise mit Daten oder Adressen be­ legbar sind, daß die Zugriffssteuerung (3) zwei Steuerungsabschnitte (20, 21) aufweist die je für die Er­ zeugung eines Chip-Anwahlsignals und eines Startsignals (43) ausgebildet sind, die über Gatter für die Steuerung des Schreib- oder Lesevorgangs den Dual-Port-Speicher (4) beaufschlagen, daß im ersten Steuerungsabschnitt (20) ein Adressenanwahlsignal mit einem Lesesignal oder einem Schreibsignal des ersten Mikroprozessors (1) jeweils kon­ junktiv verknüpft ein erstes NOR-Glied (29) beaufschlagen, dem ein zweites NOR-Glied (30) zur Erzeugung des ersten Chip-Anwahlsignals nachgeschaltet ist, aus dem zeitverzö­ gert das erste Startsignal gebildet wird, und daß im zwei­ ten Steuerungsabschnitt (21) mit dem Adreßsteuersignal (44) und dem Adressenanwahlsignal (42) des zweiten Mikro­ prozessors (2) ein Flipflop (36) setzbar ist, dessen Aus­ gangssignal einerseits mit dem Ausgangssignal des ersten NOR-Glieds (29) und andererseits mit dem Ausgangssignal eines das zweite Chip-Anwahlsignal ausgebenden, aus­ gangsseitig mit einem Eingang des zweiten NOR-Glieds (30) verbundenen Schmitt-Triggers (40) konjunktiv verknüpft an Eingänge eines dritten NOR-Glieds (39) gelegt sind, dem der Schmitt-Trigger (40) nachgeschaltet ist, dem ein Zeit­ verzögerungsglied (41) zur Erzeugung des zweiten Startsi­ gnals (43) nachgeschaltet ist

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Adreßsteuersignal (44) über ein ODER-Glied (35), dessen zweiter Eingang mit einem vom Schreib- und Lesesignal des Mikroprozessors (2) beaufschlagten NAND-Glied (33) verbun­ den ist, an den Takteingang des als J-K-Flipflop ausgebil­ deten Flipflops (36) gelegt ist, dessen J Eingang mit ei­ ner vom Adressenauswahlsignal beaufschlagbaren Leitung (11) und dessen K-Eingang mit dem Ausgang des Schmitt- Triggers (40) verbunden ist