DE3743114A1 - Schnittstelleneinheit und verfahren zum schaffen einer schnittstelle zwischen analogen eingangssignalen und einem digitalen systembus - Google Patents

Description

Die Erfindung bezieht sich allgemein auf Schnittstelleneinrichtungen zum Überwachen einer Vielzahl von analogen Eingangssignalen und zum Anlegen entsprechender digitalisierter Signale an einen digitalen Systembus. Im besonderen bezieht sich die Erfindung auf eine Einrichtung und auf ein Verfahren zum elektro-optischen Trennen der analogen Eingangssignale von dem digitalen Systembus. Die Erfindung schafft auch Schaltkreise zum Freigeben (enabling) der analogen Eingangssignale für die Abtastung in jeder gewünschten Ordnung oder Reihenfolge. Außerdem ist für jeden analogen Eingang eine Verstärkungseinstellung programmierbar.

Es ist bekannt, für die Verarbeitung analoger Eingangssignale und das Anlegen einer digitalisierten Version der analogen Eingangssignale an einen digitalen Systembus eine Schnittstelleneinheit vorzusehen.

Die bekannten Systeme waren jedoch so konstruiert, daß der digitale Systembus direkt, d. h. körperlich, mit den analogen Eingangskanälen verbunden ist, und dies hat häufig zu einem nachteiligen Arbeitsverhalten geführt.

Außerdem mußte bei den bekannten Systemen die Verstärkungseinstellung für die analogen Eingangskanäle durch händisches Einstellen von variablen Potentiometern, umsetzbaren Verbindern (strap option) oder dgl. vorgenommen werden, mit dem Ergebnis, daß eine solche Verstärkungseinstellung gewöhnlich zeitraubend und unflexibel war.

Außerdem fehlte bei den bekannten Systemen jeglicher Mechanismus zum raschen und zuverlässigen Vorgeben der Reihenfolge, in der eine Vielzahl von analogen Eingangskanälen vom Schnittstellensystem gelesen wird.

Es bestand daher ein dringendes Bedürfnis für eine Schnittstelle zwischen analogen Eingangssignalen und dem Systembus einer Datenverarbeitungseinheit, welche es erlaubt, die analogen Eingangskanäle von dem digitalen Systembus und dem zugehörigen Haupt-Datenverarbeitungssystem elektrisch zu isolieren. Ferner bestand ein dringendes Bedürfnis für eine Schnittstelleneinheit, bei dem die Verstärkung für jeden analogen Eingangskanal sowie die Reihenfolge, in der diese Kanäle gelesen werden, rasch eingestellt werden können.

Demgemäß besteht ein Ziel der Erfindung darin, eine verbesserte Schnittstelleneinheit zwischen analogen Eingangssignalen und einem digitalen Systembus zu schaffen.

Ein weiteres Ziel der Erfindung besteht darin, eine Schnittstelleneinheit zu schaffen, in der analoge Eingangssignale digitalisiert und in einem Speicher gespeichert werden für die anschließende Wiederauffindung oder Wiedergewinnung durch eine Datenverarbeitungseinheit, die über einen digitalen Systembus mit dem Speicher verbunden ist.

Ein weiteres Ziel der Erfindung besteht darin, eine Schnittstelleneinheit zu schaffen, bei der analoge Eingangskanäle von einem digitalen Systembus optisch getrennt sind.

Ein weiteres Ziel der Erfindung besteht darin, eine Schnittstelleneinheit zu schaffen, bei der die Verstärkung eines jeden von einer Vielzahl analoger Eingangskanäle von einer Datenverarbeitungseinheit über einen digitalen Systembus programmiert werden kann.

Ein weiteres Ziel der Erfindung besteht darin, eine Schnittstelleneinheit zu schaffen, bei der die Reihenfolge, in der eine Vielzahl von analogen Eingangskanälen gelesen wird, von einer Datenverarbeitungseinheit über einen digitalen Systembus programmiert werden kann.

Diese und weitere Ziele werden gemäß einer bevorzugten Ausführungsform der Erfindung dadurch erreicht, daß eine Schnittstelleneinheit zwischen analogen Eingangssignalen und einem digitalen Bus geschaffen wird, die ausgerüstet ist mit Digitalisierungsmitteln zum Digitalisieren oder Umsetzen eines ausgewählten analogen Eingangssignals in ein digitalisiertes Signal, Speichermitteln und Mitteln zum optischen Koppeln des digitalisierten Signals zu den Speichermitteln zwecks Speicherung in diesen.

Die Erfindung wird nachstehend anhand der Zeichnung an Ausführungsbeispielen noch näher erläutert. In der Zeichnung zeigt

Fig. 1 ein detailliertes Blockschaltbild eines die Erfindung beinhaltenden Datenerfassungssystems,

Fig. 2 ein detailliertes Blockschaltbild, das den Kanaladressengenerator einer bevorzugten Ausführung der erfindungsgemäßen Schnittstelleneinheit wiedergibt,

Fig. 3 ein detailliertes Blockschaltbild, das das elektro-optische, synchrone, serielle Glied einer bevorzugten Ausführungsform einer erfindungsgemäßen Schnittstelleneinheit wiedergibt,

Fig. 4 einen Speicherplan des Datenerfassungssystems einer bevorzugten Ausführungsform der Erfindung, und

Fig. 5 ein Blockdiagramm, das zeigt, wie nach einer bevorzugten Ausführung der Erfindung der Zugang zu der Abtastliste stattfindet.

Gemäß Fig. 1 ist das die Erfindung beinhaltende Datenerfassungssystem ausgerüstet mit einem ersten Multiplexer 64, der als Eingänge analoge Eingangssignale 0-15 empfängt, einem zweiten Multiplexer 66, der analoge Eingangskanäle 16-31 empfängt, einem dritten Multiplexer 65, der analoge Eingangskanäle 32-47 empfängt und einem vierten Multiplexer 67, der analoge Eingangskanäle 48-63 empfängt. Die analogen Eingangskanäle 0-15 sind einem mit P 7 bezeichneten Verbinder zugeordnet, die Eingangskanäle 16-31 einem Verbinder P 6, die Eingangskanäle 32-47 einem Verbinder P 4 und die Eingangskanäle 48-63 einem Verbinder P 3. Die Erfindung weist also eine Gesamtheit von 64 einzel- oder einpoligen Eingangskanälen (single-ended input channels) oder 32 differentiellen Eingangskanälen auf. Die Multiplexer 64, 66, 65 und 67 sind über eine Leitung 56 an einen Meßverstärker 53 (instrumentation amplifier) angeschlossen. Der Ausgang des Verstärkers 53 ist an den Eingang eines Verstärkers 55 programmierbarer Verstärkung angeschlossen, der über eine Leitung 58 von einer Kanalverstärkungsschaltung 59 her einen Steuereingang empfängt. Die Kanalverstärkungsschaltung 49 ist an den isolierten Datenbus 30 angeschlossen. Der Ausgang des Verstärkers 55 programmierbarer Verstärkung ist mit einer Tast/Speicher-Schaltung 57 verbunden, deren Ausgang an einen Analog/Digital-Wandler 59 von 12-Bit angeschlossen ist, dessen Ausgangsbus 40 mit dem isolierten Datenbus 30 verbunden ist. Die Multiplexer 64, 66, 65 und 67 werden über Leitungen 41 bzw. 43 bzw. 52 bzw. 54 von einer Kanaladressenlogik 47 gesteuert, die an den isolierten Datenbus 30 angeschlossen ist. Eine Zugriffs-/Umwandlungs-Steuerschaltung 61 ist über ein bidirektionales Bussegment 50 mit dem isolierten Datenbus 30, über eine Leitung 46 mit einem Zeitgeber 51 (timer), über eine Leitung 48 mit einem Taktgeber 63 (clock), über eine Leitung 60 mit einer SYNC OUT-Ausgangsklemme und über eine Leitung 62 mit einer TRIGGER IN-Eingangsklemme verbunden. Der als P 5 bezeichnete Verbinder 6 ist den Leitungen 60 und 62 zugeordnet. Der Zeitgeber 51 ist auch an den isolierten Datenbus 30 angeschlossen. Die Zugriffs-/Umwandlungs-Steuerschaltung 61 erzeugt passende Steuersignale und liefert diese über die Leitung 58 an den Analog/Digital-Wandler 59, die Tast/Speicher-Schaltung 57, die Kanalverstärkungsschaltung 49 und die Kanaladressenlogik 47. Der isolierte Datenbus 30 wird so genannt, weil er körperlich von den Digitalbussen und von der Logikschaltung isoliert ist, die in Fig. 1 links von den Opto-Isolatoren 45 angeordnet sind. Wahlweise kann über ein bidirektionales Bussegment 38 ein 32-kanaliges digitales I/O-Modul 39 (gestrichelt dargestellt) an den isolierten Datenbus 30 angeschlossen werden. Der als P 2 bezeichnete Verbinder 2 ist den Kanälen 0-31 für das digitale I/O-Modul 39 zugeordnet. In Fig. 1 ist ganz links ein Systembus 2 zu sehen. Dieser Systembus 2 ist bei einer bevorzugten Ausführungsform der Erfindung ein VME-Bus und verbindet die Schnittstelleneinheit der Fig. 1 mit einem nicht dargestellten, passenden Datenverarbeitungssystem. An den Systembus 2 ist über Bussegmente 4 und 6 ein Adressen- und Adressenmodifizier-Decoder 5 angeschlossen, der Adressensignale erzeugt und über einen Bus 8 an einen Speicheradressenbus 10 liefert. Eine Unterbrechungslogik (engl.: interrupt logic) 7 ist über ein bidirektionales Bussegment 12 an den Systembus 2 angeschlossen. Der Adressen- und Adressenmodifizier-Decoder 5 und die Unterbrechungslogik 7 sehen verschiedene Adressier- und Steuerfunktionen für die Schnittstelleneinheit vor. Beispielsweise wählt ein Bit im Steuerregister 33 die Betriebsart entweder in Form eines kontinuierlichen Modus oder in Form eines zeitweiligen (transient) Modus. Wenn der zeitweilige Modus gewählt ist, hören Umwandlungen auf, sobald der Abtastadressenzeiger 161 seine Abtastung der Abtastliste 165 (Fig. 5) beendet hat. Im kontinuierlichen Modus werden Umwandlungen kontinuierlich durchgeführt, und zwar durch eine von drei möglichen Triggerquellen getriggert: (1) ein externes TRIGGER IN auf der Leitung 62; (2) einen programmierbaren Zeitgeber; oder (3) einen Software- Trigger im Anschluß an eine Ablesung von irgendeinem Kanaldatenspeicherort her. Ein Datenpuffer 9 ist über ein bidirektionales Bussegment 14 an den Systembus 2 und ferner über ein bidirektionales Bussegment 9 an einen örtlichen Datenbus 15 angeschlossen. Mit dem örtlichen Datenbus 15 sind des weiteren über ein bidirektionales Bussegment 16 ein Kanaladressengenerator 31, über einen bidirektionalen Datenbus 18 ein Datenpuffer 27, über ein bidirektionales Bussegment 22 ein Steuerregister 33, über ein Bussegment 24 ein Statusregister 35 und über ein Bussegment 26 eine Unterbrechungsvektor-Logik 37 (eng.: interrupt vector logic) verbunden. Der Kanaladressengenerator 31 ist über ein Bussegment 17 mit dem Speicheradressenbus 10 verbunden. Der Speicheradressenbus 10 ist über ein Bussegment 13 an einen RAM 25 (random access memory = Direktzugriffsspeicher) mit dualen Eingängen (im folgenden als "Port" bezeichnet) angeschlossen, der bei einer bevorzugten Ausführungsform der Erfindung in 128c 16 RAM ist. Der dual-port RAM 25 kann entweder vom Speicheradressenbus 10 oder vom Speicherdatenbus 20 Zugriff erhalten. Der Speicherdatenbus 20 ist mittels Opto-Isolatoren 45 und bidirektionalen Bussegmenten 34 und 36 an den isolierten Datenbus 30 angeschlossen. Das detaillierte Blockschaltbild gemäß Fig. 2 gibt den Kanaladressengenerator einer bevorzugten Ausführungsform der Erfindung wieder. Der örtliche Datenbus 15, der mit der gleichen Bezugszahl auch in Fig. 1 bezeichnet ist, überträgt Daten über ein Bussegment 70 zu einem Datenlatch 71 und empfängt Daten von einem Datenlatch 73 über ein Bussegment 72. Der Datenlatch 71 überträgt auf einen über einen Leiter 90 empfangenen Schreibimpuls hin Daten über ein Bussegment 74 zu einem "Abtastzeiger"-Zähler 75. Der Latch 73 liest auf einen über einen Leiter 92 empfangenen Leseimpuls und auf ein über einen Leiter 104 empfangenes Ladesignal hin Daten, die über einen Bus 76 in ihn eingegeben werden. Der Abtastzeiger-Zähler 75 spricht auf ein über einen Leiter 96 empfangenes Ladesignal und auf ein über einen Leiter 104 empfangenes Inkrement/Lade-Signal an und erzeugt Signale über die Kanal/Verstärkungs-Adresse 76 Ein Adressenlatch 79 ist an den Bus 76 und den Leiter 104 angeschlossen und erzeugt Ausgangssignale über ein Bussegment 80 zu einem Adressenlatch 81. Der Adressenlatch 81 ist auch mit dem Leiter 104 verbunden, und er erzeugt Ausgangssignale über ein Kanaldatenadressen-Bussegment 82 zu einem 4 : 1-Adressenmultiplexer (MUX) 85. Der Adressen-MUX spricht auch auf einen örtlichen Adressenbus 78, den Kanal/Verstärkungs-Adressenbus 76, einen Portadressen-Bus 84 und ein Auswahlsteuerungssignal über einen Leiter 112 an. Eine Adressensteuerungslogik 77 empfängt über den Port- Adressenbus 84 Adresseneingänge, über einen Leiter 102 Taktimpulse und über eine Leitung 94 Steuereingangssignale. Sie erzeugt ein Ladesignal auf einem Leiter 106, und ein Inkrementsignal auf einem Leiter 108, die beide an einen Portadressen-Abwärtszähler 83 angeschlossen sind. Des weiteren erzeugt die Adressensteuerlogik 77 ein passendes Ausgangssignal über einen Leiter 110 zu einer Speicherzugriffs- und Steuerlogik. Der Portadressen-Abwärtszähler 83 erzeugt ein Ausgangssignal über den Leiter 104 und ein Ausgangssignal über den Portadressenbus 84. Der Adressen-MUX 85 erzeugt ein Ausgangssignal über einen Bus 86 zum Speicheradressenbus 10. Die Funktion der Kanaladressengeneratorschaltung gemäß Fig. 2 besteht darin, die Fähigkeit zu einer RAM-Adressierung zu schaffen, damit Daten zwischen dem RAM 25 und dem seriellen Datenglied über die Opto-Isolatoren 45 übertragen werden können. Der Kanaladressengenerator aktualisiert laufend die Inhalte der relevanten Abschnitte des RAMs 25 aus den Daten, die über das serielle Glied von den analogen Kanälen und den digitalen I/O-Anschlußstellen (ports) übertragen werden. Digitale Ausgangssignale und Steuer/Zeitgeber (timer)-Daten müssen auch vom RAM 25 abgerufen und über das serielle Glied zu den richtigen Plätzen im isolierten Abschnitt der Schnittstelle übertragen werden. Die beiden Adressenlatche 79 und 81 haben die Aufgabe, das Auftreten von Kanal/Verstärkungs-Adressen am Bus 76 bezüglich der Kanaldatenadresse auf dem Bus 82 zu verzögern, um dem nach dem "Pipeline"-Verfahren vor sich gehenden Umwandlungs-Prozeß Rechnung zu tragen, der im isolierten Abschnitt stattfindet, - d. h., nachdem auf einen bestimmten Abtastadressenplatz Zugriff genommen wurde und das Kanal/Verstärkungs-Byte zum seriellen Glied geschrieben wurde, finden zwei weitere solche Übertragungen statt, bevor die umgewandelten Daten von dem ursprünglichen Kanal/ Verstärkungs-Kanal zum richtigen Platz im Speicher 25 geschrieben werden. Es ist somit eine "Schlange" in Form der Adressenlatche 79 und 81 nötig. Das in Fig. 3 dargestellte detaillierte Blockdiagramm gibt das elektro-optische, synchrone, serielle Glied einer bevorzugten Ausführungsform der erfindungsgemäßen Schnittstelleneinheit wieder. Der mit der gleichen Bezugszahl auch in Fig. 1 bezeichnete Speicherdatenbus 20 ist über ein bidirektionales 16-Bit- Bussegment 34 an Datenlatche 119 angeschlossen, die wiederum über einen bidirektionalen 8-Bit-Bus 120 mit einem Verschieberegister 121 verbunden sind. Eine Transfersteuerlogik 117 empfängt über einen Leiter 118 Steuereingangssignale und über einen Leiter 136 ein Φ2- Eingangstaktsignal von einem zweiphasigen Taktgeber 129, und sie erzeugt ein Verschiebe-Steuersignal über einen Leiter 130 zum Verschieberegister 121, sowie ein Steuersignal über einen Leiter 134 zur Opto-Isolatorschaltung 139. Der zweiphasige Taktgeber 129 erzeugt auch ein Φ1-Steuersignal über einen Leiter 132 zum Verschieberegister 121. Das Φ2-Taktsignal ist über einen Leiter 136 auch an einen Opto-Isolator 141 angeschlossen. Das Register 121 empfängt DATEN von einem Opto-Isolator 127 über einen Leiter 126, und es überträgt DATEN über einen Leiter 122 zur Transfer- Steuerlogik 117. Die Transfersteuerlogik 117 schafft Daten für einen Optokoppler 123 über einen Leiter 200.

Die von dem Opto-Isolator 123 empfangenen DATEN werden über einen Leiter 124 zu einem Verschieberegister 125 und zu einer Transfersteuerlogik 145 übertragen. Das Verschieberegister 125 erzeugt auch DATEN über einen Leiter 128 zum Opto-Isolator 127, der diese in der Form DATEN auf einen Leiter 126 überträgt. Das Verschieberegister 125 ist über einen 8-Bit-Bus 36 mit dem isolierten Datenbus 30, der in Fig. 1 mit der gleichen Bezugszahl bezeichnet ist, verbunden.

Der Opto-Isolator 139 überträgt das über den Leiter 134 empfangene Steuersignal in Form eines Steuersignals auf einem Leiter 140 zurück zur Transfersteuerlogik 145. In gleicher Weise überträgt der Opto-Isolator 141 das über die Leitung 136 empfangene Φ2-Taktsignal als den Φ2-Takt auf einem Leiter 142 zurück zur Transfersteuerlogik 145.

Die Transfersteuerlogik 145 erzeugt ein Verschiebe- Steuersignal über einen Leiter 144 zum Verschieberegister 125, ein Port-Steuersignal über einen Leiter 146 zu einer Adressendecodierschaltung 153, ein Löschsignal über einen Leiter 148 zu einem Port-Adressenzähler 155, ein Inkrement- Signal über einen Leiter 150 zum Port-Adressenzähler 155 und ein Analog-Rücksetz-Signal auf einem Leiter 152.

Die Adressendecodierschaltung 153 empfängt über einen Bus 156 Eingangssignale vom Port-Adressenzähler 155 und erzeugt ein Portfreigabe(enable)-Steuersignal über einen Bus 154.

Die Schaltung des seriellen Gliedes gemäß Fig. 3 arbeitet dahingehend, daß Daten vom 16-Bit-RAM 25 Byte-breit zu einem Paar von Verschieberegistern 121 und 125 übertragen werden, wobei sich das eine auf der einen Seite und das andere auf der anderen Seite der Opto-Isolatoren befindet. Soweit die Daten parallel in jedes Verschieberegister eingeladen worden sind, werden diese dann zu dem anderen Schieberegister in serieller Weise hinübergetaktet. Die gleichzeitige bidirektionale Übertragung wird mit der Taktrate durchgeführt.

Der zweiphasige Taktgeber 129 ist erforderlich, um der breiten Variation in der Fortpflanzungsverzögerung durch die Opto-Isolatoren hindurch Rechnung zu tragen. Die Verschiebeoperation wird von der Transfersteuerlogik 117 gesteuert, die auch ein einzelnes Steuersignal über den Leiter 134 und über den Opto-Isolator 139 zur Transfersteuerlogik 145 schickt.

Die Funktion der Transfersteuerlogik 145 besteht darin, die Rekonstruktion der Portadressen zu steuern. Dies bedeutet, daß der Portadressenzähler 155 im Anschluß an eine Übertragung um einen Zählschritt weitergeschaltet wird, sobald die übertragenen Daten zu der gegenwärtigen Port- Adresse geschrieben worden sind. Die um einen Zählschritt erhöhte Port-Adresse wird für den Zugriff zum nächsten Port in der Reihenfolge benutzt, dessen Inhalt für die nächste Übertragung in das Verschieberegister geladen wird.

Die Zustände der Steuerleitung 114 und der Daten-Ein-Leitung 124 bestimmen, ob der Portadressenzähler um einen Zählschritt weitergeschaltet oder gelöscht wird. Der Portadressenzähler 155 wird stets gelöscht, wenn zum Port 1 Zugriff genommen wird, um sicherzustellen, daß eine Rauschstörung nicht permanent die Adresse außersynchron verläßt, d. h. es findet eine Selbstkorrektur zu Beginn eines jeden Auffrischungszyklus statt. Ein Auffrischungszyklus besteht aus einem LESEN/SCHREIBEN zu allen Anschlußstellen auf dem isolierten Abschnitt, und eine komplette Auffrischung von sieben I/O-Anschlußstellen findet während einer einzelnen Datenzugriffs-/Datenumwandlungs-Periode statt. Die aktuelle Zeit für einen Auffrischungszyklus hängt davon ab, ob gleichzeitig ein Haupt(hos)-Zugriff auf dem Systembus 2 mit im Spiel ist.

Die Fig. 4 zeigt einen Speicherplan des Datenzugriffs- Systems gemäß einer bevorzugten Ausführungsform der Erfindung. Der RAM 25 ist ein 128 × 16-Bit-Speicher. Die Wortplätze 0-63 sind der Speicherung von digitalisierten Signalen zugewiesen.

Die zwischen 64-95 enthaltenen 32 Plätze repräsentieren die Abtast- oder Abfrageliste. Jeder Platz speichert zwei 8-Bit-Bytes, und jedes Byte enthält 6 Bits, die die relative Position des zugehörigen Eingangskanals bezüglich aller anderen Eingangskanäle angeben. Die verbleibenden 2 Bits eines jeden Bytes speichern Verstärkungsinformation, die dafür herangezogen wird, die Verstärkung des zugehörigen Eingangskanals einzustellen.

Die Plätze 96 und 99 speichern digitale Eingang/Ausgang (= I/O)-Informationen. Jedes digitale I/O ist diesem vier- Wort-Speicherblock zugewiesen. Die Plätze 100-125 sind gegenwärtig unbenutzt. Ein 8-Bit-Byte des Platzes 126 wird dafür verwendet, Zeitgeberinformation zu speichern, und ein 8-Bit-Byte des Platzes 127 speichert Triggerungs- Steuerinformationen. Ein 8-Bit-Byte des Platzes 128 und 129 dient der Speicherung von Steuerinformationen. Die Zeitgabeinformation und die Steuerinformation sind vom Hauptprozessor über den Systembus 2 modifizierbar.

Das Blockdiagramm gemäß Fig. 5 gibt wieder, wie bei einer bevorzugten Ausführungsform der Erfindung zu der Abtastliste Zugriff genommen wird.

Ein Abtastadressenzeiger 161, der als 6-Bit-Zähler ausgeführt ist, ist über einen bidirektionalen Bus 160 an den lokalen Datenbus 15 und über einen Leiter 162 an einen Inkrement- oder Schaltschritteingang angeschlossen. Er wird nach Vollendung einer jeden Analog/Digital-Umwandlung um einen Zählschritt weitergeschaltet. Er deutet auf die Abtastliste 165 und legt fest, welcher Kanal gegenwärtig adressiert wird. Das Abtastadressenzeiger-Register 161 kann jederzeit über den Systembus 2 vom Hauptprozessor her gelesen oder geschrieben werden. Der Abtastadressenzeiger wird durch ein Ladesignal auf dem Leiter 201 auf den Inhalt des örtlichen Datenbusses 15 voreingestellt.

Arbeitsweise der bevorzugten Ausführungsform

Im Betrieb erfaßt die in Fig. 1 gezeigte Schnittstelleneinheit Analogdaten an den Kanälen 0-63, verstärkt diese, hält sie zeitweilig, digitalisiert sie dann und überträgt sie seriell über den Opto-Isolatorkreis und speichert sie im passenden Wort-Platz im Speicher 25 für den Zugriff durch einen Hauptprozessor über den Systembus 2.

Die Kanalverstärkung ist für jeden analogen Eingangskanal individuell einstellbar. Außerdem ist die Reihenfolge, in welcher die einzelnen Eingangskanäle abgetastet werden, einstellbar.

Die die Wortplätze 64-95 des RAM 25 aufweisende Abtastliste (Fig. 4) wird zuerst mit der gewünschten Verstärkungs- und Kanalreihenfolge-Information geladen. Adresse. Jedes Wort in der Abtastliste weist zwei 8-Bit-Bytes auf. Jedes Byte enthält eine Kanaladresse von 6-Bit und einen Verstärkungswert (z. B. 1, 10, 100) von 2 Bit. Die Adresse 000000 entspricht dem Kanal 0; die Adresse 000101 entspricht dem Kanal 5, usw.

Die Abtastliste wird sequentiell gelesen. Ein nachfolgendes Abtastlistenbyte wird nach jedem Weiterschalten des Abtastadressenzeigers 161 (Fig. 5) um einen Zählschritt herausgelesen. Es kann jede beliebige Kanalpermutation für eine Zuweisung zu den Kanaldaten-Speicherplätzen programmiert werden. Auf diese Weise können die Reihenfolge und die Frequenz von Umwandlungen an jedem Kanal nach Wunsch modifiziert werden.

Jeder Kanal kann häufiger abgetastet werden als ein anderer. Die beiden Extreme wären, daß ein Kanal allein allen 64 Plätzen in der Abtastliste zugewiesen wird, was einen Einkanalbetrieb herbeiführt, oder daß jeder Kanal einem individuellen Eingang für die Gesamtheit von 64 Kanalumwandlungen zugeiwesen wird.

Die Inhalte aller Plätze im RAM 25 können jederzeit gelesen oder geschrieben werden.

Da sowohl der Abtastadressenzeiger 161 als auch die Abtastliste 165 programmierbar sind, ist eine nahezu unbegrenzte Vielzahl von Datenzugriffssequenzen erzielbar.

Die hier beschriebene Analogschnittstelle hat bedeutende Vorteile. Ein bedeutender Vorteil ist eine Reduzierung der Opto-Isolator-Hardware in der Schnittstelleneinheit, woraus sich eine kleinere Einrichtung und herabgesetzte Kosten ergeben. Ein weiterer Vorteil ist eine bedeutende Verbesserung in der Flexibilität des Betreibens der Schnittstelleneinheit, da jederzeit die Sequenz der Kanalumwandlungen sowie der Verstärkungsfaktor für jeden Kanal leicht modifiziert werden könne. Bei vielen der Steuerlogikschaltungen der vorliegenden Erfindung, z. B. der Adressensteuerlogik 77 und der Übertragungssteuerlogik 117, werden FPLA′s (field programmable logic arrays = feldprogrammierbare Logikfelder) und insbesondere PAL-Einrichtungen (programmable array logic = programmierbare Feldlogik) von Monolithic Memories, Inc. verwendet.

Arbeitsweise der Steuer- und Status-Register

Das System belegt 256 Speicherplätze im VME-Busspeicherplan. Die unteren 128 Plätze sind auf ein Boardspeichersystem abgebildet, welches die Dateninformation der Abtastliste, die Information betreffend die digitale I/O und die Umwandlungsdaten plus Steuerung sowie die Zeitgeberinformation hält. Zu diesen unteren 128 Plätzen kann mit den Adressenleitungen A8 = 0 Zugriff genommen werden. Die oberen 128 Plätze sind auf ein Unterbrechungssteuerungs- und -vektor-Register und ein Abtastlisten-Register abgebildet. Die Unterbrechungssteuerung und der Unterbrechungsvektor können geschrieben oder abgelesen werden, indem die Adressenleitung A8 auf das Niveau "Hoch" und die Adressenleitung A1 auf das Niveau "Niedrig" gebracht wird. Der Inhalt der Abtastliste kann durch einen Schreibzyklus mit "Hoch"-liegender Adressenleitung A8 und "Hoch"-liegender Adressenleitung A1 "im Fluge verändert" (changed on the fly) werden, d. h. schon während des Aufarbeitungsprozesses.

Die Unterbrechungssteuer- und Unterbrechungsvektor- Register haben die folgenden Bitdefinitionen:

Steuerregister 1

D0-D7halten den Unterbrechungs(interrupt)-Vektor, der während eines gültigen Unterbrechungszyklus geliefert wird, wie er vom VME-Bus definiert ist. D8-D9befähigt die Einrichtung eine Unterbrechung beim Auftreten der folgenden Ereignisse herbeizuführen:

D10befähigt das System, eine Unterbrechung herbeizuführen, wann immer der Benutzer Extern-Trigger-Überabtastungen (oversamples) eingebracht hat. (D10=1) D11stellt das System entweder auf kontinuierlichen (D11=1) oder zeitweiligen (D11=0) Betrieb ein. D12-14befähigt den Benutzer, ein Software programmierbares Unterbrechungsanforderungsniveau einzugeben. Die Kombination dieser drei Leitungen plant die sieben Anforderungsleitungen folgendermaßen:

Bit "Hoch" gesetzt wird, wird keine Unterbrechung (interrupt) herbeigeführt. Wenn dieses Bit "Niedrig" ist, dann wird eine Unterbrechung hervorgerufen gemäß der Festlegung durch die Kombination von EN2, EN1 und EN0.

Wenn die Adressenleitung A8 "Hoch" gesetzt wird und A1 "Niedrig" ist und ein Lesezyklus im Gange ist, dann werden die Unterbrechungssteuerung und das Vektorregister zurückgelesen.

Wenn die Adressenleitung A "Hoch" liegt, A1 "Hoch" ist und ein Schreibzyklus im Gange ist, dann wird zu dem Abtastlistenregister Zugriff genommen. Dieses Register ist folgendermaßen geplant:

Steuerregister 2

Wenn die Adressenleitung A8 "Hoch" ist, A1 "Hoch" ist und ein Lesezyklus im Gange ist, dann wird zu dem Statusregister und zum gegenwärtigen Abtastlistenstatus Zugriff genommen. Dieses Register ist geplant über:

STATUSREGISTER

ABTASTLISTENZEIGER

D0-D5repräsentieren den nächsten Platz von Kanaladresse/ Verstärkung, zu dem Zugriff genommen wird. Es sei bemerkt, daß sich dies nur ändert, nachdem umgewandelte Daten in den Speicher geschrieben wurden. D8ist unbenutzt. D9reflektiert die Konfiguration des analogen vorderen Endes, indem angezeigt wird, ob Einzeleingänge oder Differentialeingänge bearbeitet werden. D10zeigt an, daß Umwandlungen im Gange sind. Wenn das Gerät für zeitweiligen Betrieb gestaltet ist, wird dieses Bit "Hoch" gesetzt, wenn der zeitweilige Fang vollendet ist. Ansonsten wird dieses Bit gelöscht, was anzeigt, daß ein Umwandlungszyklus im Gange ist. D11ist aktiv, wenn gültige Daten gerade in den Systemspeicher geschrieben worden sind. Wenn D11 "0" ist, dann befinden sich gültige Daten im Speicher, ansonsten keine neuen umgewandelten Daten in den Speicher geschrieben worden sind. D12ist aktiv, wenn die von externen Triggern erzeugte Abtastrate den Maximalwert von 40 KHz überschreitet. Wenn D12 "0" ist, dann hat eine zu rasche Abtastung oder Überabtastung stattgefunden. D11-D14reflektieren den Status der Anzahl der angenommenen Abtastungen, und sie werden nach den folgenden Geschehnissen aktiv:

SYSTEM/VOLL & /HVOLL Kennzeichnung

Der eingebaute Speicher hält zwei Steuerregister. Zu diesen kann am Platz 7F (hex) und 7E Zugriff genommen werden. Das erste Steuerregister ist folgendermaßen geplant:

Steuerregister 3

D0-D1steuern die Triggeroptionen des AD-Wandlers gemäß der folgenden Verknüpfungstabelle:

Die bei interner Triggerung erzeugte Abtastrate hängt von einem im folgenden als Jumper bezeichneten versetzbaren Verbinder J11 und dem Inhalt des Steuerregisters 4 (RAM-Platz 7E) ab.

Der Jumperblock wird dafür benutzt, eine "tick"-Zeit an den zweiten, Software-programmierbaren Zähler zu liefern. Die "tick"-zeit liegt mit Stufen von 200 ns im Bereich von 400 ns bis 512 µS und ergibt, in Verbindung mit dem Steuerregister 4 eingesetzt, Abtastraten zwischen 25 µs und 13,1 ms.

Externe Triggerung

Wenn das Steuerregister 3 EXTEN = 1 und TIMEN = 0 hat, wird das System für externe Triggerung eingerichtet.

In diesem Modus liefert der Benutzer einen Abtastimpuls (strobe) vom Zustand "Niedrig", der über mindestens 300 ns "Niedrig" sein muß, an den externen Triggereingang.

Ein externer Triggerzyklus kann durch das folgende Verfahren verwendet werden:

• (a) Aktualisiere die Abtastliste so, daß sie die gewünschte Eingangskanalfolge wiedergibt.
• (b) Schreibe zum Steuerregister 3 und setze EXTEN = 1 mit TIMEN = 0.
• (c) Schreibe zum Steuerregister 2, dem Abtastlistenregister, so, daß es zu der richtigen Startadresse des Abtastlistenelements, das den Start und die gewünschte Eingangsfolge hält, Zugriff nimmt.
• (d) Schreibe zum Steuerregister 1 zwecks Einrichtung für "Unterbrechung" (interrupt) oder "Wahl" (polling) und C/T.

Nachdem zum Abtastlistenregister Zugriff genommen worden ist, zwingt eine Software-Rückstellung beide Seiten des Systems sich zu synchronisieren, und sie füllt die nächste Kanaladressen-Pipeline. Die zum Füllen der Adressenpipeline erforderliche Verzögerung oder Zeitspanne liegt in der Größenordnung von 50 µs, und jegliche externe Trigger, die vor dieser Zeit ankommen, werden ignoriert.

Ein Analog/Digital-Umwandlungszyklus wird initiiert, wenn der Analogsteuerungsabschnitt beobachtet, daß die Adressenpipeline voll ist und ein externer Trigger mit EXTEN = 1 und TIMEN = 0 angelegt wird.

Das Ende eines jeden Umwandlungszyklus ruft ein "Datengültig"- Bit im Statusregister hervor, das einen "Polling" (Wähl)-Modus freigibt. Wenn Unterbrechungen (interrupts) freigegeben werden, dann kann eine Unterbrechung gemäß Festlegung durch EN1, EN0 des Steuerregisters 1 herbeigeführt werden.

Interne Triggerung

Das System kann so eingestellt werden, daß Abtastraten erzeugt werden, die durch einen Quartzkristall und eine Zählerkombination gesteuert sind. Eine Kombination von zwei Zählern erlaubt es dem Benutzer, durch eine Mischung von Hardware und Software einen weiten dynamischen Bereich von Abtastintervallen zu programmieren.

Die Wiederholungsrate der Triggerimpulse ist zwischen 25 µsec und 13,1 msec veränderbar.

Der Modus der internen Triggerung kann durch das folgende Verfahren eingerichtet werden:

• (a) Aktualisiere die Abtastliste so, daß sie die gewünschte Folge von Eingangskanälen wiedergibt,
• (b) schreibe zum Steuerregister 4 zwecks Schaffung der gewünschten Abtastrate,
• (c) schreibe zum Steuerregister 3 und mache EXTEN = 0 mit TIMEN = 1,
• (d) schreibe zum Steuerregister 2, dem Abtaststeuerregister in der Weise, daß die richtige Anzahl von Abtastungen vorgenommen wird: siehe Anlage A, und
• (e) schreibe zum Steuerregister 1, um das System auf "polling"- oder "interrupt"-betriebenen Modus mit C/T einzustellen.

Kurz nach dem Schritt (d) erfährt das System eine Software- Rückstellung, die die Analogseite und die Digitalseite des Systems synchronisiert. Diese Software-Rückstellung füllt die nächste Kanaladressen-Pipeline, und es ist wesentlich festzustellen, daß die interne Triggerung erst beginnt, wenn die Pipeline voll ist.

Die Pipeline wird etwa 40 µsec nach der Software-Rückstellung voll, und folglich wird die erste Eingangsabtastung nicht vorgenommen, bis 50 µsec plus eine Abtastperiode verstrichen sind.

Daraufhin ist die Abtastung periodisch mit der Periode, die durch die Kombination des Steuerregisters 4 und des "Tick"-Intervalls definiert ist.

Ereignis-Triggerung

In diesem Modus beginnt das System die Abtastung mit einer Rate, die durch das Steuerregister 4 und das "tick"-Intervall, wie oben beschrieben, bestimmt ist, wenn EXTEN = TIMEN = 1 ist und ein externer Impuls an den externen Triggereingang angelegt wird. Dieser externe Trigger sollte aktiv "Niedrig" sein und ist für TTL-Niveau-Eingänge bemessen.

Die minimale aktive "Niedrig"-Zeit sollte 300 ns, die maximale aktive "Niedrig"-Zeit 15 µsec betragen.

Es ist wesentlich festzuhalten, daß die "Überabtastung"- Kennzeichnung aktiv wird, wenn die Abtastrate einen Maximalwert von 25 µsec überschreitet.

Das folgende Verfahren richtet das System korrekt auf die Ereignis-Triggerung ein:

• (a) aktualisiere die Abtastliste so, daß die Abtastlistenelemente die gewünschte Sequenz der Eingangskanäle mit ihren entsprechenden Verstärkungseinstellungen wiedergibt.
• (b) Schreibe das Steuerregister 4 entsprechend der gewünschten Abtastrate.
• (c) Schreibe das Steuerregister 3 so, daß es EXTEN = TIMEN = 1 entspricht.
• (d) Schreibe das Steuerregister 2 (Abtastlistenregister) so, daß die richtige Zahl von Abtastungen angenommen wird.
• (e) Schreibe zum Steuerregister 1 und richte das System für "interrupt"- oder "polling"-Modus sowie für kontinuierlichen oder zeitweiligen Betrieb ein.

Kurz nach dem Schritt (d) erfährt das System eine Software- Rückstellung, die beide Seiten des Systems synchronisiert und auch die nächste Kanaladressenpipeline füllt. Es ist wesentlich festzustellen, daß der Analogsteuerungsabschnitt jegliche externe Trigger ignoriert, bis die Pipeline voll ist.

Die Zeit zum Füllen der nächsten Kanaladressenpipeline beträgt 50 µsec, und erst wenn diese Zeit verstrichen ist, setzt ein externer Trigger von richtiger Zeitdauer den eingebauten oder "On-Board"-Timer in Gang. Folglich verstreicht eine Gesamtzeit von 50 µsec plus eine Abtastperiode, bevor eine Umwandlung initiiert wird.

Unterbrechungs(interrupt)-Antwort

Das Steuerregister richtet das System so ein, daß es auf bestimmte Geschehnisse mit der Erzeugung einer Unterbrechung antwortet.

Die beiden Bits im Steuerregister 1, die für das Erzeugen einer Unterbrechung als Ergebnis von Analog/Digital-Umwandlungen verantwortliche sind, sind EN0 und EN1.

Ein weiteres Bit wurde dafür vorgesehen, dem System oder der Einrichtung zu gestatten, eine Unterbrechung auf eine "Überabtastung" hin herbeizuführen.

Es ist wesentlich festzustellen, daß, sobald eine Unterbrechung von dem System einmal herbeigeführt worden ist, dann weitere Unterbrechungen planmäßig ausgeschlossen sind, bis sie durch einen speziellen Einrichtungszugriff wieder freigegeben werden.

Systemabtastlistenregister Steuerregister 2

Die Nenngröße der Abtastliste des Systems beträgt vierundsechzig Elemente, die vom Benutzer gestaltet werden können, um jede gewünschte Sequenz von Eingangskanälen wiederzugeben.

Zur Vergrößerung der Flexibilität des Systems wurde ein Abtastlistenregister eingefügt, daß ein eingebauter Zähler in Blockgröße bietet. Wenn ein Benutzer beispielsweise anstelle von vierundsechzig Abtastungen zehn Abtastungen braucht, dann kann dies auf folgende Weise erreicht werden:

• (a) Richte den eingebauten (on-board)-Speicher zwischen den Wortplätzen 5BH und 5FH so ein, daß er die gewünschte Folge von MUX-Adressen wiedergibt. Fünf Wortplätze enthalten zehn Abtastlistenelemente. Die MUX-Information ist in sechs Bits enthalten; zwei weitere Bits sind für die Verstärkungsinformation erforderlich. Folglich kann ein 16-Bit-Wort zwei Sätze von MUX/Verstärkungs-Informationen enthalten.
• (b) Schreibe zum Abtastlistenregister und setze dieses auf 36H. Der Vorgang des Schreibens zum Abtastlistenregister ruft eine Software-Rückstellung des Systems bzw. der Einrichtung hervor. Diese Software-Rückstellung lädt den Abtastlistenadressengenerator mit dem Inhalt des Abtastlistenregisters.

Die ersten beiden Elemente der Abtastliste, die durch den Abtastlistenadressengenerator adressiert werden, werden über das serielle Glied übertragen, wodurch die nächste Kanaladressenpipeline initiiert wird.

Am Ende einer jeden Umwandlung wird der Abtastlistenadressengenerator um einen Zählschritt weitergeschaltet, wenn das Umwandlungsende "Hoch" abgefühlt wird.

Da der Abtastlistenadressengenerator auf 36H voreingestellt wurde, erscheinen die umgewandelten Daten in den Speicherplätzen 36H bis 3FH. Wenn das Abtastlistenregister 30H enthielte, dann würden die umgewandelten Daten in den Plätzen 30H bis 3FH erscheinen. Das Abtastlistenregister bietet dem Benutzer folglich eine software-programmierbare Blockgröße.

Betriebsarten der Systemtriggerung

Ein Umwandlungszyklus auf dem System kann durch eine von drei Quellen initiiert werden. Diese Quellen sind:

(a) Software
(b) Eingebauter Timer
(c) Externer Trigger.

Welche dieser drei Quellen den Analog/Digital-Wandler triggert, wird durch zwei Bits im Steuerregister 3 gesteuert, das sich oben im eingebauten Speicher befindet. Die Funktions- oder Verknüpfungstabelle sieht folgendermaßen aus:

Software-Triggerung

Wenn das Steuerregister 3 TIMEN = EXTEN = 0 hat, wird das System für Software-Triggerung eingerichtet.

Dieser Modus kann korrekt programmiert werden, indem man dem folgenden Verfahren folgt:

• (a) Aktualisiere die Abtastliste so, daß sie die gewünschte Eingangskanalfolge wiedergibt.
• (b) Schreibe zum Steuerregister 3 und setze EXTEN = TIMEN = 0.
• (c) Schreibe zum Abtastlistenregister so, daß es die korrekte Startadresse der gewünschten Eingangssequenz wiedergibt. Wenn beispielsweise im Schritt (a) die Speicherplätze 50H-5FH mit der gewünschten Eingangssequenz geladen wurden, dann sollte das Abtastlistenregister mit 20H geladen werden.
• (d) Schreibe zum Steuerregister 1 so, daß es interrupt/ polling oder C/T entspricht. Der Vorgang des Schreibens zum Abtastlistenregister ruft eine Software- Rückstellung hervor, die den isolierten oder getrennten Abschnitt und den nicht isolierten Abschnitt des Systems synchronisiert. Diese Software-Rückstellung stellt sicher, daß die nächste Kanaladressenpipeline gefüllt wird und folglich das CPU vor Ablauf von 50 µsec nach dem obengenannten Schritt (c) keinen Software-Trigger initiiert.

Die Software-Triggerung kann dann dadurch beginnen, daß das CPU veranlaßt wird, eine Schein (dummy)-Ablesung aus den die umgewandelten Daten enthaltenden RAM-Plätzen durchzuführen. Die aus diesem Ablesungszyklus erhaltenen Daten sollten verworfen werden. Am Ende dieses Ablesezyklus wird ein Software-Trigger erzeugt, der einen Umwandlungszyklus initiiert, der zum Ergebnis hat, daß umgewandelte Daten in den Speicher geschrieben werden.

Das CPU kann das Statusregister wählen (poll), oder es kann das System auf "interrupt" anläßlich des Ereignisses des Endes der Umwandlung einrichten.

Claims (9)

1. Schnittstelleneinheit zwischen analogen Eingangssignalen und einem digitalen Bus, gekennzeichnet durch Digitalisierungsmittel zum Digitalisieren eines ausgewählten analogen Eingangssignals in ein digitalisiertes Signal, eine Speichereinrichtung, und Mittel zum optischen Koppeln des digitalisierten Signals mit einer Speichereinrichtung zum Speichern in dieser.

2. Schnittstelleneinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Mittel zum optischen Koppeln einen Optokoppler aufweisen.

3. Schnittstelleneinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Digitalisierungsmittel eine Multiplexer-Einrichtung, eine Tast/Speicher-Schaltung und einen Analog/Digital-Wandler (ADC) aufweisen.

4. Schnittstelleneinheit nach Anspruch 1, gekennzeichnet durch Mittel zum Abbilden des digitalisierten Signals zu mindestens einem Platz in der Speichereinrichtung.

5. Schnittstelleneinheit nach Anspruch 3 oder 4, gekennzeichnet durch eine Eingangskanaleinrichtung zum Empfangen des analogen Eingangssignals, eine Buseinrichtung zum Anschließen der Schnittstelleneinheit an ein externes Datenverarbeitungssystem, und
eine auf die Buseinrichtung ansprechende Einrichtung zum Einstellen der Verstärkung der Eingangskanaleinrichtung.

6. Schnittstelleneinheit nach Anspruch 5, dadurch gekennzeichnet, daß die Eingangskanaleinrichtung mindestens zwei Eingangskanäle zum Empfangen der analogen Eingangssignale aufweist und die auf die Buseinrichtung ansprechende Einrichtung mit Mitteln zum Festlegen der Reihenfolge, in der die beiden Eingangskanäle gelesen werden, versehen ist.

7. Verfahren zum Bilden einer Schnittstelle zwischen analogen Eingangssignalen und einem digitalen Bus gemäß Anspruch 1, dadurch gekennzeichnet, daß die analogen Eingangssignale digitalisiert werden und die digitalisierten Signale optisch zu einer an den digitalen Bus angeschlossenen Speichereinrichtung überführt wird.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß eine Verstärkungseinstellungsinformation zur Einstellung der Verstärkung von mindestens einer analogen Eingangskanaleinrichtung für den Empfang der analogen Eingangssignale über den digitalen Bus vorgesehen wird.

9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß zwei analoge Eingangskanäle für den Empfang der analogen Signale vorgesehen werden und zur Bestimmung der Reihenfolge, in der die beiden Eingangskanäle gelesen werden, eine die Kanalreihenfolge betreffende Information über den digitalen Bus bereitgestellt wird.