JPS63163624A - インタフェースのための装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、−ｉに、複数のアナログ入力信号をモニタす
るため、及び対応のディジタル化済み信号をディジタル
システムバスに与えるためのインタフェース装置に関し
、特に、アナログ入力信号をディジタルシステムバスか
ら電子光学的に分離するための装置及び方法に関するも
のであり、また、走査されるべきアナログ入力信号を所
望の順序でイネーブルするための回路を提供し、更に、
各アナログ入力に対する利得設定をプログラマブルなら
しめるものである。

従来の技術 当業界においては、アナログ入力信号を処理するため、
及び上記アナログ入力信号のディジタル化済み信号をデ
ィジタルシステムバスに与えるためにインタフェース装
置を設けることが知られている。

発明が解決しようとする問題点 しかし、従来のインタフェース装置は、ディジタルシス
テムバスをアナログ入力チャネルに機械的に接続するよ
うに構成されており、そのために性能上の傷害の生ずる
ことが屡々あった。

また、従来の装置においては、アナログ入力チャネルに
対する利得設定を、可変ポテンションメータ、ストラッ
プオプション等の手動的調節によって行なうことが必要
であり、そのために、一般に、利得調節に時間がかかり
、且つこれが非柔軟的であった。

また、従来の装置は、複数のアナログ入力チャネルがイ
ンタフェース装置によって読出される順序を迅速に信転
性をもって設定するための機構を欠いている。

そのために、アナログ入力信号とディジタルデータ処理
装置のシステムバスとの間にあり、アナログ入力チャネ
ルをディジタルシステムバス及び関連のホストデータ処
理装置から電気的に分離することを可能ならしめるイン
タフェースが強く要望されている。また、各アナログ入
力チャネルに対する利得、及び上記チャネルを読出す順
序を迅速に調節することのできるインタフェース装置が
強く要望されている。

従って、本発明の目的は、アナログ入力信号とディジタ
ルシステムバスとの間の改良されたインタフェース装置
を提供することにある。

本発明の他の目的は、アナログ入力信号をディジタル化
し、そしてメモリに記憶させ、その後、ディジタルシス
テムバスを介して上記メモリに接続されたデータ処理装
置によって検索できるようにするインタフェース装置を
提供することにある。

本発明の更に他の目的は、アナログ入力チャネルがディ
ジタルシステムバスから光学的に分離されているインタ
フェース装置を提供することにある。

本発明の更に他の目的は、複数のアナログ入力チャネル
の各々の利得、ディジタルシステムハスを介してデータ
処理装置からプログラムすることのできるようにしたイ
ンタフェース装置を提供することにある。

本発明の更に他の目的は、複数のアナログ入力チャネル
を読出す順序を、ディジタルシステムバスを介してデー
タ処理装置からプログラムすることのできるようにした
インタフェース装置を提供することにある。

問題点を解決するための手段 本発明の上記及び他の目的を達成するための、アナログ
入力信号とディジタルバスとの間にある本発明のインタ
フェース装置は、選択されたアナログ入力信号をディジ
タル化済み信号にディジタル化するためのディジタル化
手段と、メモリ手段と、上記ディジタル化済み信号を上
記メモリ手段に光学的に接続してこれに記憶させるため
の手段とを備えている。

本発明の特徴は特許請求の範囲の記載から解るが、本発
明の他の特徴及び本発明のよりよい理解のために、以下
、本発明をその実施例について図面を参照して詳細に説
明する。

実施例 第１図に、本発明を用いたデータ獲得装置の詳細なブロ
ック線図を示す。第１のマルチプレクサ（ＭＵＸ）６４
は、これに対する入力として、アナログ入力チャネル０
〜１５を受入れ、第２のマルチプレクサ（ＭＵＸ）６６
はアナログ入力チャネル１６〜３１を受入れ、第３のマ
ルチプレクサ（ＭＵＸ）６５はアナログ入力チャネル３
２〜４７を受入れ、第４のマルチプレクサ（ＭＵＸ）６
７はアナログ入力チャネル４８〜６３を受入れる。入力
チャネルＯ〜１５は、信号Ｐ７で示すコネクタと連結し
ており、入力チャネル１６〜３１は、記号Ｐ６で示すコ
ネクタと連結しており、入力チャネル３２〜４７は、記
号Ｐ４で示すコネクタと連結しており、入力チャネル４
８〜６３は、記号Ｐ３で示すコネクタと連結している。

即ち、本発明は、総計で６４個の単−終端大力チャネル
または３２個の差動入力チャネルを含む。

マルチプレクサ６４．６６．６５及び６７は導体５６を
介して計装増巾器（ＩＮＳＴ　　ＡＭＰ）５３に接続さ
れている。計装増ＩＪ器５３の出力は、入力として、プ
ログラマブル利得増巾器（ＰＧＡ）５５に与えられ、該
増巾器はチャネル利得回路４９から導体５８を介して制
御入力を受取る。チャネル利得回路４９は分離データバ
ス３０に接続されている。

プログラマブル利得増中器５５の出力端子はサンプル・
ホールド回路（Ｓ／Ｈ）５７に接続されている。サンプ
ル・ホールド回路５７の出力端子は１２ビツト・アナロ
グディジタルコンバータ（１２ＢＩＴ　　ＡＤＣ）５９
に接続され、該コンバータの出力バス４０は分離データ
バス３０に接続されている。

マルチプレクサ６４．６６．６５及び６７は、チャネル
アドレスロジック４７により、それぞれ導体４１．４３
．５２及び５４を介して制御される。チャネルアドレス
ロジック４７は分離データバス３０に接続されている。

獲得／変換制御回路６１は、双方向バスセグメント５０
を介して分離データバス３０に、導体゛４６を介してタ
イマ５１に、導体４８を介してクロック６３に、導体６
０を介して５ＹＮＣＯＵＴ出力端子に、導体６２を介し
てＴＲＩＧＧＥＲＩＮ入力端子に接続されている。記号
Ｐ５を付しであるコネクタ６は導体６０及び６２と連結
されている。タイマ５１も分離データバス３０に接続さ
れている。

獲得／変換制御回路６１は、導体５８を介して、アナロ
グディジタルコンバータ５９、サンプル・ホールド回路
５７、チャネル利得回路４９、及びチャネルアドレスロ
ジック４７に対して適切な制御信号を発生する。

分離データバス３０は、これが、第１図において光アイ
ソレータ４５の左側に配置されているディジタルバス及
び論理回路から機械的に分離されているので、このよう
に呼ばれるのである。

３２チヤネル・ディジタルＩ１０モジュール３９（破線
で示しである）は、双方向バスセグメント３８を介して
分離ブタバス３０に随意選択的に接続される。記号Ｐ２
を付しであるコネクタ２が、ディジタル［１０モジユー
ル３９に対するチャネルＯ〜３１と連結されている。

更に第１図について説明すると、システムバス２が図の
左端側に設けられている。システムバス２は、本発明の
好ましい実施例においてはＶＭＥバスであり、第１図の
インタフェース装置を適当するデータ処理装置（図示せ
ず）に接続する。

アドレス・アドレス変更デコーダ５が、バスセグメント
４及び６を介してシステムバス２に接続されており、バ
ス８を介してメモリアドレスバス１０に対してアドレス
信号を発生する。割込みロジック７が双方向バスセグメ
ント１２を介してシステムバス２に接続されている。

アドレス・アドレス変更デコダー５及び割込みロジック
７はこのインタフェース装置に対して種々のアドレス指
定及び制御機能を堤供する０例えば、制御レジスタ３３
内のビットが連続モードまたは過渡モードの゛動作を選
択する。過渡モードが選択された場合には、走査アドレ
スポインタ１６１が走査リス）１６５の走査を完了する
と、変換が停止する（第５図参照）。連続モードにおい
ては、３つのトリガが源のいずれかによってトリガされ
ると変換が連続的に行われる。上記３つのトリガ源とは
、（１）導体６２に対する外部ＴＲＩＧ（、ＥＲＩＮ。

（２）プログラマブルタイマ、または（３）何等かのチ
ャネルデータ記憶場所からの読出しに引き続くソフトウ
ェアトリガである。

データバッファ９が双方向バスセグメント１４を介して
システムバス２に接続されている。データバッファ９は
また、双方向バスセグメント１９を介してローカルデー
タバス１５に接続されている。

ロカルデータバス１５にはまた、双方向バスセグメント
１６を介してチャネルアドレスジェネレータ３１が、双
方向バスセグメント１８を介してデータバッファ２７が
、双方向バスセグメント２２を介して制御レジスタ３３
が、バスセグメント２４を介して状態レジスタ３５が、
及びバスセグメント２６を介して割込みベクトルロジッ
ク３７が接続されている。

チャネルアドレスジェネレータ３１はバスセグメント１
７を介してメモリアドレスバスｌＯに接続されている。

メモリアドレスバスｌＯはバスセグメント１３を介して
双対ポート形ランダムアクセスメモリ　（ＲＡＭ）２５
に接続されており、該ＲＡＭは、本発明の好ましい実施
例においては、１２８Ｘ１６形ＲＡＭである。双対ポー
トＲＡＭ２５には、メモリアドレスバス１０またはメモ
リデータバス２０のいずれからでもアクセスすることが
できる。

双対ボー）ＲＡＭ２５及びデータバッファ２７は、それ
ぞれ双方向バスセグメント２８及び３２を介してメモリ
データバス２０に接続されている。

メモリデータバス２０は、光アイソレータ４５並びに双
方向バスセグメント３４及び３６によって分離データバ
ス３０に接続されている。

第２図に、本発明のインタフェース装置の一実施例のチ
ャネルアドレスジュネレータの詳細なブロック線図を示
す。

ローカルデータバス１５（第１図におけると同じ参照番
号で示しである）は、バスセグメント７０を介してデー
タラッチ７１ヘデータを送り、バスセグメント７２を介
してデータラッチ７３からデータを受取る。データラッ
チ７１は、導体９０を介して受取られる書込みストロー
ブに応答してバスセグメント７４を介して走査ポインタ
カウンタ７５ヘデータを送る。データラッチ７３は、導
体９２を介して受取られる読出しストローブに、及び４
体１０４を介して受取られるロード信号に応答してバス
７６を介して該デークラッチへ入力されるデータを読取
る。

走査ポインタカウンタ７５は、導体９６を介して受取ら
れるロード信号に、及び導体１０４を介して受取られる
インクリメント／ロード信号に応答し、そしてチャネル
／利得アドレス即ちバス７６上に信号を発生する。

アドレスラッチ７９が、バス７６及び導体１０４に接続
されており、バスセグメント８０を介してアドレスラッ
チ８１へ出力を発生する。アドレスラッチ８１はまた導
体１０４に接続されており、チャネルデータアドレスバ
スセグメント８２を介して４：１アドレスマルチプレク
サ（ＭＵＸ）８５へ出力を発生する。

上記アドレスＭ　Ｕ　Ｘはまた、ローカルアドレスバス
７８に、チャネル／利得アドレスバス７６′に、ボート
アドレスバス８４に、及び導体１１２を介する選択制御
信号に応答する。

アドレス制御ロジック７７が、ボートアドレスバス８４
を介してアドレス入力を受取る。上記アドレス制御ロジ
ックはまた、導体１０２を介してクロック入力を、及び
導体９４を介して制御入力を受取る。上記アドレス制御
ロジックは、導体１０６上にロード信号を、及び導体１
０８上にインクリメント信号を発生する。これら導体は
いずれもポートアドレスダウンカウンタ８３に接続され
ている。アドレス制御ロジック７７はまた導体１１０を
介してメモリアクセス・制御ロジックに対して適切な出
力信号を発生する。

ボートアドレスダウンカウンタ８３は導体１０４上に出
力信号を発生する。上記ボートアドレスカウンタはまた
ポートアドレスバス８４上に出力を発生する。

アドレスＭＵＸ８５はバス８６を介してメモリアドレス
バスｌＯに対して出力を発生する。

第２図に示すチャネルアドレス発生回路の機能は、光ア
イソレータ４５を介してＲＡＭと直列データリンクとの
間でデータを転送するためにＲＡＭアドレス指定能力を
提供することである。

このチャネルアドレスジュネレータは、上記アナログデ
ィジタルＩ１０ボートから直列リンクを介して転送され
るデータからＲＡＭ２５の該当のセクションの内容を絶
えず更新する。ディジタル出力及び制御／タイマデータ
も、ＲＡＭ２５からアクセスされ、このインタフェース
の分離セクション内の正しい場所へ直列リンクを介して
転送されることになる。

２つのアドレスラッチ７９及び８１は、分離セクション
上に生ずるパイプライン式データ獲得／変換過程を補償
するために、バス８２上のチャネルデータアドレスに対
してバス７６上のチャネル／利得アドレスの出現を遅延
させる働きをなす。

即ち、成る特定の走査アドレス場所がアクセスされ、そ
してチャネル／利得バイトが直列リンクに書込まれた後
、源チャネル／利得チャネルからの変換済みデータがＲ
ＡＭ２５内の正しい場所に書込まれる前に、更に２つの
かかる転送が生ずる。

従って、待ち行列がアドレスラッチ７９及び８１の形式
で必要となる。

第３図に、本発明のインタフェース装置の一実施の電子
光学式同期直列リンクの詳細なブロック線図を示す。

メモリデータバス２０（第１図におけると同じ参照番号
で示しである）が１６ビツト双方向バスセグメント３４
を介してデータラッチ１１９に接続され、該データラッ
チは８ビツト双方向バス１２０を介してシフトレジスタ
１２１に接続されている。

転送制御ロジック１１７が、導体１１８を介して制御入
力を、及び導体１３６を介して二相クロック１２９から
のΦ２クロック入力を受取り、そして、導体１３０を介
してシフトレジスタ１２１に対してシフト制御信号を、
及び導体１３４を介して光アイソレータ回路１３９に対
して制御信号を発生する。二相クロック１２９はまた導
体１３２を介してシフトレジスタ１２１に対してΦエク
ロソク信号を発生する。上記Φ２クロック信号はまた導
体１３６を介して光アイソレータ１４１へ送られる。

シフトレジスタ１２１は、導体１２６を介して光アイソ
レータ１２７からデータを受取り、そして導体１２２を
介して転送制御ロッジク１１７ヘデータを送る。転送制
御ロジック１１７は導体２００を介してオプトカプラ１
２３に対してデータを提供する。

光アイソレータ即ちオプトカプラ１２３によって受取ら
れたデータは導体１２４を介してシフトレジスタ１２５
及び転送制御ロジック１４５へ送られる。シフトレジス
タ１２５はまた導体１２８を介して光アイソレータ１２
７に対してデータを発生し、該光アイソレータはこれを
データの形式で導体１°２６上に送る。シフトレジスタ
１２５は８ビツトバス３６を介して分離データバスに接
続されている（第１図におけると同じ参照番号で示しで
ある）。

光アイソレーク１３９は、導体１３４を介して受取った
制御信号を、導体１４０上の制御信号の形式で転送制御
ロジック１４５へ送る。同様に、光アイソレータ１４１
は、導体１３６を介して受取った下２クロックを導体１
４２上の下２クロックとして転送制御ロジック１４５へ
送る。

転送制御ロジック１４５は、導体１４４を介してシフト
レジスタ１２５に対してシフト制御信号を、扉体１４６
を介してアドレスデコード回路１５３に対してポート制
御信号を、導体１４８を介してポートアドレスカウンタ
１５５に対してクリア信号を、導体１５０を介してポー
トアドレスカウンタ１５５に対してインクリメント信号
を、及び導体１５２上にアナログリセット信号を発生す
る。

アドレスデコード回路１５３は、ポートアドレスカウン
タ１５５からバス１５６を介して入力信号を受信し、バ
ス１５４上にポートイネーブル制御信号を発生する。

第３図に示す直列リンク回路の作動について説明すると
、１６ビツトＲＡＭ２５からのデータは、光アイソレー
タの各側に一つずつある１対のシフトレジスタ１２１及
び１２５ヘパイト中で転送される。データが各シフトレ
ジスタに並列ロードされると、該データは、次いで、他
方のシフトレジスタへ直列的にクロック送りされる。同
時的の双方向転送がこのクロック速度で行なわれる。

光アイソレータを通る伝播遅延の広い変化を補償するた
めに二相クロッ１２９が必要となる。シフト動作は転送
制御ロジック１１７によって制御され、該ロジックはま
た、導体１３４を介し、光アイソレータ１３９を横切っ
て転送制御ロジック１４５へ単一の制御信号を送る。

転送制御ロジック１４５の機能はポートアドレスの再構
成を制御することである。即ち、転送されたデータが現
在のポートアドレスに書込まれると、転送に引き続いて
ポートアドレスカウンタ１５５がインクリメントされる
。このインクリメントされたアドレスは次のポートにア
クセスするために順々に用いられ、その内容は次の転送
のためにシフトレジスタにロードされる。

制御線即ち導体１４０及びデータイン線即ち導体１２４
の状態は、ボートアドレスカウンタ１５５がインクリメ
ントされるのか、またはクリアされるのかを決定する。

ボートアドレスカウンタ１５５は、ボート１がアクセス
され、ノイズのためにアドレスが永久的に同期外れにな
っているということはないということが確認されると、
即ち、該アドレスが各リフレッシュサイクルの開始時に
自己補正しているということが確認されると、必ずクリ
アされる。リフレッシュサイクルは、分離セクション上
の全てのボートに対する読出し／書込みから成っており
、単一のデータ獲得／変換期間中に７つのＩ１０ボート
の完全なリフレッシュが生ずる。実際のりフレッシュサ
イクル時間は、システムバス２上の何等かのメモリアク
セスとホストアクセスとの競合によって定まる。

第４図に、本発明の一実施例に対するデータ獲得装置の
メモリマツプを示す。ＲＡＭ２５は１２８×１６ビツト
メモリである。語の場所Ｏ〜６３はディジタル化信号の
記憶に対して割当てられている。

６４〜９５の３２個の場所は走査リストを表わす。各場
所は２つの８ビツト・バイトを記ｉ１、各バイトは、他
の全ての入力チャネルに対する該、当の入力チャネルの
相対位置を表わす６ビツトを含んでいる。各バイトの残
りの２ビツトは、該当の入力チャネルの利得を調節する
ために用いられる利得情報を記憶する。

場所９６〜９９はディジタル入／出力情報を記憶する。

全てのディジタルＩ１０はこの４語ブロツのメモリにマ
ツピングされる。場所１００〜１２５は、現在のところ
、使用されない。場所１２６の８ビツト・バイトはタイ
マ情報を記ｔαするのに用いられ、場所１２７の８ビツ
ト・バイトはトリガ制御情報を記憶する。場所１２８及
び１２９の８ビツト・バイトは制御情報を記憶するのに
用いられる。タイマ及び制御情報はシステムバス２を介
してホストプロセッサによって変更可能である。

第５図は、本発明の一実施例において走査リストがどの
ようにしてアクセスされるかを示すブロック線図である
。

走査アドレスポインタ１６１は、６ビソトカウンタとし
て構成されており、双方向バス１６０を介して局所的デ
ータバス１５に接続され、導体１６２を介してインクリ
メント入力に接続される。

上記走査アドレスポインタは、各アナログディジタル変
換が完了するとインクリメントされる。上記走査アドレ
スポインタは、走査リスト１６５に向いており、現在ど
のチャネルがアドレス指定されているかを決定する。走
査アドレスポインタレジスタ１６１は、システムバス２
を介するホストプロセッサからの随時の読出しまたは書
込みが可能である。上記走査アドレスポインタは、導体
２０１上のロード信号により、ローカルデータバス１５
の内容に対してプリセットされる。

好ましい実施例の作動 作動においては、第１図に示すインタフェース装置は、
チャネルＯ〜６３においてアナログデータを捕獲し、こ
れを増巾し、これを−次的に保持し、次いでこれをディ
ジタル化し、これを光アイソレータ回路を介して直列に
送り、そしてこれをＲＡＭ２５内の適当する語記憶場所
に記憶させ、ホストプロセッサによってシステムバス２
を介してアクセスされるようにする。

各アナログ入力チャネルに対するチャネル利得は個々に
調節可能である。また、個々の入力チャネルがサンプリ
ングされるハに序も調節可能である。

ＲＡＭ２５の語記憶場所６４〜９５から成っている走査
リスト（第４図参照）は、先ず、所望の利得及びチャネ
ル順序情報、即ちアドレスをロードされる。この走査リ
スト内の各語は２つの８ビツト・バイトから成っている
。各バイトは６ビツト・チャネルアドレス及び２ビツト
利得値（例えばｌ、１０．１００）を含んでいる。アド
レスｏｏｏｏｏｏはチャネル０に対応し、アドレスｏｏ
ｏｔｏｉはチャネル５に対応する、等である。

この走査リストは順々に読出される。走査アドレスポイ
ンタ１６１の各インクリメンテーションごとに、次々に
続（走査リトスのバイトが読出される（第５図参照）。

全てのチャネル順列を、チャネルデータ記憶場所にマツ
ピングされるようにプログラムすることができる。従っ
て、各チャネルにおける変換の順序及び頻度を、所望に
応じて変更することができる。

どのチャネルも、他のチャネルよりも頻繁に走査するこ
とができる。２つの極端な場合を挙げると、一つのチャ
ネルだけを走査リスト内の全数６４の記憶場所にマツピ
ングし、このようにして単一のチャネル動作を提供する
か、または、各チャネルを総数６４チヤネル変換に対す
る個々の入力にマツピングする。

ＲＡＭ２５内の全ての記憶場所の内容は、いつでも読出
しまたは四込みが可能である。

走査アドレスポインタ１６１及び走査リスト１６５はい
ずれもプログラム可能であるから、殆んど無制限の種々
のデータ獲得順序が可能である。

ここに記載するアナログインタフェースに対する顕著な
利点がある。その一つの利点は、このインタフェース装
置における光アイソレータハードウェアの減少であり、
その結果、装置が小形且つ安価になる。他の利点は、チ
ャネル変換の順序及び任意のチャネルに対する利得係数
をいつでも節単に変更することができるので、このイン
タフェース装置を作動させる際の柔軟性が著しく改善さ
れるということである。フィールドプログラマブル論理
アレイ　（ＦＰＬＡ）、特にモノリシック・メモリーズ
（Ｍｏｎｏｌｉｔｈｉｃ　Ｍｅｍｏｒｉｅｓ）社から市
販のプログラマプルアレイロジソク（ＰＡＬ）が、アド
レス制御ロジック７７及び転送制御ロジック１１７のよ
うな本発明の多くの制御論理回路に用いられる。

一市拝■印　び天ピレジスタの動乍 この装置は、ＶＭＥバスメモリマツプ内の２５６個の記
憶場所を占めている。下部の１２８個の記憶場所は搭載
メモリ装置上にマツピングされており、該メモリ装置は
走査リストデータ、ディジタルＩ１０及びコンバータデ
ータ、並びに制御及びタイマ情報を保持する。これら下
部の１２８個の記憶場所にはアドレス線Ａ８＝０でアク
セスすることができる。上部の１２８個の記憶場所は、
割込み制御及びベクトルレジスタ並びに走査リストレジ
スタ上にマツピングされている。割込み制御及び割込み
ベクトルは、アドレス線Ａ８を高レベルに、Ａ１を低レ
ベルにすることにより、書込みまたは読出しがなされる
。走査リストの内容は、アドレス線入８を高レベル、Ａ
１を低レベルにした状態で書込みサイクルにより「フラ
イに対して変更」させることができる。

割込み制御及びベクトルレジスタは下記のビット定義を
有す。

制御レジスタＩ Ｄｏ−Ｄ７　　ＶＭＥバスによって定義される有効割込
みサイクル中に供給される割込 みベクトルを保持する。

Ｄ８〜Ｄ９　下記の事象が生じた場合にボードをイネー
ブルして割込みを開発させる。

ＤＩＯ使用者が外部トリガオーバサンプルを共給したら
、装置をイネーブルして割込み発生を可能ならしめる。

Ｄｌｌ　　連続（Ｄ１１＝１）または過渡（Ｄｌｌ・０
）動作のいずれかに対して装置を構成する。

Ｄ１２〜Ｄ１４　　使用者をイネーブルしてソフトウェ
アプログラマブル割込み要 求レベルの供給を可能ならしめ る。これら３線マツプと７つの 要求線との組合せは下表の通り である。

Ｄ１５　　大域割込みイネーブルであり、従って、コノ
ヒツトが高レベルに設定されると割込みが発生される。

このビットが低レベルであると、ＥＮ２、ＥＮＩ及びＥ
ＮＯの組合せによって決定される如くに割込みが発生さ
れる。

アドレス線Ａ８が高レベルとならしめられ、Ａ１が低レ
ベルとならしめられ、読出しサイクルが進行中であるな
らば、割込み制御及びベクトルレジスタがリードバック
される。

アドレス線Ａ８が高レベルであり、Ａ１が高レベルであ
り、書込みサイクルが進行中であるならば、走査リスト
レジスタがアクセスされる。このレジスタは下表のよう
にマツピングされる。

アドレス線Ａ８が高レベルであり、Ａ１が高レベルであ
り、読出しサイクルが進行中であるならば、状態レジス
タ及び現走査リスト状態がアクセスされる。このレジス
タは下表の如くにマツピングされる。

ＤＯ〜Ｄ５　アクセスされる次のチャネルアドレス／利
得記憶場所を示す。これは、 変換済みデータがメモリに書込まれ た後に変化するだけである。

Ｄ８−　　　　使用せず。

Ｄ９　　　　　信号終了または差動入力が処理中である
かどうかを示すアナログフロン トエンドの構成を反映する。

ＤＩＯ変換が進行中であるということを示す。ボードが
過渡動作に対して構成 されている場合には、過渡捕獲が完 了するとこのビットが高レベルに設 定される。そうでない場合にはこの ビットはクリアされ、変換サイクル が進行中であることを示す。

Ｄｌｌ　　　有効データがシステムメモリに書込まれる
と活動的となる。Ｄｌｌが０ であるならば有効データがメモリ内 にあり、さもないと、新しい変換済 みデータはメモリに書込まれていな い。

Ｄ１２　　　　外部トリガによって発生するサンプリン
グ速度が最大４０ＫＨｚを越え ると活動的となる。Ｄ１２が「０」 であるならばオーバサンプリングが 既に生じている。

Ｄ１３〜Ｄ１４　　獲得されたサンプル数を反映し、下
表の発生後に活動的となる。

システム／フル　び／ハーフフルフラグ搭載メモリは２
つの制御レジスタを保持している。これらは記憶場所９
７　Ｆ　（ｈｅｘ）及び５７Ｈにおいてアクセスされる
。第１の制御レジスタは下表の如くにマツピングされる
。

ＤＯ〜Ｄ１　下記の真理値表に従ってＡＤＣのトリガ用
オプションを制御する。

内部トリガにおいて生ずるサンプル速度は、ジャンパＪ
ｌｌに、及び制御レジスタ４の内容（ＲＡＭ記憶場所Ｓ
７Ｅによって定まる。

上記のジャンパブロックは、第２のソフトウエアプログ
ロマブルカウンタに「千ツク」時間を与えるのに用いら
れる。上記「チック」時間は、４００ｎｓから５１２ｎ
ｓまでの範囲にわたっておって２００ｎｓずつ増加し、
制御し、ジスタ４とともに用いられ、２５μｓと１３．
１　ｍ　ｓとの間でサンプリング速度を与える。

外部トリ斯 制御レジスタ３がＥＸＴＥＮ＝　１及びＴＩＭＥＮ・０
を有する場合には、このシステムは外部トリガのための
構成となる。

このモードにおいては、使用者は、少なくとも３００ｎ
ｓにわたって低レベルとなついるアクティブ低レベルス
トローブを外部トリガ入力に与える。

外部トリガサイクルが下記の手順によって用いられる。

即ち、 （ａ）　　所望の入力チャネル順序を反映するように走
査リストを更新する。

（ｂ）　　制御レジスタ３に書込み、ＥＸＴＥＮ＝’ｌ
及びＴＴＭＥＮ＝Ｏに設定する。

（Ｃ）　　制御レジスタ２　（走査リストレジスタ）に
占込み、これにより、該レジスタが、所望の入力順序の
開始を保持している走査リスト素子の正しい開始アドレ
スにアクセスするようにする。

（ｄｌ　　制御レジスタ１に書込み、割込みまたはポー
リング及びＣ／Ｔのための構成とする。

上記走査リストレジスタがアクセスされた後、ソフトウ
ェアリセットがこの装置の両側を同期さ廿、そして次の
チャネルアドレスパイプラインを満たす。上記アドレス
パイプラインを満たのに必要な遅延は５０μｓ程度であ
り、この時間に到着する外部トリガは全て無視される。

上記アドレスパイプラインが満たされており、そしてＥ
ＸＴＥＮ＝１及びＴＩＭＥＮ＝Ｏの状態において外部ト
リガが適用されるということをアナログ制御セクション
が観察すると、アナログディジタル変換サイクルが開始
される。

各変換サイクルが終わるごとに状態レジスタ内にデータ
有効ビットが発生され、これがポーリングモードをイネ
ーブルする。割込みがイネーブルされると、ボードは、
制御レジスタｌのＥＮＩ、ＥＮＯによって決意される割
込みを発生する。

部トリガ この装置は、水晶結晶板とカウンタとの組合せによって
制御されるサンプリング速度を発生するように構成され
る。２つのカウンタを組合せると、使用者は、ハードウ
ェアとソフトウェアとの混合により、広い動的範囲のサ
ンプリング間隔をプログラムすることができる。

トリガパルスの反復速度は２５μｓと１３．１　ｍｓと
の間で可変である。

内部トリガモードは、下記の手順によって構成すること
ができる。即ち、 （ａ）　　所望の順序の入力チャネルを反映するように
走査リストを更新する。

（ｄ）　　所望のサンプリング速度を提供するように制
御トリガ４に書込む。

（０，１制′４１■レジスタ３に書込み、ＥＸＴＥＮ＝
Ｏ及びＴＩＭＢＮ＝１となす。

（ｄｌ　　正しい数のサンプルが獲得されるように制御
レジスタ２　（走査リストレジスタ）に書込む。

符録Ａを参照されたい。

（ｅ）　　Ｃ／Ｔ付きのポーリングまたは割込み被動モ
ードに対するシステムを構成するように制御レジスタ１
に書込む。

ステップ（ｄｌの若干後で、このシステムは、システム
ボードのアナログ側及びディジタル側を同期させるソフ
トウニアリセントを受ける。このソフトウエアリセット
は次のチャネルアドレスパイプラインを満たす。注意す
べき重要なこととして、このパイプラインが一杯になる
までは内部トリガは開始しない。

上記パイプラインは、ソフトウェアリセット後、約５０
μｓで一杯になる。従って、５０μに１サンプル周期を
加えた時間が経過するまでは最初の入力サンプルは取ら
れない。

その後、サンプリングは周期的となり、その周期は制御
レジスタ４と「チック」間隔との組合せによって定まる
。

事象トリガ このモードにおいては、システムは、ＥＸＴＥＮ　＝Ｔ
ＩＭＥＮ＝１であって外部パルスが外部トリガ入力に加
えられると、上述したように、制御レジスタ４及び「チ
ック」間隔によって決定される速度でサンプリングを開
始する。この外部トリガはアクティブ低レベルであるべ
きであり、ＴＴＬレベル入力に対して設計される。

最小アクティブ低レベル時間は３００ｎｓであり、最大
アクティブ低レベル時間は１５μｓであるべきである。

注意すべき重要なこととして、サンプリング速度が上記
２５μｓの最大値を越えると、オーバーサンプリングフ
ラグがアクディプとなる。

下記手順により、事象トリガのためのシステムが正しく
構成される。即ち、 （ａ）　　走査リスト素子が所望の順序の入力チャネル
を、その対応の利得設定値とともに反映するように、走
査リストを更新する。

（ｂｌ　　サンプリング速度を構成するように制御レジ
スタ４に書込む。

（Ｃ）　　ＥＸＴＥＮ＝ＴＩＭＥＮ＝１を構成するよう
に制御レジスタ３に書込む。

（ｄ）　　正しい数のサンプルが獲得されるように制御
レジスタ２　（走査リストレジスタ）に書込む。

（８１制御レジスタ１に書込み、割込みまたはポーリン
グモードに対してボードを構成し、連続的または過渡的
捕獲に対して準備する。

ステップ（ｄ）の若干後に、このシステムは、システム
ボードの両側を同期させ且つ次のチャネルアドレスパイ
プラインを満たすソフトウェアリセットを受は取る。注
意すべき重要なこととして、アンログ制御セクションは
、上記パイプラインが一杯になるまでは全ての外部トリ
ガを無視する。

上記次のチャネルアドレスパイプラインは一杯になるの
に５０μｓかかり、適正な持続時間の外部トリガが搭載
タイマを開始させるのは上記５０μｓの時間後において
のみである。従って、変換が開始される時、５０μｓに
１サンプリング周助を加えた総計時間が経過する。

ガ閃立疫答 制御レジスタｌは、割込みを発生することによって成る
発生セグメントに応答するシステムまたはボードを構成
する。

アナログディジタル変換の結果としての割込み発生に対
して応答可能な制御レジスタ１内の２つのビットはＥＮ
Ｏ及びＥＮＩである。

上記システムまたはボードがオーバサンプリングに対し
て割込みを発生することを可能ならしめるだめに更に１
つのビットが割当てられている。

注意すべき重要なこととして、このシステムによって一
旦割込みがなされると、特別のボードアクセスに再イネ
ーブルされるまではそれ以上の割込みは遮蔽される。

之五孟左丈請すストレジスタ制御しジス殺このシステム
上の走査リストの公称サイズは６４素子であり、これは
、使用者が構成して所望の順序の入力チャネルを反映さ
せることができる。

このシステムの柔軟性を増大するために走査リストレジ
スタが設けられており、該レジスタは組込みブロックサ
イズカウンタを提供する。例えば、使用者が６４個の代
りに１０個のサンプルを要求する場合には、下記の方法
でこれを達成することができる。即ち、 ｆａｌ　　語記憶場所５ＢＨと５ＦＨとの間に搭載メモ
リを構成し、所望の順序のＭＵＸアドレスを反映させる
。５個の語記憶場所は１０個の走査リスト素子を含んで
いる。このＭ　Ｕ　Ｘ　ｔ＋￥報Ｇよ６ビツト中に含ま
れており、利得情報によって要求される更に２つのビッ
トがある。従って、１６ビツト語が２セツトのＭＵＸ／
利得情報を保持することができる。

（ｂ）　　上記走査リストレジスタに書込み、これを３
６■（に設定する。上記走査リストレジスタに書込む動
作により、このシステムまたはボードのソフトウェアリ
セットが引き起される。このソフトウェアリセットによ
り、走査リストアドレスジュネレータに上記走査リスト
レジスタの内容がロードされる。

上記走査リストアドレスジュネレータによってアドレス
指定される上記走査リストの最初の２つの素子は直列リ
ンクを横切って転送され、次のチャネルアドレスバイブ
ラインを初期設定する。

上記走査リストアドレスジュネレータは、各変換の終り
において、該変換の終りが高レベルであると感知される
と、インクリメントされる。

上記走査リストアドレスジュネレータは３６Ｈにプリセ
ットされているから、変換済みデータはメモリ記憶場所
３６Ｈないし３ＦＨに現われる。

上記走査リストレジスタが３０Ｈを含んでいるならば、
変換済みデータは記憶場所３０Ｈないし３ＦＨに現われ
る。従って、上記走査レストレジスタは使用者にソフト
ウェアプログラマブルブロックサイズを提供する。

システムトリガモード このシステム上の変換サイクルは３つのソースのうちの
一つによって開始される。これらソースとは下記のもの
である。即ち、 （ａｌ　　ソフトウェア （ｂｌ　　搭載タイマ （Ｃ）外部トリガ これら３つのソースのうちのどれがＡＤＣをトリガする
かは、搭載メモリの頂部に配置された制御レジスタ３内
の２つのビットによって制御される。真理値表は下記の
通りである。

制御レジスタ３がＴ　ＩＭＥＮ＝ＥＸＴＥＮ＝０を有し
ている場合には、このシステムはソフトウェアトリガに
対して構成される。

このモードは、下記の手順に従うことによって正しくプ
ログラムされる。即ち、 （ａ）　　所望の入力チャネル順序を反映するように走
査リストを更新する。

（ｂ）　　制御レジスタ３に書込み、ＴＩＭＥＮ＝ＥＸ
ＴＥＮ＝Ｏを設定する。

ｔｃ）　　所望の゛入力順序の正しい開始アドレスを反
映するように走査リストレジスフに書込む。例えば、ス
テップ（ａｌにおいて、メモリ記憶場所５０Ｈ〜５ＦＨ
に所望の入力順序をロードするならば、走査リストレジ
スタに２０Ｈをロードする。

ｌｄ）　　制御レジスタ１に書込み、割込み／ポーリン
グまたはＣＴのための構成とする。上記走査リストレジ
スタへの書込み動作によってソフトウェアリセットが引
き起され、該リセットにより、このシステムの分離セク
ション及び非分離セクションが同期化される。このソフ
トウェアリセットにより、次のチャネルアドレスパイプ
ラインが満たされ、従って、ＣＰＵは上記のステップ（
Ｃ）後５０μｓまではソフトウェアトリガを開始させな
い、ということが確保される。

次いで、ソフトウェアトリガが、ＣＰＵをして変換済み
データＲＡＭ記憶場所からのグミ−読出しをなさしめる
ことにより、開始することができる。この読出しサイク
ルから得られたデータは捨てるべきである。この読出し
サイクルの終りにおいてソフトウェアトリガが発生され
て変換サイクルを開始させ、その結果、変換されたデー
タがメモリに書込まれる。

上記ＣＰＵは状態レジスタをポーリングするか、または
、変換路りの割込むようにこのシステムを構成する。

【図面の簡単な説明】

第１図は本発明にかかるデータ獲得装置の詳細なブロッ
ク線図、第２図は本発明のインタフェース装置の一実施
例のチャネルアドレスジュネレータを示す詳細なブロッ
ク線図、第３図は本発明のインクフェース装置の一実施
例の電子光学式同期直列リンクを示す詳細なブロック線
図、第４図は本発明の一実施例のデータ獲得装置のメモ
リマツプ、第５図は本発明の一実施例において如何にし
て走査リストがアクセスされるかを示すブロック線図で
ある。 ２・・・・・・システムバス、 １０・・・・・・メモリアドレスバス、２０・・・・・
・メモリデータバス、 ２５・・・・・・ランダムアクセスメモリ、３０・・・
・・・公証データバス、 ４５．１２３，１２７，１３９，１４１゜・・・・・・
光アイソレータ、 ４７・・・・・・チャネルアドレスロジック、４９・・
・・・・チャネル利得回路、 ５７・・・・・・サンプル・ホールド回路、５９・・・
・・・アナログディジタルコンバータ、６１・・・・・
・獲得／変換制御回路、６４．６５．６６．６７・・・
・・・マルチプレクサ、８５・・・・・・アドレスマル
チプレクサ、１６１・・・・・・走査アドレスポインタ
、Ｐ３．Ｐ４．Ｐ６．Ｐ７・・・・・・コネクタ。 第４図 第５図 インクリメント

Claims (1)

1. 【特許請求の範囲】 １、アナログ入力信号とディジタルバスとの間でインタ
   フェースするための装置において、 選択されたアナログ入力信号をディジタル化済み信号に
   ディジタル化するためのディジタル化手段と、 メモリ手段と、 上記ディジタル化済み信号を、上記メモリ手段に記憶さ
   せるために、該メモリ手段に光学的に接続するための手
   段とを備えて成るインタフェース装置。 ２、結合手段がオプトカプラを具備している特許請求の
   範囲第１項記載のインタフェース装置。 ３、ディジタル化手段が、マルチプレクサ手段と、サン
   プル・ホールド手段と、アナログディジタルコンバータ
   とを具備している特許請求の範囲第１項記載のインタフ
   ェース装置。 ４、更に、 ディジタル化済み信号をメモリ手段内の少なくとも１つ
   の記憶場所にマッピングするための手段を備えている特
   許請求の範囲第１項記載のインタフェース装置。 ５、アナログ入力信号とディジタルバスとの間でインタ
   フェースするための装置において、 上記入力信号を受信するための入力チャネル手段と、選
   択されたアナログ入力信号をディジタル化済み信号にデ
   ィジタル化するためのディジタル化手段と、 このインタフェース装置を外部データ処理装置に接続す
   るためのバス手段と、 上記入力チャネル手段の利得を調節するために上記バス
   手段に応答する手段とを備えて成るインタフェース装置
   。 ６、更に、 メモリ手段と、 ディジタル化済み信号を、上記メモリ手段に記憶させる
   ために、該メモリ手段に接続するための手段とを備えて
   いる特許請求の範囲第５項記載のインタフェース装置。 ７、更に、 ディジタル化済み信号をメモリ手段内の少なくとも１つ
   の記憶場所にマッピングするための手段を備えている特
   許請求の範囲第６項記載のインタフェース装置。 ８、アナログ入力信号とディジタルバスとの間でインタ
   フェースするための装置において、 上記アナログ入力信号を受信するための少なくとも２つ
   の入力チャネル手段と、 このインタフェース装置を外部データ処理装置に接続す
   るためのバス手段と、 上記２つの入力チャネル手段が読出される順序を決定す
   るために上記バス手段に応答する手段とを備えて成るイ
   ンタフェース装置。 ９、更に、 選択されたアナログ入力信号をディジタル化済み信号に
   ディジタル化するためのディジタル化手段と、 メモリ手段と、 上記ディジタル化済み信号を、上記メモリ手段に記憶さ
   せるため、該メモリ手段に接続するための手段とを備え
   ている特許請求の範囲第６項記載のインタフェース装置
   。 １０、更に、 ディジタル化済み信号をメモリ手段内の少なくとも１つ
   の記憶場所にマッピングするための手段を備えている特
   許請求の範囲第９項記載のインタフェース装置。 １１、アナログ入力信号を受信する少なくとも１つのア
   ナログ入力チャネル手段とデータ処理装置が接続される
   ディジタルバスとの間でインタフェースする方法におい
   て、 上記アナログ入力信号をディジタル化する段階と、 上記ディジタル化済み信号を上記ディジタルバスに接続
   されたメモリ手段へ光学的に転送する段階とを有するイ
   ンタフェース方法。 １２、更に、 少なくとも１つのアナログ入力チャネル手段の利得を調
   節するためにディジタルバス上に利得調節情報を提供す
   る段階を有する特許請求の範囲第１１項記載のインタフ
   ェース方法。 １３、２つのアナログ入力チャネル手段が設けられてお
   り、更に、 上記２つの入力チャネル手段が読出される順序を決定す
   るためにディジタルバス上にチャネル順序情報を提供す
   る段階を有する特許請求の範囲第１１項記載のインタフ
   ェース方法。