DE3400590C2 - Verfahren zur Herstellung von Isolationsbereichen in einer Halbleitervorrichtung - Google Patents
Verfahren zur Herstellung von Isolationsbereichen in einer HalbleitervorrichtungInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000002955 isolation Methods 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 239000000243 solution Substances 0.000 claims description 4
- 239000007864 aqueous solution Substances 0.000 claims description 3
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000010884 ion-beam technique Methods 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 2
- 230000001590 oxidative effect Effects 0.000 claims 2
- 238000001020 plasma etching Methods 0.000 claims 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 230000035882 stress Effects 0.000 description 5
- 241000293849 Cordylanthus Species 0.000 description 3
- 210000003323 beak Anatomy 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000006355 external stress Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
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- Manufacturing & Machinery (AREA)
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Description
Die vorliegende Erfindung betrifft ein Verfahren zur
Herstellung von Isolationsbereichen in einer
Halbleitervorrichtung.
Aus der DE 31 36 009 A1 ist ein Verfahren zur Herstellung
integrierter Schaltungen bekannt. Dieses Verfahren weist die
Schritte auf, daß Abschnitte einer Oberflächenregion eines
Halbleitersubstrates selektiv entfernt werden, so daß
Vertiefungen entstehen. Dann wird die Oberfläche des Substrates
mit einer oxidationshindernden Maske beschichtet, die auch
Bereiche der Seitenwände der Vertiefungen abdeckt, wobei untere
Bereiche der Vertiefungen nicht abgedeckt werden.
Dann wird eine Oxidschicht in den freigelassenen Bereichen der
Vertiefungen erzeugt, welche als Isolationsschicht dient.
Ein derartiges Verfahren ist ebenfalls aus IEEE Transactions on
Electron Devices, Vol. ED-29, No. 11, 1982, S. 1761-1765 und
aus IEEE Journal of Solid State Circuits, Vol. SC-17, No. 2,
1982, S. 166-170 bekannt.
Das Verfahren gemäß der DE 31 36 009 A1 soll vergrabene dicke
Oxidschichten erzeugen, die zur Oberfläche des Substrates
planar liegen, wobei sogenannte Vogelschnäbel vermieden werden
sollen. Dazu werden die Vertiefungen rechteckförmig gebildet,
die später durch die Oxidschicht ausgefüllt werden. Durch die
scharfen Kanten und die rechteckige Form der Vertiefungen
können dabei mechanische Spannungen auftreten, die sowohl bei
der Herstellung der Oxidschichten negative Auswirkungen haben
können als auch bei einer mechanischen Beanspruchung des
Substrates zu Defekten führen können.
Aus J. Electrochem. Soc., Vol. 127, No. 11, Nov. 1980,
S. 2468-2471 ist zu entnehmen, daß die Verwendung einer
dünnen Padoxidschicht auf der gesamten Oberfläche des Substrats
einschließlich der Vertiefungen wichtig für das Erreichen einer
planaren Struktur ist.
Herkömmliche Halbleitervorrichtungen, wie z. B.
Feldeffekttransistoren, werden durch selektive Oxidation unter Verwendung eines
Siliziumnitridfilmes, der die aktive Region des
Halbleitersubstrats der Vorrichtung überdeckt, isoliert. Ein
typisches Verfahren für eine solche selektive Oxidation ist in
den Fig. 1A bis 1D zur Veranschaulichung der Problematik
dargestellt. Zunächst werden eine Siliziumoxidschicht 2 und
eine Siliziumnitridschicht auf einem Siliziumsubstrat 1
ausgebildet (Fig. 1A). Danach wird, wie aus Fig. 1B zu sehen
ist, ein Photolackmuster 4, welches eine Fläche 5 bestimmt, in
der die isolierende Oxidschicht entstehen soll, auf der
Siliziumnitridschicht 3 ausgebildet. Das Muster wird sodann
chemisch geätzt (Fig. 1C). Die Photolackschicht wird sodann
entfernt. Die verbleibenden Bereiche der Siliziumnitridschicht
3 werden als Maske benutzt, wobei eine dicke Schicht von einem
isolierenden Siliziumoxid 6 durch selektive thermische
Oxidation der Fläche 5 gebildet wird (Fig. 1D). Es tritt keine
Oxidation in der Fläche des Wafers bzw. Plättchens auf, welches
mit der Silziumnitridschicht 3 bedeckt ist, weil diese Schicht
als wirksame Barriere gegen die Diffusion von Sauerstoff wirkt.
Daher können durch nachfolgendes Wegätzen der
Siliziumnitridschicht 3 und der darunter befindlichen
Siliziumoxidschicht 2 aktive Regionen, die durch die dicke
Oxidschicht 6 isoliert sind, erhalten werden.
Die isolierende Oxidschicht 6, die durch dieses konventionelle
Verfahren gebildet wird, ragt über die flache Oberfläche des
Siliziumsubstrats 1 um ungefähr die Hälfte der Dicke des
Oxidfilmes nach oben. Zusätzlich schreitet die Oxidation, wie
aus Fig. 1D zu ersehen ist, seitlich fort, so daß an den
Seitenkanten 7 der isolierenden Oxidschicht 6 ein sog.
"Vogelschnabel" auftritt, der sich ungefähr um eine der Dicke
der Oxidschicht entsprechende bzw. fast gleiche Länge
erstreckt. Dieser "Vogelschnabel" ist schädlich für die
Erzielung einer Vorrichtung mit einer hohen Packungsdichte,
weil Platz dahinter notwendig ist, um die isolierende
Oxidschicht zu bilden.
Außerdem macht der Unterschied im Niveau zwischen der
Isolierungsschicht und der aktiven Region einen Schritt
erforderlich, in dem die Möglichkeit des Auftretens eines
gebrochenen Leitungsmusters hoch ist.
Es ist Aufgabe der Erfindung, ein verbessertes Verfahren zur
Bildung einer flachen und von spitzenförmigen
Unregelmäßigkeiten freien isolierenden Oxidschicht zu schaffen,
bei dem die durch die Oxidschicht hervorgerufenen Spannungen
minimiert werden.
Diese Aufgabe wird erfindungsgemäß gelöst nach Anspruch 1.
Vorteilhafte Ausgestaltungen finden sich in den
Unteransprüchen.
Aufgrund der geneigten Seitenwände und der dreieckförmigen Form
der Vertiefungen gemäß dem Anspruch 1 wird erreicht, daß die
Oxidschichten spannungsfrei aufwachsen können und eine
definierte verrundete Form erreicht wird. Die verrundete Form
ist auch im Hinblick auf die Hochspannungsfestigkeit der
Schaltung bzw. elektrische Feldstärken vorteilhaft.
Die Halbleitervorrichtung kann somit unempfindlich gegenüber
äußeren Beanspruchungen, wie z. B. Temperaturwechseln, gemacht
werden.
Im folgenden werden die Figuren beschrieben. Es zeigen:
Die Fig. 1A bis 1D eine schematische Darstellung eines
konventionellen Verfahrens zur Bildung einer isolierenden
Oxidschicht,
Fig. 2A bis 2D eine schematische Darstellung des Verfah
rens zur Bildung einer isolierenden Oxidschicht gemäß der
DE 31 36 009 A1, und
die Fig. 3A bis 3D eine schematische Darstellung
des erfindungsgemäßen Verfahrens.
Die Verfahrensschritte des bekannten Verfahrens zur Bildung
einer isolierenden Oxidschicht sind
in den Fig. 2A bis 2D dargestellt. In dem Schritt gemäß
Fig. 2A wird ein Photolademuster 4, das eine Fläche
festlegt, wo die isolierende Oxidschicht auf einem Siliziumsubstrat
1 gebildet werden soll, durch Aufbringen einer Photoladeschicht
auf der Oberfläche des Substrates 1
gebildet und sodann vorbestimmte Bereiche der Photoladeschicht
durch Belichtung und Entwicklung unter Verwendung
von Licht oder einem Elektronenstrahl entfernt. Bei Verwendung
des Photolademusters 4 als einer Maske wird die
belichtete Oberfläche des Siliziumsubstrates 1 weggeätzt unter
Verwendung einer Plasma- oder Ionenstrahl-Technik bis zu
einer geeigneten Tiefe, um Vertiefungen
von rechtwinkligem Querschnitt (Fig. 2B) zu bilden. Die
Photoladeschicht 4 wird dann abgestreift und, wie in Fig. 2C
zu sehen ist, eine Siliziumxidschicht 2, die nicht dicker
als 100 nm ist, über die gesamte Oberfläche des Siliziumsubstrates
1 einschließlich der Vertiefungen 8 gebildet. Eine
Siliziumnitridschicht 3 wird dann auf dem Siliziumoxidfilm
2 gebildet und strukturiert, um eine Öffnung 8a nur im Bodenbe
reich der Vertiefungen 8 zu bilden. Danach wird wie in Fig.
2D zu sehen ist, der Wafer bzw. das Plättchen thermisch
oxidiert unter nassen bzw. feuchten Bedingungen bei entwe
der atmosphärischem oder überatmosphärischem Druck, wobei
ein dicker Siliziumoxidisolierungsfilm 6 in den Gebieten ent
steht, die nicht durch die Siliziumnitridschicht 3 bedeckt
sind. Danach wird die Siliziumnitridschicht 3 weggeätzt, um
aktive Regionen zu schaffen, die durch die Oxidschicht 6
isoliert sind.
Gemäß dem dargestellten Verfahren werden
die Vertiefungen 8 von einer vorgegebenen
Tiefe durch Ätzen der Flache des Siliziumsubstrates 1 dort ge
bildet, wo die isolierende Oxidschicht 6 gebildet werden
soll. Die Seitenwände der Vertiefungen werden dann mit der
Siliziumnitridschicht 3 bedeckt. Dies verhindert das Auftre
ten einer seitlichen Oxidation. Die Oxidschicht 6 weist einen
Querschnitt auf, der im wesentlichen frei von sog. "Vogel
schnäbeln" ist. Wenn das Siliziumsubstrat 1 bis zu einer
solchen Tiefe geätzt wird, daß die Oberfläche der isolieren
den Oxidschicht 6 im wesentlichen flach in bezug auf die
Oberfläche des Siliziumsubtrates ist, wird ein glattoberflächi
ger Wafer oder Plättchen erhalten, bei dem die aktiven Re
gionen in dem Siliziumsubrat voneinander durch die Oxidschicht
isoliert sind. Ein auf der Oberfläche eines solchen Wafers
gebildetes Leitungsmuster weist eine reduzierte Möglichkeit
bzw. Neigung zum Brechen auf.
Jedoch treten, wie oben erwähnt, Spannungen an den Ecken
der Vertiefungen auf.
Eine Ausführungsform des erfindungsgemäßen Verfahrens
ist schematisch in den Fig. 3A bis 3D dargestellt, bei
dem die gleichen Elemente und äquivalente Elemente zu den
Teilen gemäß Fig. 2A bis 2D mit gleichen Bezugszeichen
versehen sind. Die Vorrichtung nach den Fig. 3A bis 3D un
terscheidet sich von der Vorrichtung nach den Fig. 2A bis
2D dadurch, daß, wie in Fig. 3B zu sehen ist, die Fläche
des Siliziumsubstrates 1, dort, wo die isolierende Oxid
schicht gebildet werden soll, weggeätzt wird, um eine
Vertiefung 9 zu bilden, die einen drei
ecksförmigen Querschnitt aufweist. Da das Siliziumsubstrat 1
monokristallin ist, kann dieses in einfacher Weise durch
Verwendung einer Ätzlösung realisiert werden, die aniso
trop in bezug auf die Kristallausrichtung des Substrates
ist. Ein geeignetes Ätzmittel ist eine 10 bis 30%ige wäß
rige Lösung von Natriumhydroxid (NaOH) oder Kaliumhydroxid
(KOH). Da die Ausnehmung 9 geneigte Seitenwände aufweist,
hat die Oxidschicht 6 die zur Isolierung der aktiven Regio
nen benutzt wird, eine größere Breite als die Oxidschicht
in der Vorrichtung gemäß den Fig. 2A bis 2D. Jedoch hat
wie aus Fig. 3D zu ersehen ist, die dicke Oxidschicht 6
einen runden Boden, der Spannungen, die durch die Oxid
schicht verursacht werden, verringert. Daher ist das in
den Fig. 3A bis 3D dargestellte Verfahren besonders wirk
sam für die Herstellung einer Vorrichtung, die sehr empfind
lich auf äußere Beanspruchungen ist.
Die so gebildete isolierende Oxidschicht ist flach bzw.
eben in bezug auf die Oberfläche der aktiven Regionen und
ist frei von Ansätzen bzw. von "Vogelschnäbeln". Daher stei
gert das erfindungsgemäße Verfahren die Hochdichte-Verpackung
von Halbleitervorrichtungen.
Claims (12)
1. Verfahren zur Herstellung von Isolationsbereichen in einer
Halbleitervorrichtung mit den folgenden Schritten:
- a) selektives Entfernen vorbestimmter Teile einer Oberflächenregion eines Halbleitersubstrates (1) zur Bildung von Vertiefungen (9) in dem Halbleitersubstrat (1), wobei die Seitenwände der Vertiefungen (9) abgeschrägt werden, so daß die Vertiefungen (9) einen dreiecksförmigen Querschnitt erhalten;
- b) Bildung einer dünnen Siliziumoxid-Schicht (2) auf der gesamten Oberfläche des Halbleitersubstrates (1) einschließlich der Vertiefungen (9);
- c) Bilden einer oxidationshindernden Maske (3), die die Oberfläche des Halbleitersubstrates (1) außerhalb der Vertiefungen (9) und die oberen Bereiche der Seitenwände der Vertiefungen (9) überdeckt, wobei die oxidationshindernde Maske (3) bis ungefähr zur Hälfte der geneigten Seitenwände der Vertiefungen (9) nach unten ausgebildet wird; und
- d) Oxidieren der von der oxidationshindernden Maske (3) nicht bedeckten Bereiche der Vertiefungen (9) im Halbleitersubstrat (1) zur Schaffung einer versenkten Oxidschicht (6) in den Vertiefungen (9).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die
oxidationshindernde Maske (3) aus Siliziumnitrid gebildet
wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die Vertiefungen mit dreiecksförmigem Querschnitt bis
zu einer solchen Tiefe gebildet werden, daß die Oberfläche
der versenkten Oxidschicht (6) im wesentlichen eben in
Bezug auf die Oberfläche des Halbleitersubstrates (1)
gebildet ist.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der
Verfahrensschritt der Oxidation der Oberfläche des
Halbleitersubstrates (1) eine thermische Oxidation unter
Beigabe von Wasserdampf umfaßt.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die
thermische Oxidation der Oberfläche des
Halbleitersubstrates (1) bei atmosphärischem Druck
ausgeführt wird.
6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die
thermische Oxidation der Oberfläche des
Halbleitersubstrates (1) bei überatmosphärischem Druck
durchgeführt wird.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der
Verfahrensschritt zum selektiven Entfernen vorbestimmter
Teile einer Oberflächenregion des Halbleitersubstrates (1)
ein Plasmaätzen umfaßt.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der
Verfahrensschritt zum selektiven Entfernen vorbestimmter
Bereiche einer Oberflächenregion des Halbleitersubstrates
(1) ein Ionenstrahl-Ätzen umfaßt.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der
Verfahrens schritt zum selektiven Entfernen vorbestimmter
Teile einer Oberflächenregion des Halbleitersubstrates (1)
das Ätzen mit einer Ätzlösung umfaßt, die ein anisotropes
Ätzen des Halbleitersubstrates (1) ermöglicht.
10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das
Halbleitersubstrat (1) aus einkristallinem Silizium
hergestellt ist und daß die Ätzlösung eine 10- bis 30
prozentige wäßrige Lösung von Natriumhydroxid (NaOH) ist.
11. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das
Halbleitersubstrat (1) aus einkristallinem Silizium
hergestellt ist und daß die Ätzlösung eine 10- bis 30
prozentige wäßrige Lösung von Kaliumhydroxid (KOH) ist.
12. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die
dünne Siliziumoxid-Schicht (2) eine Dicke von nicht mehr
als 100 nm aufweist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP701983A JPS59132141A (ja) | 1983-01-17 | 1983-01-17 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3400590A1 DE3400590A1 (de) | 1984-09-13 |
DE3400590C2 true DE3400590C2 (de) | 1994-05-26 |
Family
ID=11654321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19843400590 Expired - Lifetime DE3400590C2 (de) | 1983-01-17 | 1984-01-10 | Verfahren zur Herstellung von Isolationsbereichen in einer Halbleitervorrichtung |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPS59132141A (de) |
DE (1) | DE3400590C2 (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4677739A (en) * | 1984-11-29 | 1987-07-07 | Texas Instruments Incorporated | High density CMOS integrated circuit manufacturing process |
US5182227A (en) * | 1986-04-25 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
US4863562A (en) * | 1988-02-11 | 1989-09-05 | Sgs-Thomson Microelectronics, Inc. | Method for forming a non-planar structure on the surface of a semiconductor substrate |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4214946A (en) * | 1979-02-21 | 1980-07-29 | International Business Machines Corporation | Selective reactive ion etching of polysilicon against SiO2 utilizing SF6 -Cl2 -inert gas etchant |
US4333965A (en) * | 1980-09-15 | 1982-06-08 | General Electric Company | Method of making integrated circuits |
-
1983
- 1983-01-17 JP JP701983A patent/JPS59132141A/ja active Pending
-
1984
- 1984-01-10 DE DE19843400590 patent/DE3400590C2/de not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE3400590A1 (de) | 1984-09-13 |
JPS59132141A (ja) | 1984-07-30 |
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D2 | Grant after examination | ||
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