DE2621139A1 - Integrierte schaltung und verfahren zu ihrer herstellung - Google Patents

Integrierte schaltung und verfahren zu ihrer herstellung

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DE2621139A1 DE19762621139 DE2621139A DE2621139A1 DE 2621139 A1 DE2621139 A1 DE 2621139A1 DE 19762621139 DE19762621139 DE 19762621139 DE 2621139 A DE2621139 A DE 2621139A DE 2621139 A1 DE2621139 A1 DE 2621139A1
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Description

Dipl.-Ing. H. Sauenland · Dn.-Ing. R. König ■ Dipl.-Ing. K. Bergen Patentanwälte · 4ood Düsseldorf 3D · Cecilienallee 7S · Telefon 433733
12. Mai 1976 30 755 B
RCA Corporation, 30 Rockefeiler Plaza, New York. N.Y0 10020 (V0St.A.)
"Integrierte Schaltung und Verfahren zu ihrer Herstellung"
Die Erfindung betrifft eine integrierte Schaltung aus auf einem Einkristallsubstrat befindlichen Siliziumbauteilen, von denen zumindest eines einen Kanal, eine über dem Kanal liegende Isolierschicht, eine über der Isolierschicht liegende Gate-Elektrode aus im wesentlichen polykristallinem Silizium und eine Gate-Elektrodenverlängerung besitzt, die aus einer Fortsetzung des Siliziums der Gate-Elektrode besteht und die Randzone des Bauteils überquert und sich bis auf das Substrat erstreckt, sowie ein Verfahren zur Herstellung einer solchen integrierten Schaltung „
Spezielle Formen von Metallkontakten können gegenüber Normalformen bessere Kontinuität besitzen. Wenn sich z„B. ein .Metallkontakt über eine abgeschrägte Seitenwand einer Schicht erstreckt, dann ist dieser Kontakt eher kontinuierlich als ein sich über eine senkrechte Seitenwand einer Schicht erstreckender Kontakt«, Mit der Erfindung soll ein Verfahren zur Herstellung einer leitfähigen Schicht vorgeschlagen werden, daß die Bildung eines Metallkontaktes mit verbesserter Kontinuität ermöglichte und einen Aufbau schafft, der eine leitfähige Schicht mit einer höheren Leitfähigkeit als andere bekannte
Schichten desselben Verwendungszwecks besitzt. Der Aufbau soll in integrierten Schaltungen mit einer G-ate-Elektrode aus polykristallinem Silizium vorzugsweise ohne zusätzliche Verfahrensschritte herstellbar sein.
In der DT-PS 1 358 438 ist vorgeschlagen worden, sowohl das isolierende polykristalline Silizium als auch das Halbleiter-Siliziumeinkristall auf demselben Substrat zu bilden. Dieser Vorschlag wurde jedoch zu dem Zweck gemacht, um Randzonenübergänge zu bzw. von Bauteilen zu eleminieren, die später aus dem Siliziumeinkristall gebildet werden. Das polykristalline Silizium, an dem die Siliziumeinkristallinseln angrenzen, dient dazu, die Seitenwände der Inseln von einer nachfolgend gebildeten Gate-Elektrode zu isolieren.
Erfindungsgemäß besteht die Lösung im wesentlichen in einem Aufbau einer leitfähigen Schicht zum Teil aus polykristallinem Silizium und zum Teil aus einem Siliziumeinkristall ο Bei einer integrierten Schaltung, die aus einer Halbleiterinsel mit einer amorphen Schicht besteht und bei der die Halbleiterinsel unmittelbar an ein Einkristallsubstrat angrenzt, gehen die zwei Arten des Siliziums an der Verbindungsstelle einer Seitenwand der Siliziuminsel mit der darauf befindlichen amorphen Schicht und dem Substrat ineinander über»
Das erfindungsgemäße Verfahren beinhaltet zwei Tatsachen bezüglich des Niederschlagens von Silizium aus der Zersetzung von Silan (SiH^). Erstens hat die sich ergebende Siliziumschicht, wenn Silizium auf einem amorphen Substrat niedergeschlagen wird, eine polykristalline Struktur,, Zweitens hat die sich ergebende Schicht, wenn Silizium auf einem Einkristallsubstrat bei einer spezifischen Temperatur niedergeschlagen wird, eine Einkristall struktur β
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Die Erfindimg ist besonders für die Herstellung von integrierten Schaltungen geeignet, insbesondere voa logischen Schaltungen, die aus MOS-Mesatransistoren aus Silizium auf einem Saphirsubstrat hergestellt und bei denen Arbeitsgeschwindigkeit und Zuverlässigkeit sehr wichtig sind. Das neuartige Verfahren liefert eine verbindende Schicht aus Silizium mit verbesserter Leitfähigkeit, die eine schnellere Arbeitsweise erlaubte
Weitere Einzelheiten and Vorteile der Erfindung sind nachstehend anhand eines in der Zeichnung dargestellten bevorzugten Ausführungsbeispiels näher erläutert. Es zeigen:
1 ein Schaltbild eines Inverters; und
_2 eine perspektivische Darstellung eines gegenständlichen Ausführungsbeispiels des Inverters nach Fig. 1 als einen GMOS/SOS-Inverter mit polykristallinen Silizium-Gate-Elektroden und mit einer Siliziumeinkristallverlängerung (oder -schicht), die die Gate-Elektroden miteinander verbindet.
Obgleich die vorliegende Erfindung, die sowohl einen besonderen Aufbau als auch ein bevorzugtes Verfahren zur Herstellung des Aufbaus umfaßt, bei der Herstellung verschiedener integrierter Schaltungen verwendet werden kann, die sowohl Dioden, Transistoren, Kondensatoren, Induktivitäten als auch spezialisierte Elemente einschließen können, als auch spezielle Bauteile wie Schottky-Sperrschicht-Dioden, Zenerdioden U0dgl., wird die Erfindung im folgenden lediglich an einem Ausführungsbeispiel erläutert, nämlich im Zusammenhang mit einer integrierten Inverter-Schaltung, die aus komplementären Metalloxidhalbleiter/ Siliziura-auf-Saphir-Transistoren
(CMOS/SOS) mit polykristallinen Silizium-Gate-Elektroden "besteht.
In dem Inverter mit polykristallinen Silizium-Gate-Elektroden sind die Gate-Elektroden der p-Kanal- und n-Kanal-Transistoren mittels einer Verlängerung des polykristallinen Siliziums auf dem Saphirsubstrat miteinander verbunden» Das Verfahren nach der Erfindung ermöglicht die Herstellung eines Siliziumeinkristalls für die Verlängerung. Bei bekannten Bauteilen besteht die Verlängerung auf dem Saphirsubstrat aus polykristallinem Silizium. Demgemäß weist die Verlängerung, da sie aus polykristallinem Silizium besteht, eine geringere Leitfähigkeit auf als eine Verlängerung aus Siliziumeinkristall, wenn ein Eingangssignal die Verlängerung auf dem Saphir substrat durchläuft. Darüber hinaus sind die Seitenwände einer Schicht aus polykristallinem Silizium im wesentlichen senkrecht, wenn sie nach herkömmlich bekannten Verfahren geätzt werdene Weiter treten Diskontinuitäten wahrscheinlich eher in Metallkontakten auf, die sich auf diesen im wesentlichen senkrechten Seitenwänden hinaberstrecken und sich auf der polykristallinen Siliziumschicht ausdehneno Die Verlängerung nach der erfindungsgemäßen Gestaltung, die aus einem Siliziumeinkristall besteht, kann jedoch anisotropisch geätzt werden.
Anisotropisoh geätztes Silizium weist dagegen Seitenwände auf, die zum tragenden Substrat hin abgeschrägt sind. Die abgeschrägten Seitenwände von anisotropisch geätztem Silizium besitzen eine Oberfläche, die von einem Metallkontakt zuverläsBJ&r überbrückt werden kann.
Der Ausdruck polykristallines Silizium, der hier verwendet wird, bezieht sich auf Silizium, das eine ungeordnete Kristallstruktur hat« Da die Kristallite selbst
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kleiner werden und sich einem Millimicron-Wert nähern, nähert sich eine polykristalline Siliziumsubstanz in der Qualität einem amorphen Siliziumβ Sowohl amorphes Silizium als auch polykristallines Silizium haben einen gewissen ungeordneten Zustand in der Kristallstruktur und sind jeweils durch die Geschwindigkeit gekennzeichnet, in der sich dotierte Fremdatome in der Struktur fortpflanzen« Wenn der Ausdruck polykristallines Silizium verwendet wird, bezieht er sich deshalb nicht nur auf die Gate-llektrodenkontakte aus polykristallinem Silizium mit großem Korn, wie hier beschrieben, sondern auch auf Kontakte aus amorphem Silizium, die durch das neue Verfahren vorgesehen sind, wobei der Unterschied in der Größe der kristallinen Strukturen liegt.
In Figo 1 ist eine Schaltung in der Form eines Inverters 12 gezeigt, der aus einem p-Kanal-Transistor 14 und einem n-Kanal-Transistor 16 bestehtg In dem Inverter 12 sind die Gate-Elektroden 18 und 20 der jeweiligen Transistoren durch einen Pfad 22 miteinander verbunden«, Ein Eingangsanschluß 24 ist vorgesehen und mit dem Pfad 22 verbundene Ein Ausgangsanschluß 26 ist mit den Drain-Elektroden der Transistoren 14 und 16 verbunden. Eine Arbeitsspannung wird über den Kontakt 28 für die Source-Elektrode des Transistors 14 und über den Kontakt 30 für die Source-Elektrode des Transistors 16 angelegt. Die Arbeitsgeschwindigkeit des schematisch in Figo 1 gezeigten Inverters ist durch die Leitfähigkeit des Pfades 22 begrenzte Bei dem erfindungsgemäßen Aufbau besteht der Pfad 22 aus hochdotiertem Siliziumeinkristall, Hochdotiertes Siliziumeinkristall weist eine wesentlich höhere Beweglichkeit und deshalb eine wesentlich höhere Leitfähigkeit auf, wenn man damit eine bekannte Ausführung des Pfades 22 vergleicht, der aus polykristallinem Silizium besteht.
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In Figo 2 ist ein Ausführungsbeispiel des Inverters 12 in der Form eines CMOS/SOS-Inverters mit einer Gate-Elektrode aus polykristallinem Silizium und mit einer Schicht aus Siliziumeinkristall gezeigt, die als der Pfad 22 dient (die Schicht 22 ist zwecks Veranschaulichung freigelegt gezeigt)0 Der Transistor 14 hat eine Gate-Elektrode, die aus einem Streifen 34 aus polykristallinem Silizium besteht, der auf einer Schicht 36 eines amorphen Dielektrikums, wie zeBo Siliziumdioxid (SiO2) oder Siliziumnitrid (SiJU^), ruhte Der Streifen 34 liegt auf einem Kanal 38 für den Transistor I4e Der Streifen 34 erstreckt sich über eine Grundfläche einer Halbleitermesa 40, der von dieser durch die Schicht 36 getrennt isto Der Streifen 34 verläuft dann an der Seitenwand 42 der Mesa 40 hinunter und ist mit dem Pfad 22 verbundene (Streifen 34, Schicht 36, Kanal 38, Mesa 40 und Seitenwand 42 sind zwecks Veranschaulichung freigelegt«,)
Der in Fig. 2' gezeigte Transistor 16 besteht aus einer Halbleitermesa 44e Die Mesa 44 hat einen Kanal 46, der durch eine amorphe Schicht 48 eines Isolators, wie z„B, Siliziumdioxid (SiO2) oder Siliziumnitrid (Si-J^) begrenzt ist. Ein Streifen 50 aus polykristallinem Silizium oberhalb des Kanals 46 wird von diesem durch die Schicht 48 getrennt. Der Streifen 50 erstreckt sich über eine Grundfläche der Halbleitermesa 44 entlang dem Kanal 46 und eine Seitenwand 52 des Mesas 44 hinunter und ist mit dem Pfad 22 verbunden. (Mesa 44, Kanal 46, Schicht 48, Streifen und Seitenwand 52 sind zwecks Veranschaulichung freigelegte )
Ein Teil des polykristallinen Siliziumstreifens 34 erstreckt sich auf einem Substrat 60 auf einer Trennfläche 62 zwischen der Schicht 36 und dem Substrat 60. Ein Teil des polykristallinen Siliziumstreifens 50 erstreckt sich
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auf dem Substrat 60 an einer Trennfläche 64 zwischen der Schicht 48 und dem Substrat 60. Von den Trennflächen 62 und 64 bis zu den Verbindungen mit dem Pfad 22 bestehen diese Teile der Gatestreifen 34 und 50 aus Siliziumeinkristall. Darüber hinaus besteht der Pfad 22, der nur eine weitere Verlängerung und eine Zusammenschaltung der Streifen 34 und 50 ist, aus demselben Siliziumeinkristall.
Der Pfad 22 hat eine Grundfläche und abgeschrägte Seitenwände. Ein Eingangsanschluß 24 aus Metall ist mit dem Pfad 22 über eine Öffnung verbunden, die in einem Teil einer Schicht 65 aus z.B. niedergeschlagenem Siliziumdioxid auf dem Pfad 22 ausgebildet ist. Der Eingangsanschluß 24 verläuft von der Öffnung über eine Grundfläche eines Teils der Schicht 65 auf dem Pfad 22 und eine Seitenwand des zuvor erwähnten Teils hinunter, dessen Seitenwand mit einer abgeschrägten Seitenwand 66 des Pfades 22 übereinstimmt. Jedoch können Metalleiter ähnlich dem Metalleingangsanschluß 24 und zusätzlich zu diesem in einigen Versionen der vorliegenden Ausführung nicht mit dem Pfad 22 verbunden werden. Diese Leiter können einfach über den Pfad 22 verlaufen, d.h. als Kreuzung wirken. Die Seitenwand 66 des Pfades 22 bildes einen spitzen Winkel mit dem Substrat 60, wobei der Winkel den Pfad 22 einschließt. Der Eingangsanschluß 24 erstreckt sich dann auf dem Sibstrat 60. Für den Metalleingangsanschluß 24 ist es vorteilhaft, wenn er sich über die abgeschrägte Seitenwand des zuvor erwähnten Teils der Schicht 65 erstreckt anstatt über eine senkrechte Seitenwand.
Die integrierte Inverterschaltung 12 wird durch Öffnungslöcher für die Source-Kontakte in Grundflächen der Schicht 65 in unmittelbarer Nähe der Mesas 40 und 44 vervollständigt, wodurch die Kontakte 28 und 30 für die Source-Elektroden der Transistoren 14 bzw. 16 gebildet werden. Außer-
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dem ist für die Drain-Elektroden der jeweiligen Transistoren 14 und 16 eine gemeinsame Öffnung hergestellt, in der ein leitfähiger Ausgangsausschluß 26 ausgebildet
Das Verfahren zur Herstellung des erfindungsgemäßen Aufbaus erfordert, daß das Silizium auf einer Oberfläche einer amorphen Schicht und eines Substrats, wie z.BQ Einkristall-(1TO2)-Saphir, Spinell ododglo, niedergeschlagen wird. Das Silizium kann von einer herkömmlichen Quelle auf das Substrat und die Schicht niedergeschlagen werden.
Die Schichten 36 und 48 nach Fig. 2 können insbesondere amorphe Schichten eines Oxids aus Silizium mit einer Dicke von ungefähr 1000 & sein. Die Schichten 36 und 48 können durch eine Reaktion einer Fläche der als Mesas 40 und dienenden Siliziuminseln mit Dampf aus einer azeotropisehen Mischung von Salzsäure (HCl)und Wasser bei ungefähr 9000C in 50 min gebildet werden. Die Schicht 65 ist ebenfalls eine amorphe Schicht eines Oxids aus Silizium. Die Schicht 65 kann aus einer pyrolytischen Reaktion von Silan (SiH^) mit Sauerstoff (Op) bei einer Temperatur von ungefähr 4500C niedergeschlagen werden,, Die Schicht kann eine Dicke von 300 bis 3000 S und mehr besitzen.
Eine Schicht aus niedergeschlagenem Silizium kann entweder durch eine paralytische Zersetzung von Silan (SiH.) bei erhöhten Temperaturen oder durch eine herkömmliche Aufdampftechnik bei erhöhten Temperaturen gebildet werden. Es ist notwendig, daß das niedergeschlagene Silizium gleichförmig und frei von verunreinigenden Fremdstoffen ist.
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Das niedergeschlagene Silizium wird vorzugsweise aus einer Siliziumquelle gebildet, die entweder Silan oder Siliziumkügelchen enthält, Die Streifen 34 und 50 des niedergeschlagenen Siliziums können durch die Zersetzung des Silans (SiH.) in Wasserstoff (H2) bei Temperaturen von ungefähr 9000C bis 12000C hergestellt werden. Die Dicke für die Streifen 34 und 50 aus niedergeschlagenem Silizium kann von 4000 bis 14000 & reichen. Bei der oben erwähnten Aufdampftechnik können die Siliziumkügelchen als Aufdampfquelle verwendet werden, vorausgesetzt das Aufdampfen wird im erhöhten Temperaturbereich von 9000C bis 12000C durchgeführt. Die auf den (amorphen) Schichten 36 und 48 gebildeten Streifen 34 und 50 bestehen aus polykristallinem Silizium, während der auf dem (Einkristall-) Substrat 60 gebildete Pfad 22 aus Siliziumeinkristall bestehtβ
Die aus niedergeschlagenem Silizium bestehenden Streifen 34 und 50 werden mit der Schicht 65 aus niedergeschlagenem Oxid überzogen. Die Schicht 65 ist begrenzt, um das niedergeschlagene Siliziumeinkristall mit einer gepufferten Ätzlösung aus Flußsäure freizulegen, indem herkömmliche fotolithografische Techniken angewendet werden. Das niedergeschlagene Siliziumeinkristall wirddann mittels eines anisotropen KOH-n-Propanol-Ätzmittels unter Verwendung der maskierenden Oxidschicht als Maske geätzt. Die Anwendung des anisotropen Ätzmittels bietet einen gewissen Vorteil. Das anisotrope Ätzmittel greift die <! 100^-Ebenen des niedergeschlagenen Siliziumeinkristalls mit einer Geschwindigkeit an, die wesentlich die Geschwindigkeit überschreitet, mit der die ^111^-Ebenen des Siliziums angegriffen werden. Daher werden durch das Ätzmittel die Seitenwände des niedergeschlagenen Siliziumeinkristalls mit einem Winkel abgeschrägt, der mit dem Winkel übereinstimmt,
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- ίο -
der durch die Schnittstelle der O 00 ^- und^iii/- Ebenen der Siliziumkristallstruktur vorgegeben ist. Dies ermöglicht, daß eine zuverlässigere Metallschicht auf den niedergeschlagenen Siliziumeinkristall aufgebracht wird, verglichen mit den auf senkrechten Seitenwänden aufgebrachten Metallschichten. Darüber hinaus ist der spezifische Widerstand des niedergeschlagenen Siliziumeinkristalls kleiner als der für das niedergeschlagene polykristalline Silizium.
Somit wird durch die Erfindung eine verbesserte Einrichtung geliefert, die Zwischenschaltungen aus leitfähigem Silizium verwendete Darüber hinaus liefert die Anwendung des Verfahrens bei der Herstellung von integrierten Schaltungen mit niedergeschlagenem Silizium wesentliche Verbesserungen durch Niederschlagen des Siliziums bei höheren Temperaturen als 9000C.
609850/0647

Claims (1)

  1. RCA Corporation, 30 Rockefeller Plaza,
    New York. Ν.Ύ. 10020 (VoSt.A.)
    Patentansprüche:
    ( 1.)Integrierte Schaltung aus auf einem Einkristallsubstrat ^^ befindlichen Siliziumbauteilen, von denen zumindest eines einen Kanal, eine über dem Kanal liegende Isolierschicht, eine über der Isolierschicht liegende Gate-Elektrode aus im wesentlichen polykristallinem Silizium und eine Gate-Elektrodenverlängerung besitzt, die aus einer Fortsetzung des Siliziums der Gate-Elektrode besteht und die Randzone des Bauteils überquert und sich bis auf das Substrat erstreckt, dadurch gekennzeichnet , daß die Verlängerung (22) aus Siliziumeinkristall besteht.
    2. Schaltung nach Anspruch 1, dadurch gekenn zeichnet , daß die Verlängerung (22) schräge Seitenwände (66) aufweist, die einen spitzen Winkel mit dem Substrat (60) bilden.
    3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß die Verlängerung (22) und die Gate-Elektrode (34, 50) aus einem kontinuierlichen Siliziumkörper bestehen.
    4. Verfahren zur Herstellung einer integrierten Schaltung gemäß einem der Ansprüche 1 bis 3» dadurch gekennzeichnet , daß eine polykristalline Siliziumschicht aus einer Siliziumquelle über zumindest einer Mesa und zur gleichen Zeit eine Siliziumeinkristallschicht aus derselben Siliziumquelle auf dem Substrat
    S098SO/0647
    gebildet wird, wobei die Siliziumeinkristallschicht den verbindenden Streifen enthält.
    5ο Verfahren nach Anspruch 4, dadurch gekennzeichnet , daß die Siliziumeinkristallschicht eine Verlängerung der auf der Mesa gebildeten polykristallinen Siliziumschicht ist.
    6„ Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet , daß eine leitfähige Kreuzung über dem Streifen gebildet wird.
    7. Verfahren nach einem oder mehreren der Ansprüche 4 bis 6, dadurch gekennzeichnet , daß der Streifen mit einem anisotropen Ätzmittel geätzt wird, so daß die Verlängerung abgeschrägte Seitenwände erhält.
    8. Verfahren nach einem oder mehreren der Ansprüche 4 bis 7, dadurch gekennzeichnet , daß über dem Streifen ein Leiter gebildet wird.
    9. Verfahren nach einem oder mehreren der Ansprüche 4 bis 8, dadurch gekennzeichnet , daß das Substrat aus Saphir und die leitfähige Kreuzung aus einem Metall besteht.
    10. Verfahren nach einem oder mehreren der Ansprüche 4 bis 9, dadurch gekennzeichnet , daß
    eine isolierende Schicht auf der mit der polykristallinen Siliziumschicht versehenen Mesa vorgesehen wird, wobei die isolierende Schicht unmittelbar auf der Mesa ausgebildet wird.
    609850/0647
    ORIGINAL INSPECTED
DE19762621139 1975-05-22 1976-05-13 Integrierte schaltung und verfahren zu ihrer herstellung Pending DE2621139A1 (de)

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US05/579,967 US4016016A (en) 1975-05-22 1975-05-22 Method of simultaneously forming a polycrystalline silicon gate and a single crystal extension of said gate in silicon on sapphire MOS devices

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DE2621139A1 true DE2621139A1 (de) 1976-12-09

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4179528A (en) * 1977-05-18 1979-12-18 Eastman Kodak Company Method of making silicon device with uniformly thick polysilicon
US4274193A (en) * 1979-07-05 1981-06-23 Rca Corporation Method for making a closed gate MOS transistor with self-aligned contacts
US4272881A (en) * 1979-07-20 1981-06-16 Rca Corporation Method for making a closed gate MOS transistor with self-aligned contacts with dual passivation layer
FR2501912A1 (fr) * 1981-03-13 1982-09-17 Efcis Transistor bipolaire lateral sur isolant et son procede de fabrication
US4883986A (en) * 1981-05-19 1989-11-28 Tokyo Shibaura Denki Kabushiki Kaisha High density semiconductor circuit using CMOS transistors
US4751554A (en) * 1985-09-27 1988-06-14 Rca Corporation Silicon-on-sapphire integrated circuit and method of making the same
US4758529A (en) * 1985-10-31 1988-07-19 Rca Corporation Method of forming an improved gate dielectric for a MOSFET on an insulating substrate
US4735917A (en) * 1986-04-28 1988-04-05 General Electric Company Silicon-on-sapphire integrated circuits
US4722912A (en) * 1986-04-28 1988-02-02 Rca Corporation Method of forming a semiconductor structure
US4755481A (en) * 1986-05-15 1988-07-05 General Electric Company Method of making a silicon-on-insulator transistor
US5185283A (en) * 1987-10-22 1993-02-09 Matsushita Electronics Corporation Method of making master slice type integrated circuit device
US4897366A (en) * 1989-01-18 1990-01-30 Harris Corporation Method of making silicon-on-insulator islands

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3519901A (en) * 1968-01-29 1970-07-07 Texas Instruments Inc Bi-layer insulation structure including polycrystalline semiconductor material for integrated circuit isolation
US3584183A (en) * 1968-10-03 1971-06-08 North American Rockwell Laser encoding of diode arrays
US3739238A (en) * 1969-09-24 1973-06-12 Tokyo Shibaura Electric Co Semiconductor device with a field effect transistor
US3749614A (en) * 1970-09-14 1973-07-31 Rca Corp Fabrication of semiconductor devices
US3796597A (en) * 1970-11-02 1974-03-12 Texas Instruments Inc Method of producing semiconducting monocrystalline silicon on spinel substrates
US3699646A (en) * 1970-12-28 1972-10-24 Intel Corp Integrated circuit structure and method for making integrated circuit structure
US3750268A (en) * 1971-09-10 1973-08-07 Motorola Inc Poly-silicon electrodes for c-igfets
US3821781A (en) * 1972-11-01 1974-06-28 Ibm Complementary field effect transistors having p doped silicon gates
DE2303916A1 (de) * 1973-01-26 1974-08-01 Siemens Ag Integrierte schaltung mit feldeffekttransistoren
US3890632A (en) * 1973-12-03 1975-06-17 Rca Corp Stabilized semiconductor devices and method of making same

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IT1060022B (it) 1982-07-10

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