DE3244330C2 - - Google Patents
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- DE3244330C2 DE3244330C2 DE19823244330 DE3244330A DE3244330C2 DE 3244330 C2 DE3244330 C2 DE 3244330C2 DE 19823244330 DE19823244330 DE 19823244330 DE 3244330 A DE3244330 A DE 3244330A DE 3244330 C2 DE3244330 C2 DE 3244330C2
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- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
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- H04J3/02—Details
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- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
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Description
Die Erfindung bezieht sich auf eine Datenübertragungseinrich
tung gemäß den Merkmalen des Oberbegriffes des Anspruches 1.
Bei der Übertragung eines seriellen aus mehreren Worten hoher
Bitzahl bestehenden Datenbitstromes ergeben sich zufolge der
begrenzten Bandbreite des Übertragungskanales und einer Ober
grenze der Übertragungsgeschwindigkeit der Sender und Empfän
ger Schwierigkeiten.
Aus dem Operation Manual "Codex 296" der Codex Corporation, 15
Riverdale Ave, Newton, Main, USA vom Dezember 1974 wurde eine
Einrichtung bekannt, bei der der serielle Datenstrom in zwei
Teildatenströme mit halber Übertragungsgeschwindigkeit umge
setzt wird, wobei diese Teildatenströme über eigene Kanäle
voneinander getrennt übertragen und empfangsseitig wieder zum
ursprünglichen Datenstrom zusammengesetzt werden. Hierfür kann
quellenseitig ein Demultiplexer und senkenseitig ein Multi
plexer vorgesehen werden, wobei vom quellenseitigen Demulti
plexer die ungeradzahligen Bits des von der Datenquelle gelie
ferten Datenstromes der Bitfolge entsprechend dem ersten Über
tragungsweg, die geradzahligen Bits dem zweiten Übertragungs
weg zugeordnet werden und der Multiplexer die Bits des zweiten
Übertragungsweges in Übereinstimmung mit der von der Daten
quelle gesendeten Bitfolge in die Bitfolge des ersten Übertra
gungsweges einfügt. Es ist ersichtlich, daß ein ordnungsge
mäßes Ineinanderfügen der Bitfolgen der beiden Übertragungs
wege nur dann möglich ist, wenn die Laufzeiten auf beiden
Übertragungswegen gleich sind. Da die Laufzeitunterschiede in
den beiden Kanälen die Werte von mehreren Bit- oder Wortlängen
annehmen können, können die beiden Teildatenströme empfangs
seitig nicht mehr zum ursprünglichen Datenstrom zusam
mengesetzt werden.
Um das zu vermeiden, müssen in einen oder in beide Übertra
gungskanäle Laufzeitglieder eingeschaltet werden, mit denen
Laufzeitdifferenzen ausgeglichen werden können. Das Erkennen
solcher Laufzeitunterschiede ist jedoch mit Schwierigkeiten
verbunden. Hierzu ist es bekannt geworden, von Zeit zu Zeit
Prüfworte zu senden, deren ordnungsgemäßer Empfang senkensei
tig überprüft wird. Wird das Prüfwort nicht ordnungsgemäß emp
fangen, so liegen Laufzeitunterschiede vor. Dies erfordert je
doch umfangreiche Maßnahmen, ist sehr zeitraubend und weist
dennoch den Nachteil auf, daß Laufzeitänderungen zwischen der
Übertragung des Prüfwortes senkenseitig nicht erkannt werden,
so daß trotz scheinbar gleicher Laufzeit Wortverfälschungen
auftreten können.
In dem Buch "Datenübertragung" von P. Bocker, Band 2 Springer-Verlag 1977
Seite 138 bis 151 und 168 bis 178 wurde eine Einrichtung vor
geschlagen, die es ermöglicht, im Datenpaketvermittlungssystem
den Nutzdatenstrom in einzelne Pakete zu zerlegen. Diese Pa
kete werden mit einer Fehlersicherung und Adressierung ver
sehen und über das Netz verschickt, wobei eine zweite
Ebene die Datenübertragungsprozedur für die Übertragung der
Pakete zwischen der Datenpaketendeinrichtung und der Datenpa
ketvermittlungsstelle übernimmt, und eine dritte Ebene die Pa
ketformate und den Ablauf der Paketübertragung zwischen der
Datenpaketendeinrichtung und Datenpaketvermittlungsstelle
wahrnimmt. Da in Datenpaketnetzen zwischen den einzelnen End
stellen nur virtuelle Übertragungskanäle zur Verfügung stehen,
ist es ohne weiteres möglich, daß Datenpakete gleicher Her
kunft unterschiedliche physikalische Übertragungsstrecken be
nutzen.
Weiters wurden durch die US-PS 34 35 148 Mikroprozessoren mit
C-Mos-Schaltungen vorgeschlagen, die mit geringen Signalpegeln
arbeiten und deshalb auch auf kleinste Störimpulse reagieren.
Diese Bauteile können von sehr geringen Überspannungen, auch
wenn diese nur von extrem kurzer Dauer sind, zerstört werden.
Dabei wird in der US-PS 34 35 148 eine Übertragung mit bis zu
192 Sprachkanälen beschrieben, wobei aufgrund der beschränkten
Übertragungsbandbreite des Übertragungsweges mehrere solche
Übertragungswege parallel geschaltet werden. Durch eine
Schaltung wird dabei auf Bitebene die Aufteilung des Sum
menbitstromes auf die parallel geschalteten Übertragungswege
durchgeführt. Empfangsseitig wird diese Aufteilung wieder rück
gängig gemacht und die ursprüngliche Bitfolge wieder zusammen
gestellt.
Das Ziel der Erfindung besteht nun darin, eine Datenübertra
gungseinrichtung zu schaffen, bei der Laufzeitänderungen so
fort erkannt werden können.
Erfindungsgemäß ist bei einer Datenübertragungseinrichtung der
eingangs genannten Art quellenseitig ein Modulator vorgesehen,
an dessen einen Eingang die Datenquelle und an dessen anderen
Eingang der Ausgang eines ersten Bitfolgenumsetzers ange
schlossen ist, dessen Eingang mit dem Ausgang des Modulators
und dem Eingang des Demultiplexers verbunden ist, wobei sen
kenseitig ein Demodulator vorgesehen ist, dessen erster Ein
gang einerseits mit dem Ausgang des Multiplexers und ander
seits mit dem Eingang eines zweiten Bitfolgenumsetzers verbun
den ist, dessen Ausgang mit dem zweiten Eingang des Demodula
tors in Verbindung steht, dessen Ausgang einerseits an die Da
tensenke, anderseits an den Eingang einer dem Erkennen von
Laufzeitunterschieden zwischen den beiden Übertragungswegen
dienenden Prüfvorrichtungen angeschlossen ist, durch die min
destens ein Laufzeitglied gesteuert ist, das in einem der bei
den Übertragungswege angeordnet ist.
Hierbei ist im quellenseitigen Datenstrom ein Kontrollbit ent
halten, das nach jedem Wort wiederkehrt. Von einem Kontrollbit
zum nächsten ändert sich der logische Zustand, für den sich
abwechselnd eine logische "1" und eine logische "0" für das
Kontrollbit in einer ununterbrochenen Kontrollbitfolge erge
ben. Diese Kontrollbitfolge tritt senkenseitig nur dann auf,
wenn die Laufzeiten auf beiden Übertragungswegen gleich sind.
Ist das nicht der Fall, so ist senkenseitig der im Abstand ei
ner Wortlänge erforderliche Wechsel des Kontrollbits zwischen
einer logischen "1" und einer logischen "0" nicht feststell
bar, so daß aus dem Fehlen einer solchen Kontrollbitfolge so
fort auf eine Laufzeitdifferenz geschlossen werden kann. Hierzu
ist die Prüfvorrichtung vorgesehen, die einen Alarm abgibt,
wenn die richtige Kontrollbitfolge fehlt bzw. kein Kontrollbit
im senkenseitigen Datenstrom vorhanden ist.
Das von der Prüfvorrichtung gelieferte Alarmsignal kann zur
manuellen oder automatischen Nachstellung der Laufzeitglieder
bzw. des Laufzeitgliedes zwecks Ausgleich der Laufzeitdiffe
renzen herangezogen werden, wobei die Laufzeitglieder solange
verstellt werden bis die Prüfvorrichtung das Vorhandensein der
Kontrollbitfolge anzeigt bzw. den Alarm ausschaltet. Dabei ist
gewährleistet, daß bei Vorhandensein der Kontrollbitfolge auch
die restlichen Daten auf beiden Übertragungswegen korrekt
übertragen werden.
Vorteilhafterweise sind als Modulator und als Demodulator je
ein Exklusiv-Oder-Gatter und als Bitfolgenumsetzer je ein
Schieberegister vorgesehen, wobei quellenseitig der eine Ein
gang des den Modulator bildenden Exklusiv-Oder-Gatters mit der
Datenquelle, der Ausgang des den Modulator bildenden Exklusiv-
Oder-Gatters einerseits mit dem Eingang des Demultiplexers,
anderseits mit dem Dateneingang des Schieberegisters, und ein
Ausgang des Schieberegisters unmittelbar bzw. zwei oder meh
rere Ausgänge desselben über ein, bzw. mehrere in Kaskade ge
schaltete, Exklusiv-Oder-Gatter mit dem zweiten Eingang des
den Modulator bildenden Exklusiv-Oder-Gatters in Verbindung
stehen, und wobei senkenseitig der Ausgang des Multiplexers
einerseits mit dem einen Eingang des den Demodulator bildenden
Exklusiv-Oder-Gatters, anderseits mit dem Dateneingang des
senkenseitigen Schieberegisters und in der selben Weise wie
beim quellenseitigen Schieberegister ein Ausgang des Schiebe
registers unmittelbar bzw. zwei oder mehrere Ausgänge dessel
ben über ein, bzw. mehrere in Kaskade geschaltete, Exklusiv-
Oder-Gatter mit dem zweiten Eingang des den Demodulator bil
denden Exklusiv-
Oder-Gatters und dessen Ausgang mit der Datensenke
in Verbindung stehen. Durch diese Maßnahme ist ein
besonders einfacher Aufbau des Modulators, des De
modulators und der Bitfolgenumsetzer erreichbar.
Zweckmäßigerweise weist die Prüfvorrich
tung ein weiteres Schieberegister auf, dessen Spei
cherkapazität gleich oder größer als die doppelte
übertragene Wortlänge ist und dessen Dateneingang mit
dem Ausgang des Demodulators verbunden ist, wobei halb
soviele invertierende Exklusiv-Oder-Gatter vorgesehen
sind als der Speicherkapazität des Schieberegisters
entspricht, deren beide Eingänge jeweils an zwei im
Abstand der Wortlänge voneinander distanzierte Ausgänge
des Schieberegisters, jeweils um einen Speicherplatz
verschoben, angeschlossen sind, und wobei die Ausgänge
der invertierenden Exklusiv-Oder-Gatter mit den einen
Eingängen von den invertierenden Exklusiv-Oder-Gattern
zugeordneten UND-Gattern verbunden sind, deren andere
Eingänge gemeinsam an den Ausgang eines Frequenztei
lers angeschlossen sind, dessen Teilerverhältnis gleich
der Anzahl der Speicherplätze des Schieberegisters für
ein Wort ist und dessen Eingang mit dem Takteingang des
Schieberegisters verbunden ist, wobei die Ausgänge der
UND-Gatter mit den einen Eingängen von in gleicher An
zahl vorhandenen R/S-Flip-Flops, deren andere Eingänge
zu ihrem Setzen gemeinsam mit einem Ausgang einer Steu
ereinheit, die Ausgänge der R/S-Flip-Flops mit den Ein
gängen eines Binärdecoders, ein Ausgang des Binärdeco
ders mit einem Eingang der Steuereinheit, die anderen
Ausgänge des Binärdecoders mit den Eingängen eines ODER-
Gatters, dessen Ausgang mit einem zweiten Eingang der
Steuereinheit und der Ausgang der Steuereinheit mit
mindestens einem Laufzeitglied in Verbindung stehen,
womit eine Prüfvorrichtung erzielt wird, mit der in
einfachster Weise Laufzeitunterschiede erkannt werden,
die von Hand oder automatisch ausgeglichen werden können.
Weitere Einzelheiten der Erfindung ergeben
sich anhand der Zeichnung, in der u. a. ein Ausführungs
beispiel dargestellt ist.
Fig. 1 zeigt schematisch das Prinzipschaltbild einer er
findungsgemäßen Datenübertragungseinrichtung,
Fig. 2 einen Bitfolgenumsetzer mit in Kaskade geschal
teten Exklusiv-Oder-Gattern und
Fig. 3 das Prinzipschaltbild einer Prüfvorrichtung.
Bei dem in Fig. 1 dargestellten Ausführungs
beispiel steht quellenseitig eine Datenquelle 1 über
einen Modulator 2 und einen Demultiplexer 3 mit zwei
Übertragungswegen in Verbindung, wobei der eine Über
tragungsweg in bekannter MODEM-Technik einen Sender 4,
einen Übertragungskanal 5 und einen Empfänger 6, der
zweite Übertragungsweg einen Sender 7, einen Übertra
gungskanal 8 und einen Empfänger 9 aufweist.
Senkenseitig sind die Ausgänge der Empfänger
6, 9 über je ein Laufzeitglied 10, 11 mit zwei Eingängen
eines Multiplexers 12 verbunden, dessen Ausgang über
einen Demodulator 13 mit einer Datensenke 14 in Verbindung
steht. Sowohl quellenseitig als auch senkenseitig ist
je ein Bitfolgenumsetzer 15, 16 vorgesehen, dessen Aus
gang mit einem Eingang des Modulators 2 bzw. des Demo
dulators 13 und dessen Eingang an den Ausgang des Mo
dulators 2 bzw. des Multiplexers 12 angeschlossen ist.
An den Ausgang des Demodulators 13 ist senkenseitig
eine Prüfvorrichtung 17 angeschlossen, deren Ausgang mit
dem Laufzeitglied 11 in Verbindung steht. Dabei ist das
Laufzeitglied 10 auf einen festen Wert eingestellt, wo
hingegen das Laufzeitglied 11 von Hand aus oder durch
eine Steuereinheit der Prüfvorrichtung automatisch ver
stellbar ist.
Es ist ersichtlich, daß die von der Daten
quelle 1 gelieferte, Prüfbits enthaltende Datenfolge
über den Modulator 2 durch den Bitfolgenumsetzer 15
moduliert dem Demultiplexer 3 zugeführt und erst die
modulierte Bitfolge durch den Demultiplexer 3 in die
über die beiden Übertragungswege zu übertragenden
Teilfolgen aufgeteilt wird. Diese beiden Teilfolgen
werden im Multiplexer 12 zu einer einzigen Bitfolge
zusammengesetzt und über den Demodulator 13 durch den
senkenseitigen Bitfolgenumsetzer 16 demoduliert der
Datensenke 14 zugeführt.
Bei dem in Fig. 1 dargestellten Ausführungs
beispiel besteht der Modulator 2 und der Demodulator 13
aus je einem Exklusiv-Oder-Gatter 18, 19. Der eine Eingang
des quellenseitigen Exklusiv-Oder-Gatters 18 ist an die
Datenquelle 1, der Ausgang des Exklusiv-Oder-Gatters 18
einerseits an den Eingang des Demultiplexers 3, ander
seits an den Dateneingang eines Schieberegisters 20
angeschlossen. Zwei Ausgänge des Schieberegisters 20
sind mit den Eingängen eines Exklusiv-Oder-Gatters 21
und dessen Ausgang mit dem zweiten Eingang des den Mo
dulator 2 bildenden Exklusiv-Oder-Gatters 18 verbunden.
Das Schieberegister 20 und das Exklusiv-Oder-Gatter 21
bilden zusammen den Bitfolgenumsetzer 15. Ebenso ist sen
kenseitig der eine Eingang des den Demodulator 13 bil
denden Exklusiv-Oder-Gatters 19 an den Ausgang des Mul
tiplexers 12 angeschlossen, an dem auch der Datenein
gang eines Schieberegisters 22 liegt. Zwei Ausgänge des
Schieberegisters 22 führen zu den beiden Eingängen eines
Exklusiv-Oder-Gatters 23, dessen Ausgang an den zweiten
Eingang des den Demodulator 13 bildenden Exklusiv-Oder-
Gatters 19 angeschlossen ist, dessen Ausgang mit der
Datensenke 14 verbunden ist. Das Schieberegister 22 und
das Exklusiv-Oder-Gatter 23 bilden den senkenseitigen
Bitfolgenumsetzer 16.
Es ist ersichtlich, daß die am Ausgang des
Exklusiv-Oder-Gatters 18 auftretende Bitfolge nicht
nur dem Demultiplexer 3 und über diesen den beiden
Übertragungswegen zugeführt wird, sondern auch dem
Schieberegister 20. In diesem ist somit jeweils eine
dem Ausgang des Exklusiv-Oder-Gatters 18 entnommene
Bitfolge gespeichert, die mit jedem am Ausgang des
Exklusiv-Oder-Gatters 18 auftretenden Bit um einen
Speicherplatz verschoben wird. Der Inhalt zweier Spei
cherplätze des Schieberegisters 20, beispielsweise des
letzten und vorletzten Speicherplatzes, wird den Ein
gängen des Exklusiv-Oder-Gatters 21 zugeführt. Befin
det sich an diesen beiden Speicherplätzen eine logi
sche "0" oder eine logische "1", so liegt am Ausgang des
Exklusiv-Oder-Gatters 21 eine logische "0". Weist der
eine Speicherplatz eine logische "0" und der andere
Speicherplatz eine logische "1" auf, so liegt am Ausgang
des Exklusiv-Oder-Gatters 21 eine logische "1".
Liefert die Datenquelle 1 an den einen Ein
gang des Exklusiv-Oder-Gatters 18 eine logische "0" und
das Exklusiv-Oder-Gatter 21 an den anderen Eingang des
Exklusiv-Oder-Gatters 18 eine logische "1", so liegt am
Ausgang des Exklusiv-Oder-Gatters 18 eine logische "1".
Die von der Datenquelle 1 gelieferte logische "0" wird
somit in eine am Eingang des Demultiplexers 3 und damit
auch am Dateneingang des Schieberegisters 20 liegende
logische "1" umgewandelt. Eine logische "0" bzw. eine
logische "1" der von der Datenquelle gelieferten Bit
folge wird nur dann an den Eingängen des Demultiplexers
3 und des Schieberegisters 20 beibehalten, wenn am Aus
gang des Exklusiv-Oder-Gatters 21 eine logische "0"
liegt, was aber vom Inhalt der Speicherplätze des Schie
beregisters 20 abhängt. Die von der Datenquelle 1 gelie
ferte Bitfolge tritt somit aus dem Modulator 2 durch den
Bitfolgenumsetzer 15 moduliert aus. Von der Modulation
wird dabei selbstverständlich nicht nur die Bitfolge
der zu übertragenden Worte, sondern auch die Folge der
Prüfbits erfaßt. Erst diese veränderte Bitfolge wird
durch den Demultiplexer 3 bitweise abwechselnd den bei
den Übertragungskanälen 5, 8 zugeführt.
Die senkenseitige Demodulation erfolgt in
analoger Weise, so daß bei gleichen Laufzeiten der
Datensenke 14 die gleiche Bitfolge mit den in ihr ent
haltenen Prüfbits zugeführt wird, die quellenseitig
von der Datenquelle 1 geliefert worden ist. Die an die
Datensenke 14 gelieferten Daten ergeben sich aus den
dem Multiplexer 12 entnommenen Daten, die in die erste
Stufe des Schieberegisters 22 eingeschoben werden, durch
eine Exklusiv-Oder-Verknüpfung verknüpft mit den zwi
schengespeicherten, zeitlich vorher eingetroffenen, dem
Multiplexer 12 entnommenen Daten, die ebenfalls durch
eine Exklusiv-Oder-Verknüpfung verknüpft sind. Sind die
Generatorpolynome des Modulators und des Demodulators
gleichartig, so werden zuerst die Übertragungsdaten
quellenseitig durch das Generatorpolynom dividiert. Sen
kenseitig werden diese modulierten Daten wieder mit dem
Generatorpolynom multipliziert. Treten keine Laufzeit
unterschiede auf, so sind die von der Datenquelle 1 ge
lieferten Daten mit den von der Datensenke 14 empfan
genen Daten identisch. Das gilt selbstverständlich
auch für die Folge der Prüfbits, die in jedem Wort an
der gleichen Stelle, beispielsweise am Anfang jedes
Wortes angeordnet sind und die mit jedem Wort alternie
rend eine logische "1" oder eine logische "0" sind.
Diese Bitfolge der Prüfbits ist bei ungleichen Lauf
zeiten auf den beiden Übertragungswegen nicht vorhan
den. Die Prüfvorrichtung 17 prüft, ob die Bitfolge der
Prüfbits vorhanden ist oder nicht. Ist sie vorhanden,
so ist auch die Übertragung der Worte korrekt. Ist sie
nicht vorhanden, so zeigt dies die Prüfvorrichtung 17
an bzw. es verändert die Prüfvorrichtung das Laufzeit
glied 11 solange, bis die Bitfolge der Prüfbits vor
handen ist.
Die Modulation der von der Datenquelle 1
bzw. die Demodulation der von dem Multiplexer 12 ge
lieferten Bitfolge muß selbstverständlich nicht durch
Abgriff zweier Speicherplätze der Schieberegister 20, 22
erfolgen. Es können auch die Exklusiv-Oder-Gatter 21, 23
fortgelassen und ein Ausgang der Schieberegister 20, 22
unmittelbar den einen Eingängen der Exklusiv-Oder-Gatter
18, 19 zugeführt werden.
Es können auch mehrere Speicherplätze des
Schieberegisters 20 und in analoger Weise auch das
Schieberegister 22 herangezogen werden, wie dies Fig. 2
zeigt. Bei dem in Fig. 2 dargestellten Ausführungsbeispiel
des Bitfolgenumsetzers 15 sind zwei Ausgänge
des Schieberegisters 20 an die beiden Eingänge eines
Exklusiv-Oder-Gatters 24 geführt, dessen Ausgang an
dem einen Eingang eines Exklusiv-Oder-Gatters 25 liegt,
an dessen zweiten Eingang ein dritter Ausgang des Schie
beregisters 20 angeschlossen ist. Der Ausgang des Ex
klusiv-Oder-Gatters 25 bildet den Ausgang des Bitfol
genumsetzers 15, der an dem einen Eingang des Exklusiv-
Oder-Gatters 18 des Modulators 2 liegt. Die Exklusiv-
Oder-Gatter 24, 25 sind in Kaskade geschaltet. Durch
eine solche Kaskadenschaltung von Exklusiv-Oder-Gattern
können auch mehrere Abgriffe am Schieberegister 20
herangezogen werden. Analoges gilt auch für den sen
kenseitigen Bitfolgenumsetzer 16.
Als Prüfvorrichtung kann an sich jede be
kannte elektronische Anordnung herangezogen werden.
In Fig. 3 ist eine besonders vorteilhafte Schaltung
einer Prüfvorrichtung dargestellt. Bei dieser in Fig. 3
dargestellten Prüfvorrichtung ist ein Schieberegister
26 vorgesehen, dessen Speicherkapazität gleich oder
größer ist als die doppelte übertragene Wortlänge.
Der Dateneingang D ist dabei mit dem Ausgang des De
modulators 13 (Fig. 1) verbunden. Ferner sind halb so
viele invertierende Exklusiv-Oder-Gatter 27 als der
Speicherkapazität des Schieberegisters 26 entspricht,
vorgesehen. Im dargestellten Ausführungsbeispiel sind
sechzehn Speicherplätze und somit acht invertierende
Exklusiv-Oder-Gatter 27 vorgesehen. Die beiden Eingänge
der invertierenden Exklusiv-Oder-Gatter 27 sind je
weils an zwei im Abstand der Wortlänge voneinander di
stanzierte Ausgänge des Schieberegisters 26 jeweils um
einen Speicherplatz verschoben angeschlossen. Das erste
invertierende Exklusiv-Oder-Gatter 27 liegt an den Aus
gängen Q₁ und Q₉ des Schieberegisters 26, das nächste
an den Ausgängen Q₂ und Q₁₀ und so fort. Das letzte Ex
klusiv-Oder-Gatter 27 liegt an den Ausgängen Q₈ und Q₁₆
des Schieberegisters 26.
Die Ausgänge der invertierenden Exklusiv-Oder-
Gatter 27 sind mit den einen Eingängen von UND-Gattern
28 verbunden, deren Zahl gleich der Zahl der invertie
renden Exklusiv-Oder-Gatter 27 ist. Die anderen Eingänge
der UND-Gatter 28 sind an den Ausgang eines Frequenz
teilers 36 angeschlossen, dessen Eingang mit dem Takt
eingang des Schieberegisters 26 verbunden ist. Das Tei
lerverhältnis des Frequenzteilers 36 ist gleich der An
zahl der Speicherplätze des Schieberegisters 26 für ein
Wort, also bei dem dargestellten Ausführungsbeispiel
gleich 1 : 8. Die Ausgänge der UND-Gatter 28 sind mit den
R-Eingängen von in gleicher Anzahl vorhandenen R/S-
Flip-Flops 29 verbunden, deren S-Eingänge gemeinsam mit
einem Ausgang einer Steuereinheit 30 verbunden sind,
durch die die R/S-Flip-Flops 29 liegen an den Ein
gängen eines 8 zu 128 Binärdecoders 31, der durch zwei
4 zu 16 Binärdecoder bei entsprechender Ausbildung der
Ausgangsschaltung realisiert sein kann. Die Ausgänge
S₁ bis S₁₂₈ des Binärdecoders 31 führen an die Eingänge
einer ODER-Schaltung 32, deren Ausgang an einen Ein
gang der Steuereinheit 30 liegt. Der erste Ausgang S₀
des Binärdecoders 31 ist unmittelbar an einen Eingang
der Steuereinheit 30 geführt, deren Ausgang mit dem ver
stellbaren Laufzeitglied 11 (Fig. 1) in Verbindung steht.
Darüber hinaus ist die Steuereinheit 30 an den Takteingang
des Schieberegisters 26 und an den Frequenzteiler 36 an
geschlossen. Bei dem in Fig. 3 dargestellten Ausführungs
beispiel der Prüfvorrichtung ist der Ausgang S₀ des Bi
närdecoders 31 und der Ausgang des ODER-Gatters 32 mit
je einer Alarmeinrichtung verbunden, die als Glühlämp
chen 33, 34 symbolisiert sind.
Soll durch Tastenbetätigung nur von Zeit zu
Zeit eine Überprüfung erfolgen, ob gleiche Laufzeiten in
den beiden Übertragungswegen vorliegen, so erübrigt sich
die Steuereinheit 30. An deren Stelle kann eine Taste 35
treten, wie dies in Fig. 3 strichliert gezeichnet ist.
Die Einregelung der Laufzeitübereinstimmung kann in diesem
Falle durch manuelle Betätigung des Laufzeitglie
des 11 erfolgen. Die Taste 35 kann natürlich auch bei
Vorhandensein einer Steuereinheit 30 vorgesehen werden.
Die Steuereinheit 30 kann beliebiger bekannter Art sein.
Gesteuert durch den am Takteingang des Schieberegisters
26, an den ein Eingang der Steuereinheit 30 angeschlossen
ist, liegenden Takt und das Ausgangssignal des Fre
quenzteilers 36 hat die Steuereinheit 30 die Aufgabe
das Laufzeitglied 11 zu verändern, wenn durch sie über
die beiden mit dem Binärdecoder 31 in Verbindung ste
henden Eingänge das Fehlen des Prüfbits in der am Ein
gang der Datensenke 14 (Fig. 1) auftretenden Bitfolge
festgestellt wird.
In das Schieberegister 26 werden laufend die
am Eingang der Datensenke 14, also am Ausgang des Ex
klusiv-Oder-Gatters 19 des Demodulators 13 auftretenden
Bitfolgen eingeschrieben. Die Länge des Schieberegisters
26 ist gleich zwei Wortlängen, so daß bei vollgeschrie
benem Schieberegister 26 und ordnungsgemäßem Empfang im
Schieberegister 26 zu jedem Zeitpunkt zwei Prüfbits ent
halten sind.
Werden nun durch die Steuereinheit 30 bzw.
durch Betätigen der Taste 35 die R/S-Flip-Flops 29 ge
setzt, so werden über die invertierenden Exklusiv-Oder-
Gatter 27 und die UND-Gatter 28 mit dem Takt, der dem
Teilerverhältnis des Frequenzteilers 36 entspricht, jene
R/S-Flip-Flops 29 rückgesetzt, bei denen im Abstand eines
Wortes Gleichheit der Bits im Schieberegister 26 vorliegt.
Solange kein Prüfbit gefunden ist, liegt am Ausgang S₀
des Binärdecoders 31 eine logische "1", was die Signal
einrichtung 33 beispielsweise durch Aufleuchten anzeigt.
Wird ein Prüfbit gefunden, so liegt am Ausgang des ODER-
Gatters 32 eine logische "1", so daß das Lämpchen 34
aufleuchtet, weil dasjenige R/S-Flip-Flop 29, das mit
zwei Speicherplätzen ungleicher Belegung des Schiebere
gisters 26 in Verbindung steht, nicht rückgesetzt wird.
Dies hat seinen Grund darin, daß der logische
Zustand eines Prüfbits immer eine Folge 1-0-1-0-1 ein
nimmt. Solange mehr als ein R/S-Flip-Flop 29 nicht rück
gesetzt ist, wird durch das Lämpchen 33 angezeigt und
der Steuereinheit 30 gemeldet, daß noch kein Prüfbit ge
funden ist, demzufolge das Laufzeitglied 11 durch die
Steuereinheit 30 verstellt wird bzw. von Hand aus zu
verstellen ist. Ist zu einem bestimmten Zeitpunkt nur
mehr ein einziges R/S-Flip-Flop 29 gesetzt, also das
Prüfbit gefunden, so wird dies über den Binärdecoder 31
und das zugehörige ODER-Gatter 32 erkannt, der Steuer
einheit 30 mitgeteilt und das Lämpchen 34 zum Leuchten
gebracht, worauf von Hand aus oder automatisch durch
die Steuereinheit 30 die Betätigung des Laufzeitgliedes
11 beendet wird.
Ist das Prüfbit fehlerhaft bzw. nicht vorhan
den, so wird dies durch Aufleuchten des Lämpchens 33
angezeigt und der mit dem Laufzeitglied 11 in Verbindung
stehende Ausgang der Steuereinheit 30 aktiviert.
Claims (3)
1. Datenübertragungseinrichtung mit einer Datenquelle, die
über einen quellenseitigen Demultiplexer, zwei getrennte
Übertragungswege und einen Multiplexer mit einer Daten
senke in Verbindung steht, wobei über jeden der beiden
Übertragungswege Daten mit einer Bitrate übertragen wer
den, die die Hälfte der Bitrate der von der Datenquelle
gelieferten und von der Datensenke empfangenen Daten be
trägt, und wobei der Datenfluß in Worte einer bestimmten
gleichbleibenden Bitanzahl unterteilt und in jedem Wort an
der gleichen Stelle ein Prüfbit angeordnet ist, das mit
jedem Wort alternierend eine logische "0" oder eine logi
sche "1" ist, dadurch gekennzeichnet, daß quellenseitig
ein Modulator (2) vorgesehen ist, an dessen einen Eingang
die Datenquelle (1) und an dessen anderen Eingang der Aus
gang eines ersten Bitfolgenumsetzers (15) angeschlossen
ist, dessen Eingang mit dem Ausgang des Modulators (2) und
dem Eingang des Demultiplexers (3) verbunden ist, und daß
senkenseitig ein Demodulator (13) vorgesehen ist, dessen
erster Eingang einerseits mit dem Ausgang des Multiplexers
(12) und anderseits mit dem Eingang eines zweiten Bitfol
genumsetzers (16) verbunden ist, dessen Ausgang mit dem
zweiten Eingang des Demodulators (13) in Verbindung steht,
dessen Ausgang einerseits an die Datensenke (14), ander
seits an den Eingang einer dem Erkennen von Laufzeitunter
schieden zwischen den beiden Übertragungswegen dienenden
Prüfvorrichtung (17) angeschlossen ist, durch die min
destens ein Laufzeitglied (11) gesteuert ist, das in einem
der beiden Übertragungswege angeordnet ist.
2. Datenübertragungseinrichtung nach Anspruch 1, dadurch ge
kennzeichnet, daß als Modulator (2) und als Demodulator
(13) je ein Exklusiv-Oder-Gatter (18, 19) und als Bitfol
genumsetzer (15, 16) je ein Schieberegister (20, 22) vor
gesehen sind, wobei quellenseitig der eine Eingang des den
Modulator (2) bildenden Exklusiv-Oder-Gatters (18) mit der
Datenquelle (1), der Ausgang des den Modulator (2) bilden
den Exklusiv-Oder-Gatters (18) einerseits mit dem Eingang
des Demultiplexers (3), anderseits mit dem Dateneingang
des Schieberegisters (20) und ein Ausgang des Schiebere
gisters (20) unmittelbar bzw. zwei oder mehrere Ausgänge
desselben über ein, bzw. mehrere in Kaskade geschaltete,
Exklusiv-Oder-Gatter (21, 24, 25) mit dem zweiten Eingang
des den Modulator (2) bildenden Exklusiv-Oder-Gatters (18)
in Verbindung stehen, und daß senkenseitig der Ausgang des
Multiplexers (12) einerseits mit dem einen Eingang des den
Demodulator (13) bildenden Exklusiv-Oder-Gatters (19), an
derseits mit dem Dateneingang des senkenseitigen Schiebe
registers und in der selben Weise wie beim quellenseitigen
Schieberegister ein Ausgang des Schieberegisters (22) un
mittelbar bzw. zwei oder mehrere Ausgänge desselben über
ein, bzw. mehrere in Kaskade geschaltete, Exklusiv-Oder-
Gatter (23) mit dem zweiten Eingang des den Demodulator
(13) bildenden Exklusiv-Oder-Gatters (19) und dessen Aus
gang mit der Datensenke (14) in Verbindung stehen.
3. Datenübertragungseinrichtung nach Anspruch 1 oder 2, da
durch gekennzeichnet, daß die Prüfvorrichtung (17) ein
weiteres Schieberegister (26) aufweist, dessen Speicherka
pazität gleich oder größer als die doppelte übertragene
Wortlänge ist und dessen Dateneingang mit dem Ausgang des
Demodulators (13) verbunden ist, wobei halb soviele inver
tierende Exklusiv-Oder-Gatter (27) vorgesehen sind als der
Speicherkapazität des Schieberegisters (26) entspricht,
deren beide Eingänge jeweils an zwei im Abstand der Wort
länge voneinander distanzierte Ausgänge des Schiebere
gisters (26), jeweils um einen Speicherplatz verschoben,
angeschlossen sind, und daß die Ausgänge der invertieren
den Exklusiv-Oder-Gatter (27) mit den einen Eingängen von
den invertierenden Exklusiv-Oder-Gattern (27) zugeordneten
UND-Gattern (28) verbunden sind, deren andere Eingänge ge
meinsam an den Ausgang eines Frequenzteilers (36) ange
schlossen sind, dessen Teilerverhältnis gleich der Anzahl
der Speicherplätze des Schieberegisters (26) für ein Wort
ist, und dessen Eingang mit dem Takteingang des Schiebere
gisters (26) verbunden ist, wobei die Ausgänge der UND-
Gatter (28) mit den einen Eingängen von in gleicher Anzahl
vorhandenen R/S-Flip-Flops (29), deren andere Eingänge zu
ihrem Setzen gemeinsam mit einem Ausgang einer Steuerein
heit (30), die Ausgänge der R/S-Flip-Flops (29) mit den
Eingängen eines Binärdecoders (31), ein Ausgang des Binär
decoders (31) mit einem Eingang der Steuereinheit (30),
die anderen Ausgänge des Binärdecoders (31) mit den Ein
gängen eines ODER-Gatters (32), dessen Ausgang mit einem
zweiten Eingang der Steuereinheit (30) und der Ausgang der
Steuereinheit (30) mit mindestens einem Laufzeitglied (11)
in Verbindung stehen.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
AT517181A AT375512B (de) | 1981-12-01 | 1981-12-01 | Datenuebertragungseinrichtung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3244330A1 DE3244330A1 (de) | 1983-06-09 |
DE3244330C2 true DE3244330C2 (de) | 1990-08-09 |
Family
ID=3572745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19823244330 Granted DE3244330A1 (de) | 1981-12-01 | 1982-11-30 | Datenuebertragungseinrichtung |
Country Status (3)
Country | Link |
---|---|
AT (1) | AT375512B (de) |
CH (1) | CH658352A5 (de) |
DE (1) | DE3244330A1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4339463C1 (de) * | 1993-11-19 | 1995-05-18 | Siemens Ag | Verfahren und Anordnung zur Datenübertragung |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2565051B1 (fr) * | 1984-05-22 | 1990-08-03 | Servel Michel | Systeme de transmission de multiplex de grand debit |
US4615040A (en) * | 1984-06-14 | 1986-09-30 | Coenco Ltd. | High speed data communications system |
SE512153C2 (sv) * | 1997-02-24 | 2000-02-07 | Telia Ab | Anordning för flexibel kanaltilldelning i ett telekommunikationssystem |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB988892A (en) * | 1961-09-06 | 1965-04-14 | Hitachi Ltd | Time division, multiplex pulse code modulation system |
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1981
- 1981-12-01 AT AT517181A patent/AT375512B/de not_active IP Right Cessation
-
1982
- 1982-11-30 CH CH695482A patent/CH658352A5/de not_active IP Right Cessation
- 1982-11-30 DE DE19823244330 patent/DE3244330A1/de active Granted
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4339463C1 (de) * | 1993-11-19 | 1995-05-18 | Siemens Ag | Verfahren und Anordnung zur Datenübertragung |
Also Published As
Publication number | Publication date |
---|---|
ATA517181A (de) | 1983-12-15 |
CH658352A5 (de) | 1986-10-31 |
DE3244330A1 (de) | 1983-06-09 |
AT375512B (de) | 1984-08-10 |
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D2 | Grant after examination | ||
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