DE2523650C3

DE2523650C3 - Schaltungsanordnung zum Durchschalten von PCM-Wörtern bzw. Datenwörtern unterschiedlicher Bitfolgefrequenz über ein Koppelnetzwerk mit Multiplexleitungen erster, zweiter und dritter Ordnung

Info

Publication number: DE2523650C3
Application number: DE2523650A
Authority: DE
Inventors: Alain Meudon-La-Foret Texier
Original assignee: Individual
Current assignee: Individual
Priority date: 1974-05-28
Filing date: 1975-05-28
Publication date: 1979-11-15
Also published as: GB1498223A; US3952162A; FR2273433B1; CH608675A5; SE7505510L; JPS513107A; DE2523650B2; FR2273433A1; IT1038319B; DE2523650A1; NL7506299A

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Durchschalten von PCM-Wörtern bzw. Datenwörtern unterschiedlicher Bitfolgefrequenz über ein Koppelnetzwerk mit Multiplexleitungen erster, zweiter und dritter Ordnung, insbesondere für Vermittlungsanlagen. Als Beispiel kann der zu übertragende Datenfluß aus der zeitlichen Verschachtelung von Daten mit Bitraten von 0,6,2,4 und 9,6 kBit/s resultieren.

Der Plan zur Verschachtelung oder Mulliplexierung synchroner Datenübertragungskanäle in Vermittlungsanlagen ist in der CCITT-Empfehlung X 50 definiert.

Die Verschachtelung erfolgt in aufeinander folgenden Acht-Bit-Gruppen oder Oktetten. In jedem Oktett ist das Bit Nr. 1 für die Verriegelungsenden der Multiplexzeile reserviert, die Bits Nr. 2 bis 7 sind die Informationsbits des Kanals und das Bit Nr. 8 ist ein Zustandsbit Die Addition der beiden Verriegelungsbits und der Zustandsbits erhöht den binären Informationsfluß um ein Drittel. Daher beträgt der binäre Zeichenfluß auf dem Kanal 12,8, 3,2 und 0,8 kBit/s für binäre Zeichenflüsse des Benutzers von 9,6, 2,4 und 0,6 kBit/s.

Ein Kanal mit 64 kBit/s kann durch Verschachtelung von 5 Kanälen mit 12,8 kBit/s gebildet werden oder von 20 Kanälen mit 3,2 kBit/s oder von 80 Kanälen mit 0,8 kBit/s. Die den Kanälen mit diesen Zeichenflüssen angehörenden Oktette treten auf in Gruppen von 5 (Zeile von fünf Oktetten), von 20 (Zeile von zwanzig Oktetten) und von achtzig (Zeile von achtzig Oktetten). Das kleinste gemeinsame Vielfache der Oktettzahlen der verschiedenen Zeilen beträgt 80, unri diese Zahl ist zur Definition der Vielfachzeile ge wähl L

Die 80 Oktette der Vielfachzeile sind durch ihre ersten Bits gekennzeichnet, die eine Vielfachzeilenverriegelungsfolge bilden. Diese Bitfolge ist eine pseudozufällige Folge mit einer Periode von 80. Die Folge wird erzeugt mit Hilfe eines Schieberegisters, bei dem eine gewisse Anzahl von Zwischenstellen und die Ausgangsstelle über ein EXKLUSIVES-ODER-Tor auf die Eingangsstelle zurückgeschleift sind. Wenn das Schieberegister η Stellen besitzt und wenn p,q,... die Ränge der auf den Eingang zurückgeschleiften Zwischenstellen sind, dann hat bekanntlich die vom Schieberegister erzeugte Folge eine Periode, die ein Untervielfaches von 2"~' ist und der man das folgende Polynom einer variablen modulo 2 zuordnen kann:

x° +

binäre Kombination betrachte/ werden, die einen dezimalen Wert besitzt und folglich kann die Folge der Wörter betrachtet werden als eine Folge dezimaler Werte. Ist X eine dezimale Kombination in der Folge, dann sind a priori folgende Folgekombinationen möglich:

Wenn dieses Polynom primitiv ist, sind die aufeinander folgenden Inhalte des Schieberegisters voneinander verschiedene n-Bit-Wörter und die Periode beträgt 2"—1. Wenn man nun die 2"—1 Bit der Folge aneinanderreiht und wenn man mit Hilfe eines Fensters η aufeinander folgende Bits dieser Aneinanderreihung isoliert, dann erhält man durch schrittweise Verschiebung des Fensters 2"— 1 verschiedene η-Bit-Wörter.

Bei der Folge dieser Wörter kann jedes Wort als eine 2Λ-+0
2X+\

(modulo 2"-1)

Die Folgekombination wird 2Λ> ^Abgeschrieben.

In der Folge der dezimaien Weile kann bekanntlich der Abstand zwischen den Rängen eines gegebenen dezimalen Wertes und dem dezimalen Wert 2X-f(X)a\\t Werte zwischen 1 und 2"-l annehmen, wenn der gegebene dezimale Wert X sich verändert. Hieraus ergibt sich, daß die Länge der Folge abgekürzt werden kann, wie im folgenden ausgeführt wird.

Da die Vielfachzeile eine Länge von 80 Bit aufweist, ist von einem siebenstelligen Schieberegister auszugehen, das eine natürliche Folge von 2⁷-1 = 127 Bit liefert. Das zugehörige Polynom muß primitiv sein, und es läßt sich unter den primitiven Polynomen siebten Grades z. B. das folgende auswählen:

Ferner wird ein Bit F wie folgt definiert:
F(x)=xo= x* +xi

Hierbei sind Xo, X4 und xi die Bits in der ersten, vierten und siebten Stelle des Schieberegisters. Es werden also die vierte Stelle und die siebte Stelle über das EXKLUSIVES-ODER-Tor auf die Eingangsstelle zurückgeschleift.

Das Abkürzen der Folge von 127 auf 80 geschieht durch einen Eingriff, der darin besteht, das zurückgeschleifte Bit umzukehren, wenn das Schieberegister eine bestimmte dezimale Kombination enthält. Wenn X diese dezimale Kombination ist, dann wird die nächstfolgende Kombination, die natürlicherweise 2X+ F(x) wäre, durch den Eingriff auf den Wert 2 A"+ F(x) gebracht.

Die folgende Tabelle 1 zeigt die natürliche Folge der 127 Bit sowie die durch den Eingriff auf 80 Bit abgekürzte Folge. In dieser Tabelle steht unter jedem Bit der dezimale Wert des Sieben-Bit-Wortes, dessen Bit mit dem untersten Stellengewicht dieser Bit ist.

Tabelle

1	1	1	1	1	1	1	0	0	0	0	1	1	1	0	1	1	1	1	0
113	99	71	15	31	63	127	126	124	120	112	97	67	7	14	29	59	119	111	94
1	2	3	4	5	6	7	8	9	10	11	12	13	14	15	16	17	18	19	20
0	1	0	1	I	0	0	1	0	0	1	0	0	0	0	0	0	1	0	0
60	121	114	101	75	22	44	89	50	100	73	18	36	72	16	32	64	1	2	4
21	22	23	24	25	26	27	28	29	30	31	32	33	34	35	36	37	38	39	40
0	1	0	0	1	1	0	0	0	1	0	1	1	1	0	1	0	1	1	0
8	17	34	68	9	19	38	76	24	49	98	69	11	23	46	93	58	117	107	86
41	42	43	44	45	46	47	48	49	50	51	52	53	54	55	56	57	58	59	60
1	I	0	0	0	0	0	1	1	0	0	1	1	0	1	0	1	0	0	1
45	91	54	108	88	48	96	65	3	6	12	25	51	102	77	26	53	106	84	41
61	62	63	64	65	66	67	68	69	70	71	72	73	74	75	76	77	78	79	80
1	I	0	0	I	I	I	I	0	1	i	0	1	0	0	0	0	1	0	1
83	39	78	28	57	115	103	79	30	61	123	118	109	90	52	104	80	33	66	5
81	82	83	84	85	86	87	88	89	90	91	92	93	94	95	96	97	98	99	100
0	I	0	1	I	I	I	I	0	1	0	0	1	0	1	0	0	0	1	1

Fortsetzung

10 21 42 85 ΙΟΙ 102 103 104 Olli 70 13 27 55 121 122 123 124 125 126 127!

Tabelle 2

43 87 47 95 62 125

105 106 107 108 109 110

0 0 0 ! 1 1 1

110 92 56 ! 113 ₉₉ 71

122	116	105	82	37	74	20	40	81	35
111	112	113	114	115	Ud	117	118	119	12
1	1	I	1
15	31	63	127

Beginn des zweiten Zyklus

Π3	56	10	88	44	η \j	90
99	49	49	48	24	0	111
71	35	118	96	48	0	72
15	7	11	65	32	1	96
31	15	84	3	1	1	97
63	31	103	6	3	0	71
127	63	1	12	6	0	51
126	63 (	) 126	25	12	1	104
124	62 (	) 101	51	25	1	83
120	60 (	) 12	102	51	0	13
112	56 (	) 117	77	38	1 ~	100
97	48	55	26	13	0	47
67	33	I 86	53	26	1	18
7	3	56	106	53	0	108
14	7 (	) 116	84	42	0	25
29	14	68	41	20	1	38
59	29	40	83	41	1	33
119	59	74	39	19	1	92
111	55	106	78	39	0	5
94	47 C	) 88	28	14	0	59
60	30 C	) 69	57	28	1	42
121	60 1	115	115	57	1	64
114	57 (	) 63	103	51	1	114
101	50 1	6	79	39	1	122
75	37 1	91	30	15	0	43
22	11 C	) 28	61	30	1	58
44	22 (	) 34	123	61	1	20
89	44 1	37	118	59	0	53
50	25 C	) 44	109	54	1	98
100	50 C	) 121	90	45	O	y5
73	36 1	3	52	26	0	109
18	9 C	) 14	104	52	0	17
36	18 C	) 82	80	40	0	22
72	36 C	) 124	33	16	1	65
16	8 (	) 7	66	33	0	41
32	16 C	) 62	5	2	1	67
64	32 C	) 31	10	5	0	79
1	0 1	-	21	10	1	15
2	1 (	) 30	42	21	0	2
4	2 C	) 60	85	42	1	102
8	4 (	) 4	43	21	1	125
17	8 1	120	87	43	1	81

Fortsetzung

17

34

19

38

12

24

49

34

11

23

46

29

58

53

43

22

45

27

54

0 0 1 1

0 0 0 1

0 1 1 1

0 1

0 1 1 0

77

123

113

35

27

23

16

78

119

48

99

52

70

87

54

19

46

93

32

61

29

kurzgeschlossener Teil der Folge.

Tabelle 2 zeigt die Abstände oder »Distanzen« in der js Folge zwischen zwei Dezimalzahlen der pseudozufälligen Folge, deren Quotient durch 2 der gleiche ist, d. h. die Tabelle liefert den Abstand zwischen den Zahlen, welche Paare zweier aufeinanderfolgender Zahlen bilden, von denen die erste gerade und die zweite ungerade ist.

Genauer, wenn im dezimalen Kode a die Dezimalzahl bezeichnet, die gleich der binären Sieben-Bit-Kombination ist, ferner bd\e Dezimalzahl, die gleich der aus den sechs Bit hohen Stellengewichtes gebildeten Binärzahl ist und edas Bit kleinsten Stellengewichtes, dann gilt:

a=2b+c

Die Spalte c in Tabelle 2 reproduziert die pseudozufällige Folge der 127 Bit in Tabelle 1. Die Spalte c/gibt den Abstand an, der eine Sechs-Bit-Kombination von der gleichen Sechs-Bit-Kombination trennt, u. n. ucn /-vuSiHiiu, ucr zwei tvOrTiuinationGn trennt, welche den gleichen Wert b besitzen.

Wenn z.B. a =113, ft = 56, C= 1 ist, dann wird der Abstand d= 10 gezählt zwischen 113 und 112; wenn a—112, 6=56, c=0 ist, dann wird der Abstand rf= 117 gezählt zwischen 112 und 113.

Zusammengefaßt liefert die Tabelle 2 2"-2 Werte von d, die paarweise komplementär zu 127 sind. Man erkennt in Tabelle 2, daß die 126 Distanzen d verschieden sind.

Selbstverständlich hätte man die gleiche Eigentümlichkeit, wenn man die Abstände nicht zwischen den Paaren (2, 3), (4, 5), (126, 127), sondern zwischen den Paaren (1,2), (3,4),... (125,126) gezählt hätte.

Das Auffinden eines numerischen Kanals erster Ordnung in einem Kanal zweiter Ordnung oder eines 47

95

62

125

122

116

105

82

37

74

20

40

81

35

70

13

27

55

110

92

56

23

47

31

62

61

58

52

41

18

37

10

20

40

17

35

13

27

55

46

28

0 1

0 0

0 0 0 1 1 0 1 1 1 0 0 0

75

39

24

26

107

73

110

94

45

36

112

89

105

50

76

80 *

66

21

57

85

numerischen Kanals einer bestimmten Ordnung in einem Kanal der nächsthöheren Ordnung in PCM-Vermittlungsanlagen ist an sich bekannt. Der numerische Kanal erster Ordnung hat normalerweise eine Bitrate von 64 kBit/s und ist einem Teilnehmer zugeordnet (ein Verschachtelungsoktett in 125 \is). So wird ein Kanal erster Ordnung in einem Multiplex zweiter Ordnung (2,048 MBit/s) im allgemeinen dadurch aufgefunden, daß 32 numerische Kanäle erster Ordnung in einer Zeile oder einem Rahmen abgezählt werden, der durch ein Verriegelungssignal angezeigt wird. D. h. zum Auffinden beispielsweise des achten Kanals werden die Oktetts einfach bis acht gezählt, ausgehend vom Rahmenverriegelungssignal. Folglich ist es nicht erforderlich, eine pseudo-zufällige Folge zu benutzen oder allgemeiner eine vorbestimmte Bitfolge.

Wenn aber zwei Multiplexverschachtelungen durchgeführt werden, d. h. wenn eine Multiplexverschachteluiig der numerischen Kanäle erster Ordnung einer Gruppe in einen Kanal zweiter Ordnung und eine Multiplexverschachtelung numerischer Kanäle zweiter Ordnung mit gleicher Bitrate in einen Kanal dritter Ordnung stattfindet, wobei jede Gruppe von Kanälen erster Ordnung eine gleiche Bitrate besitzt, die aber von den Bitraten der Kanäle anderer Gruppen unterschiedlich sein kann, und wobei jeder numerische Kanal erster Ordnung einem rufenden Teilnehmer zugeordnet ist, dann ist es für eine Verbindung zwischen dem Kanal des rufenden Teilnehmers und dem Kanal des gerufenen Teilnehmers notwendig, im Multiplex dritter Ordnung nicht nur den ersten Teil der Adresse für die Anordnung eines Kanals zweiter Ordnung in dem Kanal dritter Ordnung zu kennen, sondern ebenso die Stellung oder den zweiten Adreßteil eines Kanals erster Ordnung

(rufender Teilnehmer) im Kanal zweiter Ordnung. (Das umgekehrte ist ebenso erforderlich für die Multiplex-Zcrlegung in Richtung zum Kanal des gerufenen Teilnehmers.)

Der Erfindung liegt also das Problem zugrunde, den zweiten Adreßteil zu ermitteln, um die Verbindung herzustellen, wobei als bekannt vorausgesetzt wird, wie der erste Adreßteil bestimmt wird und daß jedes Oktett eines Kanals erster Ordnung ein Verriegelungsbit entsprechend der CCITT-Empfehlung X 50 besitzt. Diese Empfehlung ist hierbei die einzige gegenwärtige Ausführung zum Stand der Technik.

Es wäre vorstellbar, daß die Verriegelungsbits eines Oktetts, das einem numerischen Kanal erster Ordnung in einer Vielfachzeile oder einem Überrahmen von 80 Oktetts zugeordnet ist, z. B. wie folgt verteilt sind:

40 Oktetts

00 000

40 Oktetts

80 Oktetts

Möglich wäre auch eine periodische Folge der Ziffern 1 und 0 in den 80 Oktetts. In diesem Fall würde offensichtlich jeder Kanal erster Ordnung im Multiplex dritter Ordnung durch die Zählung der Ziffern 1 oder 0 oder von vorbestimmten Perioden aufgefunden. Eine derartige Anordnung hat aber den Nachteil, daß nicht jeder Kanal durch eine einzige Adresse auffindbar ist und daß diese Adresse im Gegenteil die gleiche für mehrere numerische Kanäle erster Ordnung sein kann, die einem numerischen Kanal zweiter Ordnung zugeordnet sind. So werden in diesem Falle Fehler infolge von Synchronismusverlust sehr häufig sein.

Die Erfindung stellt sich folglich die Aufgabe, bei einer Schaltungsanordnung der eingangs genannten Art im Multiplex dritter Ordnung jeden numerischen Kanal erster Ordnung wiederzufinden und dies in umkehrbar eindeutiger Weise, d. h. daß jedem numerischen Kanal erster Ordnung, der in einem numerischen Kanal zweiter Ordnung verschachtelt ist, eine einzige Adresse zugeordnet ist, deren erster Teil die einzige Adresse des Kanals zweiter Ordnung im Kanal dritter Ordnung ist und deren zweiter Teil die einzige Adresse des Kanals erster Ordnung im Kanal zweiter Ordnung ist.

Die Erfindung löst diese Aufgabe dadurch, daß an die Stellen der Verriegelungsbits der Oktetts der numerischen Kanäle erster Ordnung jedes numerischen Kanals zweiter Ordnung Bits eingefügt werden, die von einer pseudo-zufälligen Folge ausgehen, die im Überrahmen des Kanals dritter Ordnung abgekürzt ist.

Die Mittel zur Verwirklichung dieses Lösungsweges sind im kennzeichnenden Teil des neuen Anspruches 1 angegeben, wobei ausgegangen wird von einer Schal tungsanordnung mit drei numerischen Stufen und mit unterschiedlichen Bitraten der numerischen Kanäle erster Ordnung und von dem Aufbau eines Generators zur Erzeugung der pseudo-zufälligen Folge.

Vorzugsweise sind die Wörter vorgegebener Bitzahl Oktette, und die Bits vorgegebenen Ranges, die eine pseudo-zufällige Folge bilden, sind die ersten Bits der Oktette, und die ersten unterschiedlichen, aber ineinander aufgehenden Zeichenflüsse, die im ersten Zeitmultiplexschritt gewandelt werden, weisen die Werte 12,8,3,2 und 0,8 kBits auf.

Vorteilhafte Ausgestaltungen der Schaltungsanordnung nach der Erfindung sind Gegenstände der Ansprüche 2 und 3.

Im folgenden wird die Erfindung in einem Ausführungsbeispiel und anhand der Zeichnung näher beschrieben. In der Zeichnung zeigen

Fig. la, b und c in schematischer Darstellung die

■> Verschachtelung der Oktette in Gruppen zu 5,20 und 80, Fi g. 2a, b und c in Form eines Blockschaltbildes die

numerische Zeitmultiplex-Übertragungsanlage sowie die Eingangsmultiplexer und die Ausgangsdemultiplexer,

κι Fig. 3 den Generator der Vielfachzeilenverriegelungsfolge und

F i g. 4 den Kreis für die Verriegelung und Wiederauffindung der Vielfachzeile.
In Fig. la, b und c sind aufeinanderfolgende Oktette

ι > dargestellt, die sich ergeben aus der Verschachtelung von fünf Kanälen 0 bis 4 in Fig. la, von zwanzig Kanälen 0 bis 19 in Fig. Ib und von achtzig Kanälen 0 bis 79 in Fig. Ic. Die Kanalzahl ist in das jeweilige Oktett eingetragen. Die Bits F₀ bis F?<, der pseudozufälligen Folge sind die ersten Bits der Oktette. Es sind sechzehn Zeilen in der Vielfachzeile im Falle der Fig. la vorgesehen, vier Zeilen in der Vielfachzeile im Falle der Fig. Ib und im Falle der Fig. Ic entspricht die Zeile der Vielfachzeile.

2) Bei der Schaltungsanordnung in Fig. 2 werden die eingehenden Zeitmultiplexkanäle Io bis I255 mit dem Zeichenfluß von 64 kBit/s in acht parallele Multiplexverbindungen 2o bis 2₇ verschachtelt, die jeweils einen Zeichenfluß von 2,048 MBit/s besitzen. An diesen

jo Verbindungen weisen die den eingehenden Multiplex-Kanälen zugeordneten Zeitintervalle einer Dauer von 125/256 = 0,5 μβ auf. Die acht Multiplexverbindungen 2o bis 2₇ übertragen die Oktette parallel.

Die eingehenden Kanäle Io bis I255 sind z. B. Kanäle

j-> des Typs »J3«, die jeweils drei Pfade aufweisen, von denen der erste die Daten mit 64 kBit/s überträgt, der zweite ein 64 kHz-Bit-Takt-Signal und der dritte ein 8 kHz-Oktett-Takt-Signal überträgt.

Bei der Anordnung in Fig. 2 ist vorausgesetzt, daß der Kanal Io aus der Verschachtelung von 5 elementaren Kanälen 3o bis 34 mit jeweils 12,8 kBit/s resultiert, daß der Kanal Ii aus der Verschachtelung von 20 elementaren Kanälen 4o bis 4|₉ mit jeweils 3,2 kBit/s resultiert und daß der Kanal I2 aus der Verschachtelung

4-j von 80 elementaren Kanälen 5o bis 579 mit jeweils 0,8 kBit/s resultiert. Die Verschachtelung erfolgt in den Multiplexern 13,14 und 15. Die Verschachtelung der 256 Kanäle mit 64 kBit/s erfolgt in einem Multiplexer 11. Die Multiplexer 11, 13, 14, 15 besitzen in bekannter

in Weise jeweils einen Taktgeber 110, 130, 140 bzw. 150. Diese Taktgeber erzeugen Taktimpulse mit der Frequenz der eingehenden Daten sowie Taktimpulse mit der Frequenz der ausgehenden Daten. Ferner besitzen die Multiplexer jeweils einen Pufferspeicher 111,131,141 bzw. 151.

Die Oktette werden in die Pufferspeicher 131, 141 oder 151 mit einer Taktimpulsgeschwindigkeit entsprechend der Frequenz der eingehenden Daten eingeschrieben. Bei diesem Einschreiben wird der erste Bit,

en bei dem es sich um den Zeilenverriegeiungsbit handelt, eliminiert. Er wird ersetzt durch ein Bit F der Vielfachzeilenverriegelungsfolge, das durch den Vielfachzeilenverriegelungsfolgengenerator 2'i, 24 bzw 25 erzeugt wird.

b5 Ein Generator der Vielfachzeilenverriegelungsfolge ist in Fig.3 dargestellt. Dieser im Ganzen mit 300 bezeichnete Generator besitzt ein Schieberegister 30 mit sieben Stellen 3Oi bis 3Ο7 sowie einen Wiedereinfü-

gungskreis, der aus einem EXKLUSIVES-ODER-Tor 31 besteht, das bei jedem Fortschaltzyklus des Registers die Bits A₄ und *> empfängt, die sich in der vierten Stelle 3O₄ und der siebten Stelle 3O₇ des Registers befinden, und das das Bit αό in die erste Stelle wiedereinfügt. Die ·-> Wiedereinfügungsfunklion lautet also:

AO = A4 ® A₇

Das mit dem Register verbundene primitive Polynom lautet in

I + A⁴ + A⁷.

Die Folge ist nichts anderes als der Quotient aus einem vollständig aus Einem gebildeten Polynom, geteilt durch das letztgenannte Polynom. ι -,

Die Stellen 30, bis 3O₇ des Schieberegisters 30 sind einerseits mit einem Dekodierer für Null 32 und andererseits mit einem Dekodierer für die Kombination des Abkürzungssprunges 33 verbunden. Eingangs wurde gezeigt, daß die Kombination für das Abkürzungs- >o Sprungkommando im gewählten Beispiel wie folgt lautet:

10 0 1 1 0 I = 77

Die Wiedereinfügungsschleife läuft über ein r> UND-Tor 34, das vom Dekodierer 33 eine Eins empfängt, wenn dieser die Kombination 77 dekodiert, und aus einem ODER-Tor 35, das vom Dekodierer 32 eine Eins empfängt, wenn dieser die Kombination Null dekodiert. Die Bits der Vielfachzeilenverriegelungsfolge w erscheinen an der Klemme 301 und das Steuerbit für den Abkürzungssprung der Vielfachzeile erscheint an der Klemme 302.

Zusätzlich ist in F i g. 3 der Taktgeber 130 und der Pufferspeicher 131 des Multiplexers 13 eingezeichnet r> sowie ein Serien-Parallel-Umwandler 132. Die über die Vielfachkanäle 3o bis 3₄ eingehenden Oktette werden unter der Steuerung des Taktgebers 130 in die Schieberegister 132₀ bis 132₄ des Serien-Parallel-Wandlers eingeschrieben. Die sieben letzten Bits jedes mi Oktettes werden unter der Steuerung des Taktgebers 130 von den Schieberegistern 132o bis 132₄ in die jeweils letzten Stellen der Schieberegister 13I_n bis 13I₄ übertragen. Gleichzeitig werden unter der Steuerung des Taktgebers 130 die Bits F, die vom Vielfachzeilen- r, verriegelungsfolgengenerator erzeugt werden, in die ersten Stellen der Schieberegister 131o bis 13I₄ verteilt. Schließlich öffnet der Taktgeber nacheinander die UND-Tore 134o bis 134₄, deren Ausgänge parallel mit dem Mulliplexkreis Io verbunden sind. >o

Der Multiplexer 11 besitzt, wie üblich, einen Taktgeber 110, einen Serien-Parallel-Wandler 112 und einen Pufferspeicher 111. Der Taktgeber 110 definiert Zeitintervalle für die Eingangsbits mit einer Zeitdauer von annähernd 16μ5 und Zeitintervalle für die ü Ausgangsbits mit einer Zeitdauer von 0,5 μ5. Am Eingang sind die Bits in Serie angeordnet und ein Oktctt nimmt ein Zeitintervall von 125 μ5 ein. Am Ausgang sind die Oktetts parallel angeordnet und besetzen ein Zeitintervall von 0,5 μ5. wi

Der Multiplexer 11 ist einem Adressenrechner für Oktettadressen zugeordnet, der als Ganzes mit 40 bezeichnet ist und der mit derjenigen 2,048 MBit/s-Multiplex-Verbindung verbunden ist, welche die ersten Bits der Oktette überträgt (jeweils angenommen, daß dies to die Multiplex-Verbindung 2o ist). Außerdem ist der Rechner 40 mit dem Taktgeber 110 verbunden. Die Oktette und ihre ersten Bits bilden 256 ineinander verschachtelte Folgen. Jedes Oktett hat auf diese Weise eine zweiteilige Adresse. Der erste Teil der Adresse liegt zwischen 0 und 255. Dieser Adressenteil betrifft den Rang des Oktetts in der Zeile von 256 Zeitintervallen von 0,5 μβ Dauer, weiche das parallele 2,048 MBit/s-Multiplex-Signal bildet. Der erste Teil der Adresse besitzt also sieben Bits. Der zweite Teil der Adresse betrifft den Rang des Oktetts in der Vielfachzeile von 80 Oktetts. Nun hat dieser zweite Adressenteil eine unterschiedliche Anzahl von Bits je nachdem, ob der 64 kBit/s-Kanal gebildet wurde aus der Verschachtelung von 5, 20 oder 80 Oktetts. Im ersten Fall sind nur fünf Kanäle in der Vielfachzeile vorhanden und jeder Kanal tritt dort mit sechzehn aufeinanderfolgenden Oktetten auf. Der zweite Teil der Adresse liegt folglich zwischen 0 und 4 und besitzt drei Bits. Im zweiten Fall sind 20 Kanäle in der Vielfachzeile vorhanden und jeder Kanal tritt dort mit vier aufeinanderfolgenden Oktetten auf. Der zweite Teil der Adresse liegt also zwischen 0 und 19 und besitzt fünf Bits. Im dritten Fall sind 80 unterschiedliche Kanäle in der Vielfachzeile vorhanden und jeder Kanal tritt nur mit einem Oktett auf. Der zweite Teil der Adresse liegt folglich zwischen 0 und 79 und besitzt sieben Bits.

Der Oktettadressenrechner 40 ist in Fig.4 dargestellt. Er dient auch als Kreis für die Verriegelung und Widerauffindung der Vielfachzeilen.

Die auf der Multiplex-Verbindung 2₀ auftretende Bitfolge F' wird auf die Eingangsklemme 415 aufgebracht. Wenn die Synchronisation korrekt ist, dann ist diese Folge F' identisch mit der Folge F der Vielfachzeilenverriegelung. Die Bits der Folge Fwerden über das EXKLUSIVES-ODER-Tor 406, ein UND-Tor 404 und ein ODER-Tor 405 auf ein Schieberegister 400 aufgebracht. Das Schieberegister 400 ist identisch mit dem Schieberegister 30. Wie dieses besitzt es sieben Stellen 400, bis 40O₇, die mit einem Null-Dekodierer 402 verbunden sind sowie mit einem Dekodierer 403 für die Kombination des Abkürzungssprunges. Die Stellen 40O₄ und 40O₇ sind mit dem EXKLUSIVES-ODER-Tor 401 verbunden. Der Ausgang dieses Tores ist aber nicht direkt mit dem Eingang des UND-Tores 404 verbunden (wie der Ausgang des EXKLUSIVES-ODER-Tores 31 direkt mit dem Eingang des UND-Tores 34 verbunden ist), sondern er ist mit einem Eingang eines EXKLUSIVES-ODER-Tor 407 verbunden. Im übrigen sind die Ausgänge der Dekodierer für die Kombinationen 0 bis 77 mit den Toren 405 und 404 in der gleichen Weise verbunden wie bei dem Kreis in Fig.3. Der einzige Unterschied zwischen dem Verriegelungsfolgengenerator in F i g. 3 und dem Oktettadressenrechner in F i g. 4 besteht darin, daß die Wiedereinfügungsschleife beim Oktettadressenrechner zusätzlich die EXKLUSiVES-ODER-Tore 406 und 407 besitzt.

Das EXKLUSIVES-ODER-Tor 407 empfängt die Folgen F' der Klemme 415 und F des EXKLUSIVES-Oder-Tor 401 und erzeugt die Folge F® F', die das von 407 ausgehende Fehlersignal E bildet. Dieses Fehlersignal E wird auf einen Fehlerzählkreis 408 aufgebracht und andererseits auf ein UND-Tor 409, das eventuell vom Zähler 408 ein Signal für Synchronismusverlust erhält. Dieses Signal für Synchronismusverlust entspricht einer vorgegebenen Zahl von Fehlersignalen. Der Ausgang des UND-Tores 409 ist mit dem zweiten Eingang des EXKLUSIVES-ODER-Tor 406 verbunden.

Im Normalbetrieb, d. h. im Synchronismus, wird das vom Zähler 408 kommende und auf das UND-Tor 409 aufgebrachte Signal eine Eins sein. Das Ausgangssignal

von 409 ist das Fehlersignal:

E= F® Γ'

Das AusgangssignaI des EXKLUSIVES-ODER-Tor 406 lautet: r.

Das Schieberegister 400 ist also genauso wie das Schieberegister 30 des Verriegelungsfolgengenerators in F i g. 3 auf sich selbst zurückgeschleift. Wenn ein Bit F' falsch ist, dann korrigiert sich das System spontan, denn es wird F und nicht F' zurückgeführt. Wenn ein Synchronismusverlust eintritt, dann liefert der Zähler 408 eine Null und das Ausgangssignal des EXKLUSIVES-ODER-Tor 406 ist das Signal F'. Das Register 400 nimmt Bits F'auf, bis die Folge Fwieder gefunden wird.

Der Taktgeber 110 überträgt zu einem Oktettadressenregister 410 die sieben Bits, die den Rang des Zeitintervalles des 2,048 MBit/s-Multiplex-Signals darstellen. Diese sieben Bits werden in die Stellen 41Oi bis 4IO7 dieses Adressenregisters eingereiht.

Das Schieberegister 400 speichert nacheinander die sieben Bitwörter, die von den Bits der Vielfachzeilenverriegelungsfolge abgeleitet sind, die dieses Schieberegister empfängt. Aber die nacheinander gespeicherten Wörter gehören nicht zur gleichen Vielfachzeilenverriegelungsfolge, sondern betreffen 256 ineinander verschachtelte Vielfachzeilenverriegelungsfolgen. Das Schieberegister 400 muß also mit unterteilter Zeit arbeiten. Hierzu ist das Schieberegister einem Pufferspeicher 412 zugeordnet, der 256 Sieben-Bit-Wörter speichern kann. Das Schieberegister 400 ordnet bei jedem Zyklus in den Speicher 412 das Sieben-Bit-Wart ein, das auf denjenigen der 256 verschachtelten Kanäle bezogen ist, der gerade empfangen worden ist, und es zieht aus dem Speicher 412 das Sieben-Bit-Wort aus, das sich auf den folgenden, dort eingeordneten Kanal bezieht. Im übrigen sind die Stellen 400| bis 4OO7 über einen Kodewandler 413 und einen selektiven Sperrkreis 414 mit den Stellen 41O₈ bis 41O₁₄ des Oktettadressenregisters 410 verbunden. Der Kodewandler 413 hat die Aufgabe, die Sieben-Bit-Kombinationen der Vielfachzeilenverriegelungsfolge, die nicht aufeinanderfolgend sind, in reine Binärkombinationen umzuwandeln, die ihrerseits aufeinanderfolgend sind. Der Kodewandler 413 kann ein Totspeicher sein, der reine Binärzahlen von 0 bis 79 enthält und der vom Schieberegister 400 adressiert wird.

Es wurde gezeigt, daß je nach der Art der Verschachtelung, welche die auf den 2,048 MBit/s-MuI-tiplex-Verbindungen übertragenen Oktette erfahren haben, der zweite Teil der Oktettadresse aus 3, 5 oder 7 Bits besteht. Da der auf die Oktette angewandte Verschachtelungsplan bekannt ist, ist die 5er, 20er oder 80er-Zeile in der Vielfachzeile von 80 Oktetten bekannt in Abhängigkeit von der Kanalzahl auf den 2,048 MBit/ s-Multiplex-Verbindungen. Der Taktgeber 110 des Multiplexers 11 steuert den selektiven Sperrkreis 414 und läßt je nach der Nummer des Multiplexkanals entweder 3 oder 5 oder die maximale Adressenkapazilät von 7 Bit durch.

Aus dem soeben beschriebenen Aufbau des Oktettadressenrechners 40 ergibt sich, daß das Oktettadressenregister 410 in jedem Moment die Adresse des von den Multiplex-Verbindungen 2o bis 2? übertragenen Oktetts mit 3, 5 oder 7 Bits entsprechend dem Verschachtelungsschema liefert.

Der Oktettadressenrechner 40 adressiert einen Markierspeicher 50 im Lesen. Dieser Speicher enthält Markierwörter, die einerseits zumindest einen Zustandsbit BE enthalten, der angibt, ob der Datenkanal auf dem ein Oktett empfangen wird, ein Kanal ist, der sich in der Datenübertragungsphase befindet, oder ein Kanal, der sich in der Signalübertragungsphase befindet Andererseits enthalten die Markierwörter die Teilnehmeradresse, wenn die Datenübertragungsphase vorliegt, und Rufzeichenbits, wenn die Signalübertragungsphase vorliegt.

Das lnformationsoktett OcI, die Adresse AOc diese: Oktetts und das Markierwort MMa werden sodann über die Leitung 51 in Richtung auf die Steuereinheit 52 geschickt. Liegt die Datenübertragungsphase vor, dann wird das Informaiionsoktett OcI in den Pufferspeichel 53 eingeschrieben und zwar mit der im Markierspeichel 50 gelesenen Adresse. Hierzu öffnet das Zustandsbit Bl des im Speicher 50 gelesenen Markierwortes die Tore 54, welche die Multiplex-Verbindung 2o bis 2j verbinden die das lnformationsoktett OcIzu den Informationsein

2(i gangen des Pufferspeichers 53 übertragen. Ferner öffnei das Bit ß£"die Tore 55, weiche den Markierspeicher 50 mit den Adressiereingängen dieses Pufferspeichers verbinden.

Befindet sich die Anlage in der Signalübertragungs-

2ϊ phase, dann wird ein Signalisieroktett OS, das von der Steuereinheit 5Γ geliefert wird, in den Pufferspeicher eingeschrieben, und zwar mit der Adresse -4Oc des ankommenden Oktetts. Auf diese Art wird die Signalisierung zum rufenden Teilnehmer übertragen

jo Hierzu öffnet das Zustandsbit BE des Markierworte! mit Hilfe des Vorzeichenui'ikehrers 59 die Tore 56 welche die Steuereinheit mi>' den Informationseingän gen des Pufferspeichers 53, sowie die Tore 57, die der Oktettadressenrechner 40 mit den Adressiereingänger

r, dieses Pufferspeichers verbinden. Um einen Datenkana von der Signalübertragungsphase in die Datenübertra gungsphase übergehen zu lassen und umgekehrt, kanr die gerade auftretende Etappe während der Signalüber tragungsphase markiert werden, diese Etappe wire durch Rufzeichenbits des Markierwortes angezeigt. Di« Steuereinheit 52 schickt zum Markierspeicher 50 eir neues Markierwort, das von der Adresse begleitet wird mit der es in diesen Speicher eingeschrieben werder soll. Gleichzeitig schickt die Steuereinheit 52 zun

4> Markierspeicher einen Schreibbefehl für ein neue! Markierwort mit dieser Adresse. So schreitet die Behandlung einer Verbindung oder einer Trennung zwischen Teilnehmern über die aufeinanderfolgender Markierwörter hindurch fort.

ίο Das Lesen des Pufferspeichers 53 wird durch der Taktgeber 110 gesteuert. In gleicher Weise, wie bei den Viclfachzeilenverriegelungsfolgengenerator in Fig.; beschrieben, werden die ersten Bits der in der Pufferspeicher 53 eingeschriebenen Oklette bein

r, Einschreiben eliminiert und werden beim Lesen durcl Bits F einer Viclfachzeilenverriegelungsfolge ersetzt welche von dem Generator 58 erzeugt wird. Selbstver ständlich müssen die Oktette eines gleichen 2,048 MBit s-Multiplcx-Kanals die Bits der Vielfachzeilenvernegc

ho lungsfolge übertragen. Da aber am Ausgang aiii 2,048 MBit/s-Multiplex-Kanäle in Phasenlage verriegcl sind, ist es nicht notwendig, die Vielfachzeilenverriege lungsfolgcnbits in unterteilter Zeit an den Okteltei anzubringen. Man kann den ersten Bit der Folge an dei

hi 256 ausgehenden Multiplex-Kanälen der ersten Zeil« anbringen, sodann den zweiten Bit der Folge an den 251 ausgehenden Multiplex-Kanälen der zweiten Zeile um so weiter bis zum 80. Bit der Folge. Die 25(

Vielfachzeilenverriegelungsfolgen der Oktette der 256 Multiplexkanalzeilen sind also bei den eingehenden Multiplex-Kanälen außer Phase, dagegen bei den ausgehenden Multiplex-Kanälen in Phase.

Die mit ihren Vielfachzeilenverriegelungsfolgenbits versehenen und parallel auf Uen 2,048 MBit/s-Multiplex-Verbindungen 102« bis 102? auftretenden Oktette werden auf einen Demultiplexer 11' aufgebracht Dieser Demultiplexer wandelt die acht parallelen 2,048 MBit/s-Multiplexsignale 102ο bis 102₇ in 256 serielle Multiplexsignale lOlo bis IOI255 mit 64 kBit/s. Der Demultiplexer 11' besitzt den Taktgeber 110 gemeinsam mit dem Multiplexer 11. Außerdem besitzt er einen Parallel-Serien-Wandler 112' und einen Pufferspeicher 11Γ. In Symmetrie zu den in Fig.2a gezeigten Kreisen ist angenommen, daß der Multiplexkanal lOlo im Demulti-

plexer 113 in fünf elementare Kanäle 103₀ bis 103₄ mit jeweils 123 kBit/s zerlegt wird. Der Multiplexkanal 1011 wird in gleicher Weise im Demultiplexer 114 in zwanzig elementare Kanäle IM₀ bis 104|₉ mit jeweils 3,2 kBit/s zerlegt Schließlich wrd der Multiplexkanal IOI2 im Demultiplexer 115 in achtzig elementare Kanäle 105₀ bis 105?9 zerlegt mit jeweils 0,8 kBit/s.

Die Demultiplexer 113, 114, 115 besitzen jeweils einen Taktgeber 1130,1140,1150 und einen Pufferspeicher 1131, 1141, 1151. Jedem Demultiplexer 113, 114, 115 ist ein Vielfachzeilenverriegelungs- und Wiederauffindungskreis 123, 124, 125 zugeordnet, der derr in F i g. 4 beschriebenen Kreis entspricht Der Ausgang des Kodewandlers des Vielfachzeilenverriegelungs- und Wiederauffindungskreises wird als Adressierregister des Pufferspeichers des Demultiplexers benutzt

Hierzu 6 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zum Durchschalten von PCM-Worten bzw. Datenwörtern unterschiedlicher Bitfolgefrequenz über ein Koppelnetzwerk mit Multiplexleitungen erster, zweiter und dritter Ordnung, mit ersten Multiplexeinrichtungen, in denen numerische Datenkanäle erster Ordnung, die Wörter gegebener Bitzahl und unterschiedlicher, aber ineinander aufgehender Zeichenflüsse übertragen, in einem ersten Zeitmultiplexschritt in numerische Datenkanäle zweiter Ordnung gewandelt werden, die einen zweiten, vorgegebenen Zeichenfluß aufweisen, mit zweiten Multiplexeinrichtungen, in denen die numerischen Datenkanäle zweiter Ordnung in einem zweiten Zeitmultiplexschritt in numerische Datenkanäle dritter Ordnung gewandelt -werden, die einen dritten, vorgegebenen Zeichenfluß aufweisen, mit einem numerischen Schaltkreis, der mindestens einen Pufferspeicher besitzt, in dem die Wörter der numerischen Datenkanäle erster Ordnung nach ihrer Verschachtelung in die numerischen Datenkanäle dritter Ordnung mit einer Adresse versehen werden, deren erster Teil einen Kanal zweiter Ordnung (1/) in einem Kanal dritter Ordnung (2j) und deren zweiter Teil einen Kanal erster Ordnung im entsprechenden Kanal zweiter Ordnung kennzeichnet, wobei die Bits eines gegebenen Ranges der Wörter eines Kanals zweiter Ordnung jo eine pseudozufällige Folge bekannter Periode bilden und folglich die Bits eines gegebenen Ranges der Wörter eines Kanals dritter Ordnung mehrere ineinander verschachtelte pseudozufällige Folgen bilden, und mit einem besonderen Adressenrechner, ii der zur Berechnung der beiden Adreßteile jedes numerischen Kanals erster Ordnung dient und einen Generator der pseudozufälligen Folge mit der Periode Nbesitzt, der aus einem Schiebergister mit η Stellen und aus einem Abkürzungskreis für die Abkürzung der Periode jeder Folge *on 2"-' auf N besteht, dadurch gekennzeichnet, daß der Adressenrechner (40) einen Kreis (406 bis 409) besitzt zur Synchronisierung des Generators (400 bis 405) der pseudozufälligen Folge, einen Speicher (412), der über ein Schieberegister (400) zurückgeschleift ist, wobei durch Lesen während jedes Zeitintervalles, das einem eine pseudozufällige Folge bildenden Bit (F') gegebenen Ranges eines Wortes aus einem numerischen Kanal zweiter Ordnung w entspricht, ein Wort der pseudozufälligen Folge in das Schieberegister übertragen und das nächste Wort des numerischen Kanals zweiter Ordnung durch den das Bit gegebenen Ranges empfangenden Generator der pseudozufälligen Folge berechnet π wird, und wobei durch Einschreiben dieses nächste Wort in den Speicher übertragen wird, ferner einen Kodewandler (413) für die Umkodierung der vom Schieberegister übertragenen nächsten Wörter der pseudozufälligen Folgen in Binärwörter, die die m) Anordnung der nächsten Wörter in den pseudozufälligen Folgen angeben, und schließlich einen selektiven Sperrkreis (414), durch den ausgehend von den ersten Adreßteilen (410, bis 41O₇) und den die Anordnung angebenden Binärwörtern in Abhängig- bS keit von der Periodizität der numerischen Kanäle erster Ordnung in jedem Kanal zweiter Ordnung die /weilen Adreßteile (410« bis 410_i4) der numerischen Kanäle erster Ordnung (3y, 4/ oder 5,) im jeweiligen numerischen Kanal zweiter Ordnung (I₁) ableitbar sind

2. Schaltungsanordnung nach Anspruch 1, bei der jede erste Multiplexeinrichiung, in der numerische Datenkanäle erster Ordnung in einen numerischen Datenkanal zweiter Ordnung verschachtelt weiden, einen Generator für die pseudozufällige Folge der Periode N besitzt, der aus einem Schieberegister mit π Stellen besteht sowie aus einem EXKLUSIVES-ODER-Tor, dessen einer Eingang mit einer Zwischenstelle, dessen anderer Eingang mit der Ausgangsstelle und dessen Ausgang mit der Eingangsstelle des Schieberegisters verbunden ist derart, daß in der Eingangsstelle ein Wiedereinfügungsbit entsprechend der EXKLUSIVES-ODER-Summe aus den Bits der Zwischenstelle und der Ausgangsstelle witder eingefügt wird, und aus einem .Abkürzungskreis für die Abkürzung der Periode der Folge von 2"-' auf N, dadurch gekennzeichnet, daß der Abkürzungskreis (32,33) aus einem Dekodierer

(33) besteht für ein vorbestimmtes n-Bit-Wort, aus einem vom Dekodierer gesteuerten Umkehrkreis

(34) zur Vorzeichenumkehr des Wiedereinfügungsbits und aus einem Einfügungssteuerkreis (130), um die Bits (Q der abgekürzten pseudozufälligen Folge in die von den numerischen Kanälen zweiter Ordnung (I₁) übertragenen Wörter einzufügen, und zwar in Form von Bits gegebenen Ranges dieser V/örter.

3. Schaltungsanordnung nach Anspruch 1, deren numerischer Schaltkreis einen Speicher besitzt, der ein Wort je eingehenden Datenkanal enthält, dadurch gekennzeichnet, daß dieses Wort (MMa) einerseits mindestens ein Zustandsbit (BE) enthält, das angibt, ob der zugehörige Datenkanal sich in der Datenübertragungsphase oder in der Signalübertragungsphase befindet, und andererseits die Adresse des Teilnehmers, wenn die Datenübertragungsphase vorliegt, und Rufzeichenbits, wenn die Signalübertragungsphase vorliegt.

4. Schaltungsanordnung nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Wörter vorgegebener Bitzahl Oktetts sind und daß die Bits vorgegebenen Ranges, die eine pseudozufällige Folge bilden, die ersten Bits der Oktetts sind.

5. Schaltungsanordnung nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die ersten unterschiedlichen, aber ineinander aufgehenden Zeichenflüsse, die im ersten Zeitmultiplexschritt gewandelt werden, die Werte 12,8, 3,2 und 0,8 kBit/s aufweisen.