DE3128816A1 - Arithmetische registereinrichtung - Google Patents
Arithmetische registereinrichtungInfo
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- 239000000872 buffer Substances 0.000 claims description 20
- 230000009466 transformation Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000000844 transformation Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
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- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
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Description
Die Erfindung betrifft eine arithmetische Registereinrichtung mit der Möglichkeit für eine Rangerweiterung, die zur
Datenverarbeitung und zur zeitlichen Speicherung derselben benutzt wird und beim Aufbau von Prozessoren für große,
Mini- und Mikroelektronenrechner sowie auch bei selbständigen Ziffernrechnern für die Rechentechnik und Automatik
angewendet wird.
Bekannt ist ein Mikroprozessorelement, das eine Rangerweiterung zuläßt und aus Registern, einer arithmetisch-logischen
Einrichtung, Eingangs-, Ausgangsinformations- und Steuerschienen und Schienen für die eingehende und ausgehende
Übertragung enthält, wobei die einzelnen Elemente des Mikroprozessors auf bestimmte Weise miteinander verbunden
sind (I. N. Alexandridis, Bit- slice Mikroprocessor Archi- · tecture, "Computer", 1978, June, New York).
Ein Nachteil dieses Mikroprozessorelementes besteht darin,
daß jeweils nur eine Operation ausgeführt werden kann. Außerdem wird die Informationsübertragung zwischen den Registern
ebenfalls aufeinanderfolgend realisiert, d.h. nur eine Übertragung in einem bestimmten Augenblick. Die Möglichkeiten
der' Mikroprozessoren für den Aufbau von großen Einrichtungen durch ihre Verbindung in einem Massiv, wobei
gleichzeitig ein Datenaustausch ausgeführt wird und Operationen in ihnen durchgeführt werden, sind sehr begrenzt.
Die Aufgabe der Erfindung besteht darin, eine arithmetische
Registereinrichtung mit der Möglichkeit für eine Rangerweiterung und der parallelen Ausführung von mehreren gleichartigen
Operationen über verschiedene Operanden zu schaffen. Die Register der Einrichtung sollen ihre Information für
einen beliebig vorgegebenen Austausch parallel austauschen
können. Ebenfalls soll die Einrichtung bessere Möglichkeiten für den Aufbau von großen Digitalrechnern durch die
Verbindung von mehreren solchen Einrichtungen besitzen.
Diese Aufgabe wird durch die in den Ansprüchen 1 bis 4 beschriebene Erfindung gelöst.
Die Vorteile der Erfindung bestehen in der Möglichkeit der
gleichzeitigen Ausführung von N Operationen (gleichartige) auf den N-Operanden, die sich in den arithmetischen Registern
befinden/ und zwar einstellige und zweistellige Operationen. Durch die Steuerung des Austausches zwischen
den Registern kann ein beliebiger Parallelaustausch zwischen ihnen erreicht werden, indem bei jedem Zuführungstakt
eines Kodesteueraustausches die gleichzeitige Verbindung zwischen allen Registern realisiert wird. Die Pufferregister
bieten große Möglichkeiten zur gleichzeitigen Datenein- und -ausgabe in der Einrichtung bei verschiedener
Organisation: LiFO, FiFO u.a.. In der Einrichtung können
ebenfalls Banddaten verarbeitet werden.
Die Erfindung wird anhand der in der Zeichnung dargestellten Ausführungsbeispiele erläutert; es zeigen:
Figur 1 das Blockschaltbild einer arithmetischen Registereinrichtung
,
Figur 2 das Blockschaltbild des Steuerblocks für den Zwischenregisteraustausch,
Figur 3 eine zweite Variante des Steuerblocks für den Zwischenregisteraustausch,
Figur 4 das Blockschaltbild des arithmetischen Registers
der Einrichtung,
Figur 5 die Schaltung der Eingangs-/Ausgangspuffer der
Figur 5 die Schaltung der Eingangs-/Ausgangspuffer der
Einrichtung und
Figur 6 die Schaltung eines Prozessors, der aus Einrichtungen gemäß der Erfindung aufgebaut ist.
Die arithmetische Registereinrichtung besteht aus N arithmetischen
n-Rangregistern 1, die eine bestimmte Anzahl arithmetischer und logischer Operationen ausführen können,
zwei Pufferregistern 2, von denen ein erstes mit der ersten Eingangs-Ausgangs-n-Rangschiene 3 und durch die
Informationsschiene 4 mit dem ersten arithmetischen Register 1 verbunden ist, welche Verbindungen durch ihren
Anschluß an die Steuerschiene A für die Steuerung des ersten.Eingangs-Ausgangs-Pufferregisters ermöglicht werden.
Das zweite Pufferregister 2 ist mit der zweiten Eingangs-Ausgangsschiene
5 und mit dem letzten arithmetischen Register 1 über die Informationsschiene 6 durch die Verbindung
mit der das zweite Pufferregister steuernden Schiene
B verbunden. Die Dateneingänge und -ausgänge 7 aller arithmetischen Register sind miteinander durch den Steuerblock
8 für den Zwischenregisteraustausch verbunden, an den die Steuereingänge T der Austauschsteuereinrichtung angeschlossen
sind; sie erlauben die verschiedenen gleichzeitigen Verbindungen zwischen allen Registern. Die Eingänge der niedrigsten
Trigger der arithmetischen Register sind mit je einer einrangigen Eingangsschiene der Einrichtung von den Schienen
CR1, CR_ ...CRn- verbunden, während die Ausgänge der höchsten
Trigger der arithmetischen Register entsprechend mit einer von den Ausgangsschienen CL1, CL3 ...CL der Einrichtung
verbunden sind. Die Operationseingangsschienen R für die Kodevorgabe der Operation in der Einrichtung sind gleichzeitig
mit allen arithmetischen Registern 1 verbunden.
Der Steuerblock 8 für den Zwischenregisteraustausch der Einrichtung ist in den Figuren 2 und 3 gezeigt. Die Schaltung
der Fig. 2 umfaßt die arithmetischen Register 1 der Einrichtung, die Kombinationsschaltung 9 und die Eingangs-
|log2 (N+1)| Rangschiene T für die Austauschsteuerung, wobei ein Steuerkode die gleichzeitige Verbindung aller Register
1 erlaubt. Die Inforamtionsein- und -ausgänge der Register 1 sind miteinander wie folgt verbunden:
• -» * η η λ η *
ex J 1, 2, ..., N;
wobei 1, 2 ..., N die Nummern der Register 1 sind, während
die Pfeile die Verbindung des Ausganges des ersten Registers mit dem Eingang des Registers bedeuten, auf dessen
Nummer der Pfeil weist. Die Ausgänge t.. bis t_, die Ausgänge
logischer Elemente der Kombinationsschaltung 9 darstellen, die folgende logische Funktionen realisieren:
t4 =
=c<
N+OiN+1.
sind an Informationsschienen der Register für die Verbindung jedes Registers, mit Ausnahme des ersten, mit seinem nächststehenden
und dem ersten angeschlossen. Im Ausführungsbeispiel der Fig. 3 sind die arithmetischen Register 1 außer
der im Ausführungsbeispiel der Fig. 2 gezeigten Art, noch mit den Verbindungen
3 —. . .—N
verbunden, von denen jede durch eine Verbindung an einer Ausgangssteuerschiene
von der Kombinationsschaltung 9 ermöglicht wird.
Das arithmetische Register 1 der Einrichtung ist in Fig. gezeigt; es besteht aus einem Block RG von Speicherelementen
Trigger R bis R , einer logischen Decodierschaltung 10, die
mit den drei Operationseingängen R der Einrichtung und der
n-Ranginformationseingangsschiene X des Registers verbunden ist, während die Ausgänge des Decodierers 10 von 0, bis 0σ
1 ο
Steuereingänge des Triggerblocks RG entsprechend für die Realisierung der Operationen: Aufzeichnung/Lesen, Verstellung
nach links eines Rangs, Summieren mit 1, Invertierung,
Summe nach Modul zwei, Disjunktion, Konjunktion, Summieren sind. Der Ausgang des ersten Triggers R1 und der Eingang
des letzten Triggers R sind entsprechend mit dem Ausgang CL und dem Eingang CR der Einrichtung verbunden.
Die Eingangs-Ausgangspuffer der Einrichtung sind in Pig. 5
gezeigt. Die erste Eingangs-Ausgangsschiene 3 und die Schiene 4, die das erste Pufferregister 2 mit dem ersten arithmetischen
Register 1 verbindet, sind mit je drei Ausgängen des Decodierers 11 verbunden, an den die Eingangsschienen
a.. , a„, a.,, die das erste Pufferregister steuern, angeschlossen
sind. Das zweite Pufferregister 2 ist analog mit der zweiten Eingangs-Ausgangsschiene 5 und dem letzten arithmetischen
Register 1 durch Verbindung mit je drei Eingängen des Decodierers 12, dessen Eingänge an drei den zweiten
Puffer steuernde Schienen b1, b , b angeschlossen sind,
verbunden. Die Eingangs-Ausgangsoperationen nur für das erste Pufferregister sind in der Tabelle II beschrieben.
'
Die Wirkungsweise der arithmetischen Registereinrichtung ist, wie folgt:
Bei Zufuhr eines Operationskodes an die Operationsschienen R der Einrichtung führen alle arithmetischen Register diese
Operation aus, wobei der erste Operand der Registerinhalt ist, während der zweite Operand der Inhalt seiner Eingangsinformationsschiene
ist. Für die Realisierung des in Fig. 4 gezeigten arithmetischen Registers sind die acht Operationen
der Tabelle I gezeigt. Wenn z.B. der Operationskode 111 ist, während der Austauschkode, der den Austausch steuernden
Schienen T zugeführt ist, für die Realisierung der Parallelverbindung
Ί <- 2 -t- 3 <r- 4 <— 5 -t- 6 <— 7 <-. 8* ist,
wenn N =8 ist, so werden in der Einrichtung die Operationen <i> + <i+1>
+ CR. ,. ,-, . _ - o tv <1>
+ <8> .
i—ri IJai - I/ if ·■■ /j
8—»8 realisiert. Der Austauschkode zeigt, wer der
zweite Operand eines jeden von den Registern sein wird. Bei der Zuführung eines Austauschsteuerkodes an die Steuerschiene T wird eine von den möglichen gleichzeitigen Verbindungen
(Transformationen) zwischen allen arithmetischen Registern realisiert. Z.B. wird bei der Zuführung eines
flog2 (N+1)] Rangkodes an die Steuerschiene T in dem Ausführ
ungsbei spiel der Fig. 2 eine von allen N+1 Transformationen
verwirklicht. Ein beliebiger Zwischenregisteraustausch kann in der Einrichtung bei Zufuhr eines Kodes für
eine Nulloperation (Lesen/Aufzeichnung) an die Operationsschienen R und die Zuführung einer bestimmten Kodefolge an
die den Austausch steuernden Schienen T realisiert werden, indem die im voraus gewünschte Transformation in einer
Folge von Basistransformationen, die bei einem Steuerkode
realisiert werden, zerlegt wird. Z.B.muß" für die Realisierung
der Transformation 1 ■*— 4 <— 2 <— 5 <— 7 <r- 3 <— 6 <r- "8*
muß eine Steuerfolge yQ, y,., y_ zugeführt werden, indem
der Steuerkode y. eine Basistransformation c*. realisiert.
' Bei der Zufuhr eines Steuerkodes an die Schienen für die ■ Steuerung der Pufferregister 2 wird eine Eingangs-Ausgangsoperation
der Einrichtung realisiert, wie in Tabelle II gezeigt, die das erste Pufferregister betrifft. Analog gilt
die Tabelle auch für das zweite Pufferregister.
Die erfindungsgemäße Einrichtung erlaubt den Aufbau einer k.n.-Rangeinrichtung mit den gleichen Operationen durch die
Verbindung von k.n.-Rangeinrichtungen mittels der Eingänge CR und der Ausgänge CL der Einrichtung.
Ein Prozessor, der aus erfindungsgemäßen Einrichtungen aufgebaut ist,.die den Registerblock RB und die mit dem
Registerblock RB verbundene Steuereinrichtung U bilden,
ist in Fig. 6 gezeigt.
.
Die Vorteile der arithmetischen Registereinrichtung erlauben ihre Benutzung für verschiedene Funktionen in
einem Ziffersystem, z.B. als superoperative Registereinrichtung für eine zeitliche Datenspeicherung mit der Möglichkeit
der Datenverarbeitung bei verschiedener Organisation - LiFO (stack), FiFO u.a. als arithmetische logische
Einrichtung für parallele Operationen (z.B. gleichzeitige Multiplikation von zwei doppelten Ziffern) ohne Operanden,
wobei die Zwischenergebnisse sie verlassen, bevor die ganze Operation beendigt ist, als Einrichtung zur Bandverarbeitung
der Daten u.a..
Leerseite
Claims (4)
- Arithmetische Regxsterexnrichtung mit Registern, einer Operationsschiene für die Vorgabe des Kodes der Operation in der Einrichtung, zwei Eingangs-Ausgangsinformationsschienen sowie Eingangs- und Ausgangsschienen für die Rangerweiterung besteht, dadurch gekenn zeich.net, daß die Register aus einer N-Anzahl gleichartiger arithmetischer n-Rangregister (1) und zwei Pufferregistern (2) für die Dateneingabe und -ausgabe in der Einrichtung und für die Verbindung mit anderen Einrichtungen bestehen, daß das erste Pufferregister (2) mit der ersten Eingangs-Ausgangsinformationsschiene (3) und mit dem ersten arithmetischen Register (1) mittels Steuerschienen (A) für die Steuerung des ersten Pufferregisters verbunden ist, daß das zweite Pufferregister mit der Eingangs-Ausgangsinforinationsschiene(5) und mit dem letzten arithmetischen Register (1) mittelsSteuerschienen (B) für die Steuerung des zweiten Pufferregisters verbunden ist, daß die arithmetischen Register (1) miteinander durch eine Steuerschaltung für den Zwischenregisteraustausch (8) verbunden sind, an die die Steuereingänge (T) der Einrichtung für die Austauschsteuerung angeschlossen sind, diß die Operationseingangsschienen (R) der Einrichtung gleichzeitig mit allen arithmetischen Registern (1) verbunden sind, und daß ihre niedrigsten und höchsten Trigger mit einer entsprechenden Eingangs- (CR) und Ausgangsschiene (CL) der Einrichtung für die Rangerweiterung von allen solchen 2N Schienen für die Einrichtung verbunden sind.'
- 2. Arithmetische Registereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Informationsausgang jedes arithmetischen Registers (1), vom zweiten bis zum letzten, mit dem Informationseingang des vorigen Registers verbunden ist, an den ebenfalls der Ausgang des ersten arithmetischen Registers durch eine Erlaubniskombinationsschaltung (9) mit einer Anzahl [log2 (N+1 )J Eingängen, die auch Steuereingänge (T) der Einrichtung für die Steuerung des Austausches zwischen den Registern sind, angeschlossen ist.
- 3. Arithmetische llegistereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß die arithmetischen Register (1) auch Rückkopplungen hinsichtlich der Informationsübertragung zwischen den Registern aufweisen, wobei die Anzahl der den Austausch steuernden Schienen(T) [*log2 (2N+1)1 beträgt.
- 4. Arithmetische Registereinrichtung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet , daß das arithmetische Register (1) aus einem n-Rangtriggerblock besteht, wobei die Ausgänge seiner Trigger die Ausgangsinformations-schiene (13) des arithmetischen Registers darstellen und es mit der logischen Kombinationsschaltung (10) mit n-Eingangsinformationsschienen verbunden ist, die die Eingangsinformationsschienen (X) des arithmetischen Registers (1) sind, und mit drei Operationsschienen (R) für die Vorgabe des Kodes der Operationen.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
BG8048568A BG33404A1 (en) | 1980-07-22 | 1980-07-22 | Registrating arithmetic device |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3128816A1 true DE3128816A1 (de) | 1982-07-22 |
Family
ID=3907804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19813128816 Withdrawn DE3128816A1 (de) | 1980-07-22 | 1981-07-21 | Arithmetische registereinrichtung |
Country Status (8)
Country | Link |
---|---|
US (1) | US4463441A (de) |
JP (1) | JPS5790752A (de) |
BG (1) | BG33404A1 (de) |
CS (1) | CS560281A1 (de) |
DE (1) | DE3128816A1 (de) |
FR (1) | FR2487547A1 (de) |
GB (1) | GB2081480B (de) |
IT (1) | IT1171408B (de) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58106636A (ja) * | 1981-12-18 | 1983-06-25 | Hitachi Ltd | パイプライン演算装置 |
US5179734A (en) * | 1984-03-02 | 1993-01-12 | Texas Instruments Incorporated | Threaded interpretive data processor |
GB8517498D0 (en) * | 1985-07-10 | 1985-08-14 | Jesshope C R | Data stack |
JPH07113884B2 (ja) * | 1985-12-28 | 1995-12-06 | 株式会社東芝 | 論理回路 |
US5261113A (en) * | 1988-01-25 | 1993-11-09 | Digital Equipment Corporation | Apparatus and method for single operand register array for vector and scalar data processing operations |
US5150469A (en) * | 1988-12-12 | 1992-09-22 | Digital Equipment Corporation | System and method for processor pipeline control by selective signal deassertion |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3391390A (en) * | 1964-09-09 | 1968-07-02 | Bell Telephone Labor Inc | Information storage and processing system utilizing associative memory |
US3787673A (en) * | 1972-04-28 | 1974-01-22 | Texas Instruments Inc | Pipelined high speed arithmetic unit |
US4025771A (en) * | 1974-03-25 | 1977-05-24 | Hughes Aircraft Company | Pipe line high speed signal processor |
US4159520A (en) * | 1977-01-03 | 1979-06-26 | Motorola, Inc. | Memory address control device with extender bus |
US4206503A (en) * | 1978-01-10 | 1980-06-03 | Honeywell Information Systems Inc. | Multiple length address formation in a microprogrammed data processing system |
US4224676A (en) * | 1978-06-30 | 1980-09-23 | Texas Instruments Incorporated | Arithmetic logic unit bit-slice with internal distributed iterative control |
-
1980
- 1980-07-22 BG BG8048568A patent/BG33404A1/xx unknown
-
1981
- 1981-07-20 CS CS815602A patent/CS560281A1/cs unknown
- 1981-07-20 US US06/284,991 patent/US4463441A/en not_active Expired - Fee Related
- 1981-07-21 DE DE19813128816 patent/DE3128816A1/de not_active Withdrawn
- 1981-07-22 JP JP56113793A patent/JPS5790752A/ja active Pending
- 1981-07-22 GB GB8122567A patent/GB2081480B/en not_active Expired
- 1981-07-22 FR FR8114288A patent/FR2487547A1/fr active Granted
- 1981-07-22 IT IT48947/81A patent/IT1171408B/it active
Also Published As
Publication number | Publication date |
---|---|
GB2081480A (en) | 1982-02-17 |
JPS5790752A (en) | 1982-06-05 |
FR2487547A1 (fr) | 1982-01-29 |
US4463441A (en) | 1984-07-31 |
CS560281A1 (en) | 1984-11-19 |
GB2081480B (en) | 1984-03-28 |
IT1171408B (it) | 1987-06-10 |
FR2487547B3 (de) | 1983-05-20 |
IT8148947A0 (it) | 1981-07-22 |
BG33404A1 (en) | 1983-02-15 |
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Legal Events
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