DE3123457A1 - "spannungsteilerschaltung" - Google Patents

Description

EGA 72 685 Ks/Ri

UoS. Serial Mo: 158, 94-2

Piled: June 12, 1980

ECA Corporation
New York, Ν.Ϊ., YeSt₀

Spannungst eil ers chal ttrng

Die Erfindung "bezieht sich aiif Schalt-ungen zum Erzeugen einer Spannung, die ein Teil der den Schaltungen von außen angelegt ten Betriebsspannung ist. Die Erfindung betrifft insbesondere eine für niedrige Leistung ausgelegte Spannungsteilerschaltung, die auch fähig ist, Lastsehwankungen auszureg©ln_e

In vielen lallen ist es -wünschenswert, "bestimmte innere Teile einer Schaltung mit verminderten Spannungen zu betreiben, die z.B. niedriger sind als die von außen angelegten Versorgungs~
spannungen. Hierdurch werden die betreffenden Schaltungsteile weniger stark beansprucht, so daß die Schaltung insgesamt zuverlässiger und empfindlicher ist und weniger Verlustleistung hat.

In manchen Fällen ist es notwendig. Spannungen zu erzeugen,
die vorbestimmte Bruchteile des Werts der Yersorgungsspannung sind. Bei einer Speichermatrix beispielsweise, worin die Zellen der Matrix mit irgendeiner bestimmten Spannung (ζ·Β. ^tjt)) ^^e"~ trieben werden, ist eine Auslesung von Informationen aus ge-

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wählten Zellen ohne Beeinträchtigung des Inhalts ungewählter Zellen möglich, wenn man die Bitleitungen auf ein Potential (z.B. Vjjß/2) vorlädt. Dies ist im einzelnen in der US-Patentschrift 4 208 730 "beschrieben, auf die hiermit verwiesen wird.

Zur Erzeugung reduzierter Spannungen ist es z.B. bekannt, ohmsche Spannungsteiler und/oder Eeihenschaltungen von Dioden und/ oder Transistoren zu verwenden. Diese Methoden haben jedoch verschiedene Nachteile. Zum einen verbrauchen sie ein beträchtliches Maß an Leistung, was besonders ärgerlich in komplementärsymmetrischen Schaltungen ist, weil dadurch ihr Hauptvorteil, der in geringer Verlustleistung besteht, zunichte gemacht wird. Andererseits sind passive Spannungsteiler Schaltungen unter Belastung schwer zu stabilisieren.

Es ist auch bekannt, z.B. aus der US-Patentschrift 4 159 450, einen Verstärker (und nicht einen Spannungsteiler) mit einer ersten komplementärsymmetrischen Umkehrstufe zu verwenden, die ein Eingangssignal empfängt und eine komplementärstemetrisehe Spannungsfolgerstufe ansteuert, deren Ausgang auf eine Last und außerdem auf den Eingang der ersten Stufe rückgekoppelt ist, um zum einen die Eingangsstufe auf einen vorbestimmten Spannungswert vorzuspannen und zum anderen den Verstärkungsfaktor der Stufe optimal einzustellen oder sonst auf irgendeinen gewünschten Wert zu bringen.

Die vorliegende Erfindung wird bei einer Schaltung realisiert, die eine komplementärsymmetrische Umkehrstufe (Inverterstufe) aus Feldeffekttransistoren mit isolierter Gateelektrode (Isolierschicht-Feldeffekttransistoren oder abgekürzt"IGPETs") enthält, deren Ausgang mit dem Eingang einer komplementären Spannungsfolgerstufe verbunden ist, deren Ausgang seinerseits auf den Eingang der komplementären Inverterstufe rückgekoppelt ist.

Die wesentlichen Merkmale der erfindungsgemäßen Schaltungsanordnung sind im Patentanspruch 1 aufgeführt. Vorteilhafte Ausge-

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staltungen sind in den Unteransprüchen gekennzeichnet _o

Gemäß der Erfindung hat der erwähnte Rückkopplungsweg eine vernachlässigbare Impedanz, -und das Verhältnis, in welchem" die geometrischen Größen der IGI¹ETs der Invert er stufe zueinander stehen, bestimmt denjenigen Teil der über die Spannungsfolger= stufe gelegten Spannung₉ der am Ausgang der Spannungsfolger= stufe erscheint.

In der erfindungsgemäßen Spannungsteilerschaltung enthält die Spannungsfolgerstufe zwei Transistoren komplementären Leitungs= typs, die als Spannungs- oder Sourcefolger betrieben werden₉ derart daß innerhalb der Schaltung jeweils nur einer dieser beiden Transistoren eingeschaltet ist.. Somit verbraucht die Spannungsfolgerstufe keine "statische" Leistung (ausgenommen Leckageverluste). Zwar zieht die eingangsseitige Inverterstufe Leistung, jedoch läßt sich diese Stufe mit sehr kleinen₉ hoch-= ohmigen IGI¹ETs auslegen» so daß ihre Leistungsaufnahme verhält= nismäßig gering ist»

Erfindungsgemäß ausgebildete Schaltungen können auch eine Schalt= einrichtung zwischen dem Eingang und dem Ausgang einer Spannungsfolgerstufe enthalten. Die Schalteinrichtung bildet im einge= schalteten Zustand eine niederohmige Verbindung zwischen dem Eingang und dem Ausgang der Spannungsfolgerstufe, wodurch die Transistoren dieser Stufe ausgeschaltet werden«

Die Erfindung wird nachstehend an Ausführungsbeispielen anhand von Zeichnungen näher erläutert.

1 zeigt teilweise in Blockform und teilweise im Detail eine Speicheranordnung mit einer erfindungsgemäßen Span= nungsteil er schaltung;

2 zeigt das Übertragungsverhalten eines zur Eealisierung der erfindungsgemäßen Schaltung verwendeten Inverters;

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Fig. 3 ist das Schaltbild einer anderen Aus führungsform einer erfindungs gemäß en Schaltung.

Als aktive Bauelemente für die erfindungsgemäße Schaltung werden vorzugsweise Feldeffekttransistoren mit isolierter Gateelektrode, sogenannte IGFETs, verwendet. Aus diesem Grund sind die Ausführungsformen der Erfindung in den Zeichnungen mit solchen Transistoren dargestellt und werden auch so beschrieben. Es sei jedoch ausdrücklich betont, daß auch andere geeignete Bauelemente verwendet werden können, und wenn im folgenden und in den Patentansprüchen der Ausdruck "Transistor" ohne einschränkenden Zusatz benutzt wird, dann ist dieser Ausdruck im allgemeinsten Sinne zu verstehen.

In den Figuren sind Anreicherungs-IGFETs vom P-Leitungstyp mit dem Buchstaben P und einer nachgesetzten Bezugszahl bezeichnet, während Anreicherungs-IGFETs vom IT-Leitungstyp mit dem Buchstaben Ή und einer nachgestellten Bezugszahl bezeichnet sind. Die Eigenschaften von IGFETs sind allgemein bekannt und brauchen hier nicht im einzelnen beschrieben zu werden. Als Stütze zur Erleichterung des Verständnisses der nachstehenden Beschreibung können die US-Patentschriften 4- 037 114- "und 4- 001 606 herangezogen werden, die jeweils in Spalte 2 Definitionen und Eigenschaften von IGFETs angeben, welche für die vorliegende Erfindung interessant sind.

Die Anordnung nach Fig. 1 enthält eine Vorspannungsschaltung (für einen "Zwischenwert"), die mit einer Hauptbitleitung MBL verbunden ist, um diese Leitung auf eine vorbestimmte Spannung zu laden.

Die Schaltung 20 enthält einen komplementärsymmetrisch aufgebauten Inverter 11, der durch zwei Anreicherungs-IGFETs P1 und N1 gebildet ist. Die Sourceelektrode von P1 ist mit einer Klemme 21 verbunden, an die ein Versorgungspotential von V_DD Volt gelegt ist. Die Sourceelektrode von N1 ist mit einer Klemme 23 verbunden, an der Massepotential liegt. Die Drainelektroden von

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Ρ1 und Ν1 sind mit der Ausgangsklemm© 30 des Inverters verbunden«, Die Schaltung 20 enthält ferner eine komplsmentärsymmetri=. sehe Sourcefolgerstufe FI₉ die aus zwei IGFlTs Έ2 und P2 ge= bildet ist«, Die Drainelektrode von 312 ist mit dar Hemme 21 und die Drainelektrode von P2 mit der Klemme 23 verbundene Die Gate elektroden von P2 und ΕΓ2 sind an die Drainelektroden von P1 und ΉΛ an der Klemme 30 angeschlossen, und die Sourceelektro= den von P2 und Ή2 sind mit der Ausgangski©mme 32 verbundene Der Ausgang der Sourcefolgerstufe ist über einen Kurzschluß (doh_o eine Verbindung vernachlässigbar kleiner Impedanz) auf die Gateelektroden von P1 und H1 rückgekoppelt_β Der Sourcefolgerbetrieb wird hier verallgemeinert auch als Spannungsfolgerbe·= trieb bezeichnet, da die Spannung an der Sourceelektrode (eines Sourcefolgers) der Spannung an der Gateelektrode folgt, und zxirar zuzüglich oder abzüglich einer gewissen Qffsetspannung, die von der Schwellenspannung Y^ des oder der Sourcefolgertransistoren herrührt.

Die Arbeitsweise der Schaltung 20 sei zunächst unter Yernach= lassigung der Schwellenspannungen Ym der Soureefolgertransisto== ren N2 und P2 erläutert. Das Ausgangssignal an der Klemme 30 des Inverters Ii wird auf die Gateelektroden von Έ2 und P2 gegeben«, Die Gleichstrom-Eingangsimpedanz der IGFETs P2 und ΕΓ2 ist extrem hoch (10 ^ Ohm) und wird durch den Soureefolgerbe= trieb noch weiter erhöht. Die extrem hohe Eingangsimpedanz von ¥2 und P2 hat eine sehr geringe Belastung der Transistoren P1 und ΙΓ1 zur Folge, so daß diese Transistoren sehr klein ge= halten %-zerden können. Die an den Sourceelektroden von N2 und P2 erzeugte Spannung Y^o folgt der Spannung ¥,q_S die den Gateelektro den dieser Transistoren angelegt wird. Somit ist Y^o ³^ cLer Klemme 32 in Phase und (wenn man die Schwellenspannung Y^ von ΒΓ2 und/oder P2 vernachlässigt) ungefähr gl,eich mit der Ausgangs= spannung Y^q des Inverters.

Die Ausgangs spannung Y^ eier Sourcefolgerstufe wird auf die Gateelektroden der IGEETs PI und ¥1 rückgekoppelt. Da Y^₂ gemäß An»

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nähme "ungefähr gleich V,q ist,·wird also das Ausgangesignal des Inverters 11 auf den Eingang des Inverters rückgekoppelt. Der Inverter 11 ist dadurch automatisch (d.h. in "Selbstvorspannung") im linearen Bereich seiner Übertragungskennlinie vorgespannt und arbeitet als linearer Verstärker. Bei erfolgter "Selbstvorspannung" ist der Inverter/Verstärker im linearen Bereich auf den Punkt vorgespannt, bei welchem seine Ausgangs spannung V_Q gleich seiner Eingangs spannung V-^ ist. Der Vorspannungspunkt, Schaltpunkt oder Ruhepunkt (Vq) eines komplementären Inverters für den Zustand der "Selbstvorspannung" liegt beim Schnittpunkt seiner Übertragungskennlinie mit der die Gleichung V-j-^ = VqtJT erfüllenden Geraden, wie sie in Pig. 2 dargestellt ist.

Die Form der Übertragungskennlinie eines komplementären Inverters hängt u.a. von den Eigenschaften der den Inverter bildenden Έ- und P-Transistoren ab. Der Ruhepunkt Vq eines selbstvorgespannten (kein äußeres Eingangssignal empfangenden) komplementären Inverters hängt ab von den Impedanzen seiner P- und IT-Transistoren. Die Impedanz Z jedes Transistors ist ihrerseits eine Funktion des Verhältnisses der Kanallänge L zur Kanalbreite V des Transistors (Z = L/W).

Der Ruhepunkt V_Q eines Inverters kann durch geeignete Wahl und Auslegung des Verhältniswerts W/L der den Inverter bildenden IGFETs auf einen gewünschten Wert eingestellt werden (vorausgesetzt, daß die anderen Transistorparameter wie z.B. die Schwellenspannung, die Oxiddicke und die Dotierungsstärke bei beiden IGFETs gleich sind). Die Kurve C in Fig. 2 stellt die tJbertragungskennlinie eines Inverters dar, dessen P- und N-IGFETs gleiche Impedanzen haben, wenn ihnen gleichgroße Gate-Source-Spannungen V_GS in Einschaltrichtung angelegt sind. In der Kurve C ist V_Q - V₀ = V_1n = V_DD/2.

Für die nachstehende Beschreibung der Arbeitsweise der Schaltung 20 sei angenommen, daß die Impedanz Zp^ des Transistors P1 gleich der Impedanz Z,™ des Transistors ΪΓ1 ist, wenn beiden

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Transistoren die gleiche Gate~Source=*>Spannung V,,« in Einschalt-= richtung angelegt wird_o ferner sei angenommen, daß das durch die Kanalbreite und die Kanallänge "bestimmte Verhältnis in den geometrischen Abmessungen der Transistoren P1 und SPl sehr klein ist im Vergleich zu den Transistoren P2 und Έ2_Ο Das heißt, die Einschaltimpedanz des Kanals von P1 oder ΪΓ1 ist relativ groß im Vergleich zur Eins ehalt impedanz des Kanals des Transistors P2 bzw. Έ2_Ο Die Transistoren Ή2 und P2 sind relativ große Bauelemente und können Strome leiten₉ die groß im Vergleich zu den von PI und FI geleiteten Strömen sindo

Die Übertragungskennlinie des Inverters 11 ist mit der Kurve C in Pig. 2 dargestellt. Pur niedrige Werte der Eingangs spannung (doh. der an die Gateelektroden von P1 und FI gelegten Spannung) ist die Ausgangs spannung (άΛ_ο die Spannung an den Drainelektroden von PI und 35ΓΊ) im wesentlichen gleich der Vers or gungs spannung ^DD" steigt ^ie Eingangs spannung in Sichtung auf ^_Dj)/2 an, dann wird ein Punkt erreicht, wo die Ausgangsspannung abzusinken beginnt. Mit weiterer Erhöhung der Eingangsspannung fällt die Ausgangsspannung auf den Wert V_DD/2_O Dies ist der Mittenpunkt 3 der Kurve C, der den Schaltpunkt darstellt« Bei noch weiterem Anstieg der Eingangs spannung (über V^/2 hinaus) fällt die Ausgangsspannung auf praktisch 0 Volt ab und bleibt bei weiterer Erhöhung der Eingangsspannung auf diesem Wert« Der Schaltpunkt des Inverters 11 kann um seine Lage bei ^j/² verschoben werden, indem man die Geometrien des oberen (PI) und des unteren (FI) Transistors ungleich macht. Die Übertragungskennlinie kann nach links verschoben werden (Kurve A), indem man das Verhältnis W/L des IT-Transistors größer macht als das Verhältnis W/L des P= Transistors. Eine Verschiebung der Kennlinie nach rechts (Kurve B) läßt sich dadurch erreichen, daß man das W/L=-Verhältnis für den N-Tr ans is tor kleiner macht als für den P-Transistor _e

Um die Auswirkung der Schwellenspannung Vm von N2 und P2 am besten würdigen zu können, bedenke man, daß die Spannung V^o an der Ausgangsklemme 32 gleich ist dem Wert V^₀ plus oder minus

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einer kleinen OffsetspannungAV, die durch die Schwellenspannung Vm entweder des Transistors N2 oder des Transistors P2 herrührt. Die Offsetspannung hat zur Folge, daß am Ausgang ein dieser Spannung gleiches totes Band vorhanden ist. Das Maß der auf die Schwellenspannung V_m von Έ2 und P2 zurückzuführenden Offsetspannung ist im allgemeinen jedoch nicht bedeutend. Wenn der Ausgang 32 auf den Eingang des Inverters 11 rückgekoppelt ist (Betrieb in geschlossener Schleife), dann erreicht die auf V_m zurückzuführende Offsetspannung und das damit einhergehende tote Band am Ausgang einen Wert, der gleich ist Vm geteilt durch die für offene Schleife geltende Spannungsverstärkung in der Verstärkeranordnung. Bei der Schaltung 20 ist die für offene Schleife geltende Verstärkung gleich der Spannungsverstärkung des Inverters 11 multipliziert mit der Spannungsverstärkung der Sourcefolgerstufe F1.

Da der Inverter auf einen Punkt bei oder nahe der Mitte seiner Übertragungskennlinie vorgespannt ist, arbeitet er in einem Bereich sehr hoher Verstärkung. Zur Vereinfachung der Beschreibung sei angenommen, daß die Spannungsverstärkung des Inverters den Wert 50 hat. SKir die Spannungsverstärkung des Sourcefolgers sei der Wert 1 angenommen. Unter der weiteren Annahme, daß Vm jedes der Transistoren ΪΓ2 und P2 gleich 1 Volt ist, ist der Offset oder das tote Band am Ausgang der Sourcefolgerstufe gleich 1 Volt geteilt durch 50, d.h. gleich 0,02 Volt. Bei vielen integrierten Schaltungen, z.B. wo V_DD gleich 5 Volt und V_DD/2 gleich 2,5 Volt ist, hat ein totes Band von - 0,02 Volt beidseitig des Spannungspegels von 2,5 Volt keinen merklichen Einfluß auf den Betrieb der Schaltung.

Die Arbeitsweise der Schaltung 20 sei nun erläutert unter der Annahme, daß der Ruhepunkt des Inverters bei V_DI)/2 liegt. Wenn V^₀ bei V_DD/2 liegt und wenn das Aus gangs signal V^₂ <les Sourcefolgers ebenfalls bei V^/2 iÄV liegt (wobeiΔV ungefähr gleich 0,02 Volt ist), dann sind die Transistoren N2 und P2 ausgeschaltet, weil die Gate-Source-Spannungen V_&s dieser Transistoren

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gleich oder nahe 0 sind. Somit sind im Ruhezustand_? wenn der Ausgang 32 auf V-ßp/2 geladen ist, die Transistoren Ή2 und P2 ausgeschaltet. Abgesehen von vernachlässigbaren Leckströmen fließt also kein Strom durch Ή2 oder P2, und es gibt praktisch keine Verlustleistung«

Wenn die Spannung auf der (mit dem Ausgang 32 verbundenen) leitung 22 unter V-pp/2 fällt_s dann wird der Transistor P1 stärker leitend als der Transistor 3FU Dies hat zur Folge, daß V^₀ über Yj.jj/2·ansteigt, wodurch der Transistor Έ2 eingeschaltet wird und mehr Strom in die Klemme 32 liefert, bis die Span= nung an dieser Klemme zurück auf V_Dj/2 Volt gebracht ist» Beim anfänglichen Anstieg von V™ wird der Transistor P2 weiter in seinen nichtleitenden Bereich getrieben^ weil das seiner Gate= elektrode angelegte Potential mehr positiv gegenüber dem Potential seiner S our ce elektrode (V^o) wird*, Wenn V^o ^·®^η ^®¹"^ ^τνη/^ ίΔΤ erreicht, sind beide Transistoren Έ2 und P2 wieder ausgeschaltet.

Wenn das Potential auf der Leitung 22 über V-w^ hinausgeht, wird der Transistor Έ2 stärker leitend als der Transistor P1o Dies hat zur Folge, daß V™ unter V-jyp/2 abfällt, wodurch der Transistor P2 eingeschaltet wird und Strom aus der KLemme 32 im Sinne einer Verminderung der Ausgangsspannung zieht ο Beim anfänglichen Absinken von V™ wird der Transistor !2 weiter in seinen nichtleitenden Bereich getrieben, da das Potential an seiner Gateelektrode weniger positiv gegenüber dem Potential seiner Sourceelektrode (V^₂) wird. Wenn der Gleichgewichtszustand V^o ⁼ ^DD^² ~AV) wieder hergestellt ist, sind beide Transistoren Έ2 und P2 wieder ausgeschaltet.

Im Betrieb der Schaltung 20 ist also immer nur einer der beiden Sourcefolgertransistoren (N2, P2) eingeschaltet«, Dies stellt sicher, daß die statische Verlustleistung der Schaltung sehr niedrig ist.

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Die Ausgangsimpedanz der Sourcefolgersehaltung ist relativ niedrig, und die Ausgangsspannung wird über einen weiten Bereich von Lastschwankungen gleichgehalten.

Im Ruhezustand wird in der Schaltung 20 Verlustleistung nur vom Inverter 11 verbraucht. Da der Ausgang des Inverters Ii die Gateelektroden (Eingänge) der Transistoren ΕΓ2 und P2 ansteuert und da die Eingangs impedanz von P2 und ΪΓ2 extrem hoch ist (10 ^ Ohm oder mehr), kann man für die Transistoren P1 und ΕΓ1 sehr hochohmige und für niedrige Ströme ausgelegte Bauelemente nehmen. Durch geeignete Wahl der Größen der Transistoren PI und N1 läßt sich also die Verlustleistung der Inverterstufe sehr gering machen.

Zur Vereinfachung der Beschreibung wurde weiter oben angenommen, daß der Inverter 11 auf seinen Mittenpunkt (z.B. Vjj-q/2)vorgespannt ist. Man kann jedoch das Verhältnis der geometrischen Abmessungen von P1 zu U-I über einen relativ weiten Bereich ändern und dadurch den Ruhepunkt des Inverters an irgendeinen beliebigen Punkt zwischen beispielsweise 30% und 70% von V^ legen. Durch entsprechende Wahl des Verhältnisses der geometrischen Abmessungen von P1 und ΪΓ1 kann man also das Spannungsteilerverhältnis bestimmen, wenn die zu teilende Spannung die Spannung V_DI) ist. Außerdem ist ersichtlich, daß man den Ausgang eines Inverters über eine Sourcefolgerstufe puffern und dann auf den Inverter rückkoppeln kann, um eine relativ konstante Spannungsquelle zu bekommen, die über einen weiten Bereich von LastSchwankungen stabilisiert ist.

Die Anordnung nach Fig. 1 umfaßt zusätzlich eine Speichermatrix 8 mit einzelnen Speicherzellen 9» die in Zeilen (Wörter) und Spalten (Bits) angeordnet sind. Jede Speicherzelle enthält, wie in der linken unteren Ecke der Matrix 8 im einzelnen dargestellt, einen Steuertransistor (Tortransistor) Hm3, dessen Stromleitungsweg (Kanal) zwischen eine Bitleitung (B1) und den Eingangs/Ausgangsanschluß A eines Plipflops 10 geschaltet ist, das aus zwei über Kreuz gekoppelten komplementären Invertern Im1 und Im2

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besteht» Jeder der Inverter Im1 und Im2 enthält zwei IGFEfTs komplementären Leitungst;yps, deren Source-Drain~Strecken in Reihe hintereinander zwischen V-^ -und Masse geschaltet sind» Die Drainelektroden der den Inverter Im1 "bildenden IGPETs PmI ■und Hm1 sind gemeinsam mit den Gateelektroden der anderen "beiden IGlETs Pm2 und 3Sfm2 an den Eingangs/Ausgangs~Punkt A angeschlossen ^ der auch als "äußerer " Knotenpunkt der Zelle bezeichnet wird» Die Drainelektroden der den Inverter Im2 "bildenden IGlETs Pm2 und Nm2 sind mit den Gateelektroden von BaI und KmI an einem Punkt B zus ammenges ehaltet ₅ der auch als "innerer" !Knotenpunkt der Zelle bezeichnet wird« An die Steuerelektrode (Gateelektrode).von Nm 3 ist eine Wortleitung angeschlossen» Das Potential Yy^ der Wortleitung steuert die Leitfähigkeit des Transistors Hin3.

Für die Schaltung der Speicherzelle sei erstens angenommen, daß die Flipflop-Transistoren PmI, Mn1, Pm2 und Hm2 für gleiche Werte der Gate-Source-Spannung jeweils gleiche Source-Drain-Impedanz haben«. Zweitens sei angenommen, daß der Umschalt=· oder Übergangspunkt der Inverter 11 und 12 bei V_Djj/2 liegt (d_oho für Gatespannungen, die negativer sind als V-qjj/2, is^ &^as Ausgangs-= signal des Inverters "hoch"₉ also positiver als ¥-^/2,, und für Gatespannungen, die positiver als Vtjj/2 sind, ist das Inverter·= Aus gangs signal "niedrig", also weniger positiv als V-nj/Z) ° Drittens sei angenommen, daß der "Flip~Punkt" V^p des Flipflops bei V_DD/2 liegt, wobei unter dem "Flip-Punkt" diejenige Spannung am Knotenpunkt A zu verstehen ist, bei welcher die Speicherzelle über den Knotenpunkt A weder Strom zieht noch lieferte Viertens sei angenommen, daß an die Bitleitung eine Spannung von V-rvn/2 Volt gelegt wird»

Bei Vorladung der Bitleitung auf Ytyt/^ wird die Speicherzelle nicht gestört, auch wenn die Impedanz Z^ des Transistors Ma3 viel niedriger ist als die Impedanz der Transistoren Pm1 und WmI. Die Impedanz des Transistors Mn3 ist dann nicht mehr kritisch und kann über einen weiten Bereich variieren, ohne daß sich das Problem einer fälschlichen Einschreibung ergibt« Es besteht

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faktisch eine Art "Sicherheitsabstand", der definiert ist als ein Spannungsbereich oberhalb oder unterhalb von V-p, innerhalb dessen eine an die Bitleitung gelegte Spannung keine Zustandsänderung der Speicherzelle bewirkt, wenn letztere über den Transistor Min 3 mit der Bitleitung gekoppelt ist.

Für die angenommene Lage des Flip-Punktes V-rm bei V-Ty₀/2 kann die Bitleitungsspannung Y-^ also irgendwo innerhalb des oben erwähnten "Sicherheitsbereichs" liegen, ohne daß die Speicherzelle gestört wird. Trotzdem ist V^/2 als Wert für die Bitleitungsspannung zu bevorzugen.

Hält man die Bitleitung auf oder nahe dem Flip-Punkt, dann besteht nicht das Problem einer "Falscheinschreibung" oder "Störung" der ungewählten Zellen während des Schreib- oder Lesebetriebs. Außerdem kann die Impedanz Z^ sehr klein gemacht werden, ohne das Problem einer Störung fürchten zu müssen. Der Transistor Hm3 kann also ruhig in die Leitfähigkeit übersteuert werden, und Informationen können sicher und schnell in gewählte Speicherzellen eingeschrieben werden. Des weiteren ist auch die Gefahr ausgeschaltet, daß bei geringer Impedanz Z^ der Inhalt der Speicherzelle während des Lesens gestört wird. Venn V-g-r bei V-rm/2 liegt, dann wird beim Anwählen einer Zelle zum Auslesen der Bitleitungspegel zwar ansteigen (wenn die Zelle eine "1" speichert) oder absinken (wenn die Zelle eine "0" speichert), jedoch bleibt Y^ innerhalb der Sicherheitsgrenzen. Somit kann für Z,jpz während des Lesens ruhig ein kleinerer Impedanzwert gewählt werden, der ein schnelleres Auslesen der Speicherzelle ermöglicht, weil mehr Strom gezogen oder geliefert werden kann.

Die größere Freiheit bei der Auslegung des Transistors Nm 3 gestattet es, die Flipflop-Transistoren so klein wie möglich auszulegen. Dadurch kann die Zelle insgesamt kleiner gemacht werden, so daß man Speichermatritzen mit höherer Dichte bauen kann. Das Vorladen der Bitleitungen gestattet ein viel schnelleres Fühlen oder Lesen der Zellenzustände. Die mit den Bitleitungen

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gekoppelten Leseverstärker werden auf ihren. Mittenpunkt (hoch= ste Verstärkung und Empfindlichkeit) vorgeladen und können da·= mit kleine Ausschläge über oder unter den Vorladepunkt schneller fühlen. Jeder Zeile von Zellen ist eine Wortleitung (¥1 Ms ¥128) zugeordnet, die mit den Gateelektroden der Tortransistoren der "betreffenden Zeile verbunden ist_s und jeder Spalte von Zellen ist eine Bitleitung (BI bis B128) zugeordnet^ die mit jeweils dem einen Ende der Stromleitungswege oder Kanäle der Tortransistoren der betreffenden Spalte verbunden ist«, Von außen kommende Speicheradressensignale 18 werden den Eingangsleitungen einer Übergangsdetektorschaltung 17 angelegt«, Die Ausgangsadressen'-leitungen der Schaltung 17 führen zu einer Pegelverschiebungs= und Wortleitungsdecoderschaltung 14-, deren Ausgänge die zum Einschreiben oder Auslesen gewählten Zeilen bestimmen, und zu einem Bitleitungsdecoder 24, der bestimmt, welche Bitleitung mit der Hauptbitleitung 22 in Verbindung kommt»

Die Schaltung 20 ist mit der Hauptbitleitung 22 verbunden, die über den Bitleitungsdecoder 24 mit den Bitleitungen (B1 bis B128) der Matrix gekoppelt ist. Der Bitleitungsdecoder 24-spricht auf Signale von den Schaltungen 17 und 14 an und liefert Steuersignale (0i und ^T) für Torschaltungen Ti (d„h. T1 bis T128), um den Ausgang der Vorladeschaltung 20 selektiv mit einer gewählten Bitleitung zu koppeln» Die Vorladeschaltung 20 arbeitet in der weiter oben beschriebenen ¥eise, um die jexfeils gewählte Bitleitung auf eine vorbestimmte Spannung zu bringen. Für Zellen beispielsweise, deren Flip-Punkt V^p bei V_Djj/2 liegt, stellt die Vorladeschaltung die Bitleitungen auf ungefähr ν,γη/2. Es sei erwähnt, daß die Speicherzellen aus über Ereuz gekoppelten komplementärsymmetrischen Invertern bestehen und daß die Inverterstufe der Schaltung 20 ein ähnlicher komplementär symmetrischer Inverter ist.

Die Schaltung nach Fig» 3 enthält einen taktgesteuerten komplementärsymmetrischen Inverter I1O_S dessen Aus gangs klemme 4-0 mit dem Eingang einer komplementärsymmetrischen Sourcefolger-

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stufe F10 verbunden ist. Die Ausgangsklemme 42 der Stufe F10 ist mit dem Eingang 44 des Inverters HO und außerdem mit einer Last 46 verbunden. Zwischen den Eingang und den Ausgang der Stufe F1O ist ein Übertragungsglied (Torschaltung) G1O aus komplementären Transistoren geschaltet.

Der Inverter 110 enthält IGFETs P10a und PIOb, deren Kanäle in Reihe hintereinander zwischen eine Klemme 21 für die Versorgungsspannung V_DI) und den Ausgang 40 geschaltet sind, sowie zwei IGFETs FlOa und FIOb, deren Kanäle in Reihe hintereinander zwischen den Ausgang 40 und die Masseklemme 23 geschaltet sind. Die Gate elektroden von PIOa und FIOa sind, mit dem Anschluß 44 verbunden. Ein Steuersignal F wird an die Gateelektrode von P10b gelegt, und das Komplement 0 dieses Signals wird an die Gateelektrode von FlOb gelegt, so daß die Transistoren P10b und FlOb jeweils gleichzeitig ein- oder ausgeschaltet werden. Die Stufe F10 enthält ähnlich wie die Stufe F1 komplementäre IGFETs (KB¹IO und PF10), die so geschaltet sind, daß sie als Sourcefolger arbeiten (im folgenden auch als Spannungsfolger bezeichnet, da bei dieser Schaltungsart die Spannung an der Sourceelektrode der Spannung an der Gateelektrode plus oder minus einem durch die Schwellenspannung V™ der Transistoren bedingten Spannungsoffset folgt).

Die Schaltung G10 besteht aus einem P-Kanal-IGFET PG10 und einem F-Kanal-IGFET FG10, deren Kanäle parallel zueinander zwischen den Eingang und den Ausgang der Stufe F10 geschaltet sind. Das Signal F wird an die Gateelektrode von KG10 und das. Signal 0 an die Gateelektrode von PG10 gelegt, so daß diese beiden Transistoren jeweils gleichzeitig ein- oder ausgeschaltet werden. Wenn NG10 und PG10 eingeschaltet sind, dann sind die Transistoren P10b und FIOb ausgeschaltet. Wenn umgekehrt NGIO und PG10 ausgeschaltet sind, dann sind die Transistoren P10b und FIOb eingeschaltet.

Zwischen den Eingang 44 und den Ausgang 40 des Inverters 110

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ist eine Schaltung 20' eingefügt, die aus einem komplementär=- symmetrischen Inverter 11' besteht, der einen komplementärsymmetrischen Sourcefolger F1' ansteuert«, Da die Stufen 11' und FI' den Stufen 11 und F1 in der Anordnung nach Pig <■ 1 gleichen, "brauchen diese Stufen ebenso wie die Stufen 110 und F10 hier nicht noch einmal beschrieben zu werden* Aus später noch deutlich werdenden Gründen ist innerhalb der Schaltung 20' (anders als bei der Schaltung 20 in Fig. 1) der Ausgang von F1' nicht direkt mit dem Eingang von 11' verbunden«, Stattdessen ist der Ausgang 32 von E¹I' über den Stromleitungsweg der Torschaltung G10 mit dem Eingang von 11' verbunden, wenn diese Torschaltung aktiviert ist« Die Folgen dieser Yerbindungsart werden weiter unten noch beschrieben«,

In der Anordnung nach Fig. 3 ist die Sourcefolgerstufe F10 da= zu ausgelegt, sehr starke Ströme an eine am Ausgang 4-2 angeschlossene Last 46 zu senden. Daher sind die Transistoren MF10 und PF10 mit größeren geometrischen Abmessungen ausgelegt als die Transistoren P2 und ΪΓ2 in der Stufe FI'. Außerdem sind die Transistoren PIOa, P10b, N10a und EIOb mit größeren geometri- , sehen Abmessungen ausgelegt als die Transistoren P1 und 11..

Wenn die Last schnell auf einen gewünschten Pegel gebracht werden soll, dann werden die Transistoren P10b und HiIOb eingeschaltet (ß auf niedrigem Pegel und 0 auf hohem Pegel )_s und die Torschaltung G10 wird ausgeschaltet. Der Inverter 110 und der Sourcefolger F10 arbeiten dann in ähnlicher Weise, wie es für die Stufen 11 und F1 in Fig. 1 beschrieben wurde, um am Ausgang 42 eine Spannung zu erzeugen, die ein Teil der zwischen den Yersorgungsklemmen 21 und 23 liegenden Versorgungsspannung ist« Das von 110 am Ausgang 40 gelieferte Steuersignal ist so, daß es den Einfluß von 11' und F1' völlig überdeckt und praktisch zunichte macht. Die Transistoren NPIO und PG10 werden ausgeschaltet, und die Stufe F10 kann relativ starke Ströme leiten (liefern oder ziehen).

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Wenn die Last auf den gewünschten Zustand geladen ist oder wenn die an die Last zu sendende Leistung vermindert werden soll, dann wixd die Torschaltung G10 eingeschaltet. Das Einschalten der Transistoren NG1O und PG1O bewirkt, daß die Spannung Y_Gg zwischen Gate und Source der Sourcefolgertransistoren KB¹IO und ΡΙΊΟ auf oder nahe 0 geht. Hierdurch werden die Transistoren und Pi¹IO ausgeschaltet.

Was diese Art des Ausschaltens der Sourcefolgertransistoren bedeutet, läßt sich am besten verstehen, wenn man bedenkt, daß normalerweise der Ausgang einer Treiberstufe über irgendeine Schalteinrichtung wie z.B. eine selektiv betätigte Torschaltung mit einer Last verbunden ist. Wenn jedoch starke Ströme über die zwischen der Treiberstufe und der Last liegende Schalteinrichtung fließen müssen, dann gibt es einen unnötigen Spannungsabfall an der Schalteinrichtung und somit eine unerwünschte Verlustleistung. Bei der vorliegenden Schaltung entfällt die Notwendigkeit für eine solche Serien-Schalteinrichtung. Bei der Anordnung nach Fig. 3 ist statt eines im Stromweg zwischen dem Sourcefolgerausgang und der Last liegenden Unterbreehers ein Schalter (Torschaltung G-10) zwischen die Gate- und Sourceelektrode der Sourcefolgertransistoren eingefügt.

Wenn die Transistoren EOPIO und PI¹IO stark leitend sind, dann ist die Torschaltung G10 gesperrt und belastet oder beeinträchtigt den Durchgang starker Ströme nicht. Venn die Transistoren N3?10 und PF10 ausgeschaltet werden sollen und die Notwendigkeit für starke ladende und/oder entladende Ströme nicht mehr besteht, dann wird die Torschaltung G10 eingeschaltet. Der an der Torschaltung G10 beim Durchgang relativ starker Ströme entstehende Spannungsabfall ist unbedeutend, so daß UGIO und PG10 keine Bauelemente mit großen geometrischen Abmessungen zu sein brauchen.

Wenn die Transistoren P10b und FIOb ausgeschaltet sind, ist der Inverter 110 ausgeschaltet. Die Schaltung ,welche die Last ansteuert, enthält nun den Inverter 11' und die davon angesteuerte

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F1' j und der Ausgang 32 der Stufe F1^! ist mit dem Ausgang 42 verbunden und außerdem über die Torschaltung G10 auf den Eingang 44 des Inverters 11' rückgekoppelt.» Die Schaltung arbeitet in ähnlicher Weise, wie es weiter oben in Verbindung mit Jig ο 1 beschrieben wurde, so daß eine ausführliche Beschreibung nicht notwendig ist. Die Eeihenimpedanz von G10 ist unbedeutend, weil sie nur eine relativ niedrige zusätzliche Impedanz in Reihe mit der extrem hohen Ausgangsimpedanz von 11' bildete

Wenn die Schaltung 20' minimale statische Leistung verbrauchen soll, dann wird man die Impedanzen der Transistoren P2 und 12 relativ groß machen. Die "Steifheit" der resultierenden ^^/2= Spannungsquelle (d.h. des Ausgangs von F1') gegenüber plötzli" chem Anlegen oder Fortnehmen einer äußeren Belastung wird dann relativ niedrig sein, d.h. die Ausgangsspannung bei 32 wird beträchtlich über oder unter ^^/2 ausschlagen* Ein schnelleres Ansprechen und eine erhöhte Steifheit kann man erhalten, indem man größere Ausgangselemente (d.h. größere Transistoren NFIO und "Pi¹IO) verwendet und damit eine größere Verlustleistung in Kauf nimmt.

Bei Verwendung der Schaltungsanordnung in Verbindung mit einem Speicher kann man das Anlegen einer Last an die V_DD/2°Spannungsquelle (d.h. an den Ausgang 42) "vorhersehen", und zwar anhand von Signaländerungen auf den Adressenleitungen 18 (Fig» 1)_O Eine niedrige Verlustleistung im Bereitschaftszustand einerseits und ein schnelles Ansprechen im Aktivzustand andererseits kann man erhalten, indem man zwischen einer "Minimal verlust ".-Schaltung (Schaltung 20' in Fig. 3) und einem "schnellen" V_DD/2~Generator (Stufen Ι1Ό und F10 in Fig. 3) umschaltet» Überschwünge, Unterschwünge und Dämpfungswirkungen der V-pyj/2-Spannungsquelle bei schnell wechselnden Belastungen werden wesentlich reduziert durch Verwendung einer "steifen" niederohmigen Sourcefolgerstufe FIO, die durch wahlweises Umschalten aus der Schaltung herausgetrennt und durch eine etwas höherohmige Sourcefolgerstufe F1' ersetzt werden kann. In diesem Sinne wird mit dem Umschalten

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durch das Signal 0 eine Filterschaltung nachgeahmt. Somit läßt sich ein Filter bilden, das sehr kompakt ist und somit eine wirtschaftliche Ausnutzung des Eaums einer integrierten Schaltung ermöglicht.

In der Anordnung nach Fig. 3 läßt sich also die Ausgangsimpedanz der Schaltung (am Ausgang 4-2) ändern, indem man den Sourcefolger F10 durch Umschalten in die Schaltung hereinnimmt oder aussperrt. Wenn der Sourcefolger FIO ausgesperrt ist, dann steuert die Sourcefolgerstufe F1 den Ausgang an, und es ist die Ausgangsimpedanz dieser Stufe, welche die Treiberleistung der Schaltung steuert. Wenn der Sourcef olger F10 in der Schaltung wirksam ist (F auf niedrigem Pegel und 0 auf hohem Pegel), dann steuert dieser Sourcefolger den Ausgang an, und es ist seine Ausgangsimpedanz, welche die Treiberleistung der Schaltung bestimmt.

In den Figuren Λ und 3 sind die Drainelektroden der Sourcefolgertransistoren an Y^ und Masse angeschlossen, d.h., an ihnen liegen die gleichen Potentiale wie an den Invert er stuf en. Es ist jedoch auch möglich, die Drainelektroden der Sourcefolgertransistoren an andere als an die für die Inverter verwendeten Potentiale anzuschließen.

In den Schaltungen nach den Figuren Λ und 3 ist der Ausgang der Sourcefolgerstufe über eine direkte oder Kur ζ Schlußverbindung an den Eingang des Inverters angeschlossen. Es sei jedoch erwähnt, daß bei erfindungsgemäßen Schaltungen diese Bückkopplungs verbindung nicht unbedingt ein Kurzschluß sein muß.

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Claims (1)

1. PATENTANWÄLTE;^ " ^:_- --_^: " ^:_- ~_: 312o457 DR. DIETER V. BEZOLD DiPL. ING. PETER SCHÜTZ

   DIPL. ING. WOLFGANG HEUSLER

   MABIA-THERESIA-STRASSE 22 POSTFACH 86 06 68

   D-8OOÖ MUENCHEN 86

   ' TELEFON 089/47 69 O6

   RCA 72 685 Ks/Ri ^₆₈₁₉

   U.S.-Serial No: 158,9^2 absept. .980= 4706006

   ■R-Π ofl · Jrmp IP -1Q80 ^{TELEX S22638}

   £ xx ea. υ une ι έ., ι ^ou telegramm sombez

   ßCA Corporation
   New York, N.T., V. St.v.A.

   Patentansprüche

   1. Spannungsteilerschaltung mit einer komplementär symmetrischen Inverterstiife aus Isolierschicht-feldeffekt~Transisto~ ren (IGI¹ETs), deren StrUmleitungsstrecken (Kanäle) in Eeihe zueinander zwischen die Pole einer Spannungsquelle geschaltet sind, wobei der Ausgang der Inverterstufe mit Steuerelektroden weiterer Transistoren verbunden ist, die zu einer komplementärsymmetrischen Spannungsfolgerstufe gehören und deren Stromleitungsstrecken in Reihe zueinander liegen und am Verbindungspunkt zwischen sich einen Schaltungsausgang bilden, der über einen Kopperweg mit den Steuerelektroden der IGFETs der Inverterstufe gekoppelt ist, dadurch gekennzeichnet, daß der Koppelweg (Direktverbindung in Fig. 1, G10 in Mg. 3) zwischen dem Schaltungsausgang (32, 42) und dem Eingang der

   ZUGELASSEN BEIM EUROPATSCHEN PATENTAMT · PROFESSIONAL REPRESENTATIVES BEFORE THE EUROPEAN PATENT OFFICE

   POSTSCHECK MÖNCHEN NR. 6 91 48-800 · BANKKONTO HYPOBANK MÖNCHEN (BLZ 700 200 40) KTO. 60 60 2S 73 78 SWIFT HYPO DE MM

   Inverterstufe (11, 11' , 110) vernachlässigbare Impedanz hat und daß das Verhältnis der Geometrien der IGEETs (PI, ΉΛ) der Inverterstufe zueinander denjenigen Teil der an den hintereinander geschalt et en Stromleitungsstrecken der zur Spannungsfolgerstufe gehörenden Transistoren (P2, N2; HI¹IO, PF10) liegenden Spannung "bestimmt, der am Schaltungsaus gang erscheint.

   2. Spannungsteilerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Transistoren der Spannungs folger stufe IGi¹ETs (P2, ΪΓ2; UI¹IO, PF10) sind.

   3. Spannungsteilerschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Geometrien (V/L) der IGEETs (P1, ΈΛ) der Inverterstufe viel kleiner sind als die Geometrien der IGFETs (P2, ΪΓ2) der Spannungsfolgerstufe, so daß für gleiche Verte der Einschaltspannungen die Impedanzen der IGFETs der Inverterstufe höher sind als die Impedanzen der IGFETs der Spannungsfolgerstufe.

   4. Spannungsteilerschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Bückkopplungsweg eine Direktverbindung vom Schaltungsausgang (30) zu den Gateelektroden der IGFETs (P1, N1) der Inverterstufe ist.

   5. Kombination einer Speichermatrix aus Speicherzellen, die mit einer gegebenen Spannung betrieben werden und deren jede an eine Bitleitung gekoppelt ist, mit einer Anordnung zum Vorladen der Bitleitungen auf eine Spannung, die ein Bruchteil der gegebenen Spannung ist, dadurch gekennzeichnet, daß die Anordnung zum Vorladen der Bitleitungen folgendes enthält:

   eine erste komplementärsymmetrische Inverterstufe (11) mit einem Eingang, einem Ausgang und zwei Versorgungsklemmen, zwischen die eine Spannung CV"_DD) gelegt ist, die gleich der gegebenen Spannung ist;

   eine komplementärsymmetrische Spannungsfolgerstufe (F1), deren Eingang mit dem Ausgang der Inverterstufe und deren Ausgang gleichstrommäßig mit dem Eingang der Inverterstufe

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   verbunden ist j

   eine Einrichtung (24) sum selektiven Anlegen des Ausgangssignals der Spannungsfolgerstufe an eine Bitlei= tung (BL.» B128)«,

   Spannungsteilerschaltung mit einer ersten komplementärsymme=· trischen Inverterstufe und einer ersten koapleraentärsymme*» trischen Spannungsfolgerstufe, deren Eingang mit dem Ausgang der Inverterstufe und deren Ausgang mit dem Eiagang der Inverterstufe verbunden ist₉ dadurch gekenn = zeichnet, daß die Kopplung zwischen dem Ausgang der ersten Spannungsfolgerstufe (F10) und dem Eingang (44) der ersten Inverterstufe (HO) eine vernachlässigbare Impedanz hat und daß zwischen dem Eingang und dem Ausgang der Spannungsfolgerstufe eine selektiv betätigbare Schalteinrichtung (G10) mit einem Stromleitungsweg und einem Steuer= element vorgesehen ist, die im betätigten Zustand eine relativ niedrige Impedanz und im unbetätigten Zustand eine relativ hohe Impedanz hat»

   7β Spannungsteilerschaltung nach Anspruch 6, dadurch gekenn= zeichnet, daß eine zxfeite komplementärsymmetrisehe Spannungsfolgerstufe (F1') vorgesehen ist, deren Ausgang (32) mit dem Eingang der ersten Spannungsfolgerstufe (F10) ver^ bunden ist und deren Eingang mit den Ausgang der ersten Spannungsfolgerstufe gekoppelt (über 11') ist ο

   8. Spannungsteilerschaltung nach Anspruch 6 oder 7? dadurch gekennzeichnet,

   daß die erste Inverterstufe (110) ein taktgesteuerter, komplementärsymmetrischer Inverter ist_s der einen ersten und einen zweiten Transistor (FIOa₅ PiOb) eines ersten Leitungstyps und einen dritten und einen vierten Transistor (IPIOa, FIOb) eines zweiten, komplementären Leitungstyps aufweist;

   daß die Stromleitungs strecken der Transistoren des ersten Leitungstyps in Reihe zueinander zwischen einer ersten Versorgungsklemme (21) und dem Ausgang des Inverters liegen;

   daß die Stromleitungsstrecken der Transistoren des zweiten Leitungstyps in Eeihe zueinander zwischen dem Ausgang des Inverters und einer zweiten Versorgungsklemme (23) liegen;

   daß die Gateelektroden des ersten und des dritten Transistors (P1Oa und N10a) mit dem Ausgang der ersten Spannungsfolgerstufe (PIO) verbunden sind;

   daß den Gateelektroden des zweiten und des vierten Transistors (PIOb und PIOb) Signale angelegt werden, welche diese beiden Transistoren gleichzeitig einschalten, wenn die Schalteinrichtung (G10) ausgeschaltet wird, und welche die beiden letztgenannten Transistoren gleichzeitig ausschalten, wenn die Schalteinrichtung eingeschaltet wird.

   9. Spannungsteilerschaltung nach Anspruch 8, dadurch gekennzeichnet, daß die Schalteinrichtung einen fünften Transistor (PG10) des ersten Leitungstyps und einen sechsten Transistor (NG10) des zweiten Leitungstyps enthält, deren Stromleitungsstrecken parallel zueinander zwischen dem Eingang und dem Ausgang der ersten Spannungsfolgerstufe (FIO) liegen, und daß den Gateelektroden des fünften und des sechsten Transistors Signale (Θ, (?) angelegt werden, welche diese beiden Transistoren gleichzeitig ein- und ausschalten und welche außerdem den Gateelektroden des zweiten und des vierten Transistors (P10b und KIOb) in solcher Polarität angelegt werden, daß sie diese beiden Transistoren aus— und einschalten«

   10. Spannungsteilerschaltung nach Anspruch 6, dadurch gekennzeichnet,

   daß ein zweiter komplementärsyaimetrischer Inverter (11') vorgesehen ist, dessen Ausgangs impedanz höher als die Aus-

   gangsimpedanz des ersten Inverters (110) ist;

   daß ein zweiter komplementärsymmetrischer Spamiungsfol~ ger (ΕΊ ■) vorgesehen ist₉ dessen Axis gangs impedanz höher ist als die Aus gangs impedanz des ersten Sp annungs folgers (S¹IO);

   daß ein Eingang des zweiten Inverters mit einem Eingang (44) des ersten Inverters und ein Ausgang (30) des zwei= ten Inverters mit dem Eingang (40) des zweiten Spannungs= folgers verbunden ist;

   daß der Ausgang des zweiten Spannungsfolgers über die Stromleitungsstrecke der Schalteinrichtung (G10) mit dem Eingang des ersten Spannungsfolgers verbunden ist»

   11„ Spannungsteilerschaltung mit zwei hintereinandergeschalteten Stufen, wobei ein Ausgang der zweiten Stufe mit einer Last verbunden ist, dadurch gekennzeichnet,

   daß die erste (20^!) der beiden hintereinandergeschalte= ten Stufen einen ersten komplementärsymmetrischen Spannungsf olger (F1') und die zweite Stufe einen zweiten kornplementärsymmetrisehen Sparmungsfolger (110) enthält, wobei die Ausgangsimpedanz des zweiten Spannungsfolgers geringer ist als die Ausgangsimpedanz des ersten Span·» nungsfolgers;

   daß zwischen dem Eingang und dem Ausgang des zweiten Spannungsfolgers (S¹IO) eine selektiv betätigbare Schalt= einrichtung (G10) angeordnet ist, die in betätigtem Zustand den zweiten Spannungsfolger ausschaltet und die Last (46) mit dem Ausgang des ersten Spannungsfolgers (S¹I') koppelt.

   12«, Spannungsteilerschaltung nach Anspruch 11, dadurch gekennzeichnet, daß jeder der beiden komplementärsymmetrischen Spannungsf olger (3?1' , S¹IO) einen Isolierschieht-S'eldeff ekttransistor vom P-Leitungstyp und einen Isöli@rschicht-FeIdeffekttransistor vom H-Leitungstyp enthält.

   13. Spannungsteilerschaltung nach Anspruch 12, dadurch gekennzeichnet, daß ferner eine komplementärsymmetrische Inverterstufe (110) vorgesehen ist, deren Eingang (44) mit dem Ausgang (42) des zweiten Spannungs folg er s (I¹IO) und deren Ausgang (40) mit dem Eingang des zweiten Spannungs folg er s verbunden ist.