DE3100308C2 - Verknüpfungsschaltung in 2-Phasen-MOS-Technik - Google Patents

Abstract

Bei Verknüpfungsschaltungen aus einer Anzahl von Strängen mit Reihenschaltungen von Transistoren, die die zu verknüpfenden Signale erhalten, muß ein leitender Strang nicht nur die Ausgangskapazität des Verknüpfungsausgangs entladen, sondern auch andere, nicht vollständig leitende Stränge, und zwar bis zu dem ersten gesperrten Transistor. Dies kann eine sehr hohe kapazitive Belastung darstellen, die die Schaltgeschwindigkeit stark reduziert. Erfindungsgemäß wird die Verbindung zwischen den Strängen aufgetrennt und jeder Strang mit einem eigenen Auflade-Transistor versehen, und die Ausgänge der einzelnen Stränge führen auf die Gates einer Reihenschaltung von weiteren Transistoren, die zwischen Bezugspotential und dem Ausgang der Verknüpfungsschaltung liegen, die über einen Lasttransistor an der Betriebsspannung liegt. Bei sehr langen Strängen ist es außerdem zweckmäßig, diese in Teilreihen zu unterteilen, die je mit einem eigenen Auflade- und Abfrage-Transistor versehen sind und deren Ausgänge an je einem eigenen weiteren Transistor liegen. Die weiteren Transistoren der gleichen Reihe sind parallelgeschaltet und die Parallelschaltungen verschiedener Reihen sind in Reihe geschaltet.

Description

Die Erfindung betrifft eine Verknüpfungsschaltung nach dem Oberbegriff des Patentanspruchs 1.

Derartige Verknüpfungsschaltungen sind

beispielsweise aus der DE-AS 14 62 952. Dabei sind Abfrage-MOS-Transistoren und Auflade-MOS-Trai»sistören von einem unterschiedlichen Leitfähigkeitstyp, so daß zu deren abwechselnder Ansteuerung dasselbe Taktsignal verwendet werden kann, das aiso bei dem einen Wert die Abfrage-Phase und bei dem anderen Wert die Auflade-Phase steuert Für alle parallelliegenden Reihenschaltungen von die zu verknüpfenden Eingangssignale empfangenden MOS-Transistoren ist nur ein gemeinsamer Abfrage-MOS-Transistor vorgesehen, und bei der logischen Verbindung der Ausgänge aller Reihenschaltungen, die bei der bekannten Anordnung durch eine galvanische Verbindung erfolgen soll, kann statt des Auflade-MOS-Transistors für jede Reihenschaltung ein gemeinsamer Auflade-MOS-Transistor verwendet werden. Während der Auflade-Phase lädt der dann leitende Auflade-Transistor den Ausgang der Verknüpfungsschaltung mindestens bis nahe der Betriebsspannung auf. Gleichzeitig erhalten die Eingänge der Transistoren in den einzelnen Reihenschaltungen die zu verknüpfenden Eingangssignale. Bei der anschließenden Abfrage-Phase ist der Auflade-Transistor gesperrt und dafür der Abfrage-Transirtor leitend, der jede Reihenschaltung mit dem Bezugspotential verbindet Wenn nun eine Reihenschaltung vorhanden ist in der alle Transistoren ohne Ausnahme leitend sind (erfüllte UND-Bedingung), wird über diese Reihenschaltung der Ausgang der Verknüpfungsschaltung auf das Bezugspotential entladen.

Wenn nun eine große Anzahl von Reihenschaltungen miteinander verbunden ist und die Reihenschaltungen eine große Anzahl von MOS-Transistoren enthalten, um viele Eingangssignale zu verknüpfen, und in vielen Reihenschaltungen sind viele aufeinanderfolgende, mit diesem oberen Punkt der Reihenschaltung verbundene Transistoren leitend geschadet um* erst der bzw. die dem Bezugspotential zugewaiidten Transistoren sind gesperrt stellt jede Reihenschaltung eine erhebliche kapazitive Belastung dar, so daß die Entladung über die eine vollständig leitende Reihenschaltung relativ lange Zeit benötigt Dadurch wird die Schallgeschwindigkeit der gesamten Verknüpfungsschaltung herabgesetzt

Eine Verknüpfungsschaltung, bei der sowohl Auflade-MOS-Transistor als auch Abfrage-MOS-Transistor vom gleichen Leitfähigkeitstyp sind, ist aus der DE-AS 17 87 011 bekannt Dabei werden die beiden genannten Transistoren mit zwei getrennten Taktsignalen angesteuert die zueinander im wesentlichen gegenphasig sind.

Aufgabe der Erfindung ist es, eine Verknüpfungsschaltung der eingangs genannten Art anzugeben, bei der auch bei ungunstigster Kombination der zu verknüpfenden Eingangssignale eine möglichst hohe Schallgeschwindigkeit und damit eine möglichst hohe Folgefrequenz der Taktsignale ermöglicht wird.

Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Maßnahmen gelöst.

Abweichend von der Angabe in der bereits genannten DE-AS 14 62 952, die Auflade-MOS-Transistoren aller Reihenschaltungen zu einem gemeinsamen Transistor zu vereinigen, wird für jede Reihenschaltung also ein eigener Auflade-MOS-Transistor verwendet, und die auf diese Weise entstehenden getrennten Ausgänge der einzelnen Reihenschaltungen werden nicht galvanisch miteinander verbunden, sondern mit weiteren Transi-

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stören, um die Ausgänge voneinander zu entkoppeln. Auf diese Weise sind die einzelnen Stränge bezüglich der Auf- und Entladung elektrisch voneinander getrennt, so daß eine leitende Reihenschaltung nur die Kapazität entladen muß, die durch diese Reihenschaltung selbst sowie den zugehörigen Auflade-Transistor und das Gate des daran angeschlossenen weiteren Transistors gebildet wird. Eine leitende Reihenschaltung, deren Verbindungspunkt mit dem zugehörigen Auflade-Transistor dann ein niedriges Potential annimmt sperrt damit den zugehöriger «veiteren Transistor, so daß die durch alle weiteren ' icsistoren gebildete Reihenschaltung unterbrochen ^;-* und das Potential am Lastwiderstand hoch geh.. N-r v/enn alle Reihenschaltungen gesperrt sind, habe" -> ; Gates aller weiteren Transistoren ein hohes ~ *ontial, so daß alle leitend sisid und der Ve'-bir.uüngspunkt mit dem Lastwiderstand, d. h. der Λ- ^- -ng der Verknüpfungsschaltung, auf niedrigem Potential bleibt Damit ist zwar eine Invertierung des Ausgangssignais der Verknüpfungsschaltung gegenüber der Schaltung mit gr oieinsamem Auflade-Transistor verbunden, die jedoch in der folgenden Schaltung durch entsprechende Maßnahmen leicht und mit wenig bzw. nahezu keinem Aufwand berücksichtigt werden kann.

Bei Reihenschaltungen mit sehr vielen Eingängen bzw. Transistoren stellen diese jedoch eine erhebliche Kapazität dar, so daß allein deren Kapazität die Entladung der aufgeladenen Reihenschaltung und des Verbindungspunktes mit dem zugehörigen Auflade-Transistor merklich verzögern kann. Um auch in diesem Falle eine hohe Schaitgeschwindigkeit zu erreichen, ist eine Weiterbildung der Erfindung dadurch gekennzeichnet, daß jede Reihenschaltung in mehrere Teilreihen unterteilt ist, von denen jede Teilreihe einen eigenen Auflade-MOS-Transistor und einen eigenen Abfrage-MOS-Transistor enthält, die parallel von den Taktsignalen gesteu.rt werden, daß die mit der Teüreihe verbundene Hauptelektrode jedes Auflade-MOS-Transistors außerdem mit dem Gate je eines weiteren MOS-Transistors verbunden ist, wobei die entsprechenden Hauptelektroden der weiteren Transistoren der Teäireihen jeweils einer Reihenschaltung miteinander verbunden sind und die weiteren Transistoren verschiedener Reihtnschaltungen in Reihe zwischen dem Bezugspotential und dem gemeinsamen Lastwiderstand geschaltet sind. Auf diese Weise wird erreicht, daß jeweils nur die Kapazität einer entsprechend kürzeren Teüreihe entladen werden nuß, was durch die kleinere Kapazität der Teüreihe gegenüber der gesamten Reihenschaltung und den entsprechend kleineren Widerstand der kürzeren Teüreihe wesentlich schneller vor sich geht. Die Ausgangssignale der einzelnen

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■ viiibittvii oiitu uauvi wing vuiii.iiiaiiud uiiauiiaiigig, jedoch nur bei einer Reihenschaltung, bei der alle Teilreihen leitend sind, werden alle parallel geschalteten weiteren Transistoren gesperrt und damit die leitende Verbindung zwischen dem Verbindungspunkt mit dem Lastwiderstand und dem Bezugspotential unterbrochen, so daß dann der Ausgang der Verknüpfungsschaltung ein hohes Potential annimmt.

Eine weitere zweckmäßige Ausgestaltung der Erfindung ist dadurch gekennzeichnet, daß der gemeinsame Lastwiderstand ein Verarmungs-MOS-Transistor ist, dessen Gate mit dem Ausgang der Verknüpfungsschaltung verbunden ist. Ein solcher Lastwiderstand wirkt in einem großen Bereich der Ausgangsspannung als Stromquelle, so daß ein steiles Ausgangssignal erhalten wird.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert Es zeigt

Fig. 1 eine Verknüpfungsschaltung nach dem Stand der Technik, ^s

Fi g. 2 Diagramme zur Erläuterung der Funktion der Schaltung nach F i g. 1,

Fig.3 eine Verknüpfungsschaltung, bei der die Verbindung der Stränge elektrisch aufgetrennt ist,

Fig.4 eine Verknüpfungsschaltung, bei der gegenüber der Schaltung nach F i g. 3 die einzelnen Strenge in Teilreihen aufgeteilt sind.

Die in F i g. 1 dargestellte Schaltung enthält ausschließlich MOS-Transistoren, die daher in der weiteren Beschreibung nur als Transistoren bezeichnet werden. In der Schaltung sind drei Stränge A, B und C dargestellt, die je aus einer Reihenschaltung von mehreren Transistoren bestehen. Fs sind hier nur drei Stränge als Beispiel dargestellt, wäh-e"d in der Praxis eine wesentlich größere Anzahl vor. Su äugen mit einer ebenfalls größeren Anzahl von Transistoren verwendet wird, um eine entsprechend größere Anzanl von Verknüpfungsfunktionen zu realisieren.

Die oberen Enden der Stränge A, B und C sind miteinander und mit einem Schaltungspunkt D verbunden, der den Ausgang der Verknüpfungsschaltung darstellt und der über einen durch das Taktsignal Φ 2 gesteuerten Aufladetransistor Ti mit der Betriebsspannung Vdd verbunden ist An den Ausgang D ist über einen vom Taktsignal Φ 1 gesteuerten Übertragungs-Transistor Γ3 das Gate eines Ausgangs-Transistors Γ5 angeschlossen. Die Drain des Ausgangs-Transistors TS ist über einen als Lastwiderstand geschalteten Transistor T4 mit der Betriebsspannung Vdd sowie über einen weiteren, vom Taktsignal Φ 2 gesteuerten Übertragungs-Transistor T6 mit dem Gate eines zweiten Ausgangs-Transistors T8 verbunden, dessen Drain wieder über einen als Lastwiderstand geschalteten Tr -nsistor Tl an der Betriebsspannung \'dd und an dem Ausgang Q sowie an dem Gate eines dritten Ausgangs-Transistors 710 liegt dessen Drain über den als Lastwiderstand arbeitenden Transistor 7 "9 mit der Betriebsspannung Vdd sowie rnii dem weiteren Ausgang CN verbunden ist

Die Transistoren T4, T7 und T9 sind Verarmungs-Feldeffekt-Transistoren, die leitend sind und in diesem Falle als Stromgeneratoren wirken, wenn deren Gate mit einer der Hauptelektroden verbunden ist, wie daraus hervorgeht, daß der die Hauptsirombahn andeutende, dem Gate gegenüberliegende Strich durchgezogen ist, während u. a. die Transistoren T5, Ί 6, TS und T10 Anreicherungs-Feldeffekt-Transistoren sind, bei denen dieser die Hauptstrombahn αΠυέϋίέΓιυέ Siin.il U'lici L)HJLUCIl UaTgCiIeU^-- IST, Ua derartige Transistoren erst dann leitend sind, wenn das Potential am Gate um eine Schwellwertspannung Vth positiver ist als da·. Potential an einer der Hauptelektroden. Bei beiden Arten von Transistoren sind jedoch die Hauptelektroden vertauschbar, d. h. ein Strom kann in beiden Richtungen durch den Transistor fließen, was für die spätere Erläuterung von Bedeutung ist

In der dargestellten Schaltung stellen die Transistorpaare 74 und T5, TI und TB sowie 79 und Γ10 jeweils einen Inverter dar, der eins Spannung nahe dem Bezugspotential entsprechend dem negativen Pol Vss der Betriebsspannung, mit der der Anreicherungstransistor jedes Inverters verbunden ist, am Ausgang abgibt, wenn die Spannung am Gate des Anreicherungstransi-

stors höher ist als die Schaltspannung Vr des Anreicherungstransistors, und der bei niedriger Spannung am Gate die positive Betriebsspannung Vqd am Ausgang abgibt Diese Schaltspannung ist höher als die Schwellwertspannung VV//des mit der Bezugsspannung Vss verbundenen Anreicherungs-Transistors, denn dieser muß noch weiter in den leitenden Zustand gesteuert werden, bis er den Strom des mit der positiven Betriebsspannung verbundenen Verarmungs-Transistors vollständig übernehmen kann. Dadurch kann die Schaltspannung jedes Inverters durch entsprechende geometrische Dimensionierung in einem gewissen Rahmen eingestellt werden. Die letzten beiden Inverter mit den Transistoren Γ6 bis 7" 10 stellen dabei ein D-Flipflop dar, das das Signal am Schaltungspunkt Emit dem Takt 02 übernimmt und an den zueinander komplementären Ausgängen Q bzw. QN abgibt und dieses Signal auch nach dem Ende des Taktes Φ 2 noch aufrechterhält, da bei gesperrtem Übertragungstransistor 7"6 das Signal am Gate des Transistors T8 durch die Gatekapazität gespeichert bleibt

Diese Weiterverarbeitung des Ausgangssignals des Ausgangs-Transistors 7*5 durch ein D-Flipflop stellt nur eine Möglichkeit dar und ist hier nur beispielsweise erwähnt

Der Strang A enthält eine Reihenschaltung mehrerer Anreicherungs-Feldeffekt-Transistoren. Von dem untersten Transistor TA 0, der den Abfragetransistor darstellt ist die eine Hauptelektrode mit dem Bezugspotential Vss verbunden, und das Gate dieses Transistors erhält das Taktsignal Φ 1. Bei der hier dargestellten Anordnung ist an die andere Hauptelektrode die Reihenschaltung von drei weiteren Transistoren TA 1 bis TA 3 angeschlossen, deren Gates über die Eingangsanschlüsse Λ 1 bis Λ 3 die zu verknüpfenden Signale erhalten. Die Reihenschaltung endet mit der Querverbindung, über die jede der Reihenschaltungen A, B und C mit dem Schaltungspunkt D verbunden ist Wenn an allen Eingängen AX bis Λ 3 sowie am Anschluß Vc positive Signalwerte anliegen, sind während der Taktphase Φ1, während der das entsprechende Taktsignal Φ1 positiv ist, alle Transistoren der Reihenschaltung leitend, so daß dann eine leitende Verbindung zwischen dem Schaltungspunkt D und dem Bezugspotential Vss vorhanden ist und diese den Schaltungspunkt D auf dieses Potential herabzieht Der Strang A realisiert somit eine NAND-Verknüpfung der Signale an den Eingängen A 3 bis A 3, bezogen auf den Ausgang D der Verknüpfungsschaltung.

Im Strang B sind die Transistoren TB 2 und TB 3 Verarmungs-Feldeffekt-Transistoren, die stets, d.h. auch bei einem niedrigen Signal am Eingang B 2 bzw. B 3 leitend sind. Die Reihenschaltung des Strangs B ist somit bereits vollständig leitend, wenn bei entsprechenden hohen Signalen an den Eingängen VG und Φ 1 nur der Eingang B1 ein hohes Signal erhält Der Grund für diese Maßnahme ist, daß in der Praxis eine wesentlich größere Anzahl von einzelnen Strängen mit jeweils einer wesentlich größeren Anzahl von Transistoren vorhanden sind, die verschiedene Kombinationen der gleichen Eingangssignale entschlüsseln sollen, so daß die ganze Anordnung als Matrix aus den Reihenschaltungen von Transistoren und diese kreuzenden Eingangsleitungen aufgebaut ist Die Eingangsleitung, die in einem speziellen Strang auch mit einem niedrigen Signal die UND-Bedingung erfüllen soll, führt dann auf einen Verarmungs-Transistor. Beim Strang C ist dies beispielsweise nur bei dem Transistor TC2 der FaIL Jeder Strang stellt also eine NAND-Verknüpfung einer anderen Kombination von Eingangssignaien dar, die über die gemeinsame Verbindung mit dem Schaltungspunkt DODER-mäßig zusammengefaßt sind.
Die Funktion dieser Schaltung, d.h. der zeitliche Verlauf einzelner Signale, soll nun anhand der Fig.2 erläutert werden. Darin ist der zeitliche Verlauf dar Taktsignale ΦΪ üridi Φ 2i dargestellt, die also abwechselnd positiv werden, wobei keine Überlappung ίο auftreten c¹. f, sondern eine kleine Lücke zwischen den abwechselnden Taktsignalen auftreten muß, in der beide Taktsignale niedrig sind.

Zum Zeitpunkt to wird das Auflade-Taktsignal Φ 2 positiv, wodurch auch der Schaltungspunkt D positiv wird, da das Taktsignal Φ 1 gleichzeitig niedrig ist und alle Reihenschaltungen über die Transistoren TAO, TBO, TCO usw. sperrt Der Schaltungspunkt D erreicht dabei eine Spannung, die um die Schwellwertspannung Vm des Transistors Tt niedriger ist als der hohe Wert des Taktsignals Φ 2, der gleich der positiven Betriebsspannung VDD angenommen wird. Diese Spannung bleibt auch nach dem Ende des Taktsignal Φ 2 zunächst erhalten, da der Schaltungspunkt D eine Kapazität gegenüber anderen Schaltungsteilen mit konstanter Spannung aufweist die die Aufladung für eine gewisse Zeit aufrechterhält

Mit aem Zeitpunkt U nimmt das Taktsignal Φ1 einen hohen Wert an, so daß der Transistor Γ3 leitend wird und einen Teil der Ladung des Schaltungspunktes D auf die Kapazität des Gates des Transistors TS überträgt LJm dabei eine zu große Spannungsabnahme des Schaltungspunktes D zu vermeiden, ist der als Kapazität geschaltete Transistor T2 vorgesehen, der eine entsprechende oder etwas größere Ladung vom Taktsignal Φ 1 auf den Schaltungspunkt D überträgt Da das Gate des Transistors TS somit positiv wird, nimmt der Schaltungspunkt £die Spannung Vss an. Zu diesem Zeitpunkt ist allerdings der Transistor Γ6 gesperrt da das Taktsignal Φ 2 niedriger ist

Mit Beginn des Taktsignals Φ1 zum Zeitpunkt r_; werden außerdem die Transistoren TA 0, TB 0 und TCO leitend. Für die weitere Erläuterung werden die Transistoren TA, TB und TC zunächst unberücksichtigt gelassen bzw. durch eine ständig leitende Verbindung ersetzt Während der vorhergehenden Taktphase Φ 2 waren die Signale an den Eingängen A 1 bis A3, Bi bis B 3 und Cl bis C3 angelegt worden, und es werden derartige Signale angenommen, die die Transistoren TA 1 bis TA 3 sowie TC3 in den leitenden Zustand

so bringen und die Transistoren 7Bl und TCl sperren. Die Transistoren TB 2, TB 3 und 7"C2 sind ohnehin leitend, da es Verarmungs-Transistoren sind. Damit ist die Reihenschaltung des Strangs A bis einschließlich der Verbindung der Transistoren TA 0 und TA 1 auf das Potential des Schaltungspunktes D aufgeladen, entsprechend die Reihenschaltung des Strangs B bis zur Verbindung zwischen den Transistoren TBl und 7B2 und die Reihenschaltung des Strangs C bis zur Verbindung der Transistoren TCi und TCZ Wenn nun mit Beginn des Taktsignals Φ 1 die Transistoren TA 0 bis TCO leitend werden, bildet nur die Reihenschaltung des Strangs A eine leitende Verbindung zwischen dem Schaltungspunkt D und dem Bezugspotential Vss so daß darüber der Schaltungspunkt D entladen wird.

Durch die leitende Verbindung der Stränge B und C müssen auch diese bis zu den gesperrten Transistoren TB1 und TCl entladen werden. Diese Stränge bzw. die darin leitend geschalteten Transistoren bilden eine

erhebliche Kapazität Da die Reihenschaltung der Transistoren in den Strängen nicht beliebig niederohmig ausgeführt werden kann, sinkt die Spannung am Schaltungspunkt D und damit die Spannung am Gate des Transistors 75 nur relativ langsam. Das Taktsignal Φ1 muß nun so lange hoch sein; bis der Schaltungspunkt D siel; bis unter die Schaltspannüng des Inverters 7*4/7*5 entladen Hat, damit der Schaltungspunkt E als endgültiges Signal wieder ein eindeutiges hohes Potential annehmen kann, das mit dem folgenden Taktsignal Φ 2 über den Transistor 76 auf den Transistor 7*8, d. h. auf das D-Flipflop, übertragen wird. Da erst nach dem Ende des Taktsignals Φ1 das Taktsignal Φ 2 wieder positiv werden darf, wird damit die maximale Folge verschiedener Eingangssignale, die verknöpft werden sollen, d. h. die maximale Schaltfrequenzt stark begrenzt Entsprechend dieser Verzögerung bei der Entladung tritt auch eine Verzögerung bzw. Verlängerung der Aufladung in der folgenden Taktphase Φ 2 auf, wenn alle Stränge entladen waren und nun gleichzeitig parallel über den Auflade-Transistor Ti wieder aufgeladen werden müssen.

In F i g. 3 ist eine Verknüpfungsschaltung dargestellt, deren Ausgangsschaltung vom Transistor 73 an ebenso aufgebaut ist wie die Ausgangsschaltung nach Fi g. 1. In der Verknüpfungsschaltung selbst sind jedoch hier nur der Übersichtlichkeit halber zwei Stränge dargestellt, die je eine größere Anzahl von einzelnen Transistoren TA * bis TA 6 bzw. TB1 bis TB 6 enthalten, so daß jede Reihenschaltung eine größere Anzahl von Eingangssignalen miteinander verknüpft Die oberen Enden jeder Reihenschaltung sind nun über je einen eigenen Auflade-Transistor, nämlich den Transistor TU für die Reihenschaltung A und den Transistor 712 für die Reihenschaltung B, mit der Betriebsspannung Vdd verbundea Der Verbindungspunkt jeder Reihenschaltung mit dem zugehörigen Auflade-Transistor ist mit dem Gate eines weiteren Transistors 721 und 7*22 je Strang verbunden, und diese weiteren Transistoren liegen in Reihe zwischen dem Bezugspotential Vss und dem Ausgangspunkt D der Verknüpfungsschaltung, der über einen als Lastwiderstand geschalteten Verarmungs-Transistor TL mit der Betriebsspannung Vdd verbunden ist

Während der Taktphase Φ 2 sind alle Auflade-Transistoren TU und 7*12 leitend und laden das Gate der weiteren Transistoren Γ21 und Γ22 auf eine Spannung auf, die um die Schwellwertspannung der Auflade-Transistoren TIl und 7*12 unter der positiven Taktspannung liegt, die allgemein gleich der positiven Betriebsspannung Vdd ist, so daß alie weiteren Transistoren T21 und 7*22 leitend sind und eine leitende Verbindung zwischen dem Bezugspotential Vss und dem Ausgang D der Verknüpfungsschaltung herstellen und iiesen auf ein niedriges Potential bringen. Wenn nun in der folgenden Taktphase Φ1 keine Reihenschaltung leitend ist, bleiben alle weiteren Transistoren 7*21 und 7"22 leitend und der Ausgang D damit auf niedrigem Potential. Wenn jedoch mindestens eine der Reihenschaltungen vollständig leitend ist, z. B. der Strang A, wird das Gate des betreffenden weiteren Transistors 7*21 gesperrt und der Ausgang D damit über den Lastwiderstand TL nahezu auf das Potential der positiven Betriebsspannung Vdd gebracht, so daß nun der Ausgangs-Transistor T5 über den Transistor T3 eine positive Gatespannung erhält und so leitend wird, daß der Schaltungspunkt E ein niedriges Potential annimmt Das Signal an diesem Schaltungspunkt E ist bei der Schaltung nach Fig.3 invers zu dem Signal an diesem Schaltungspunkt £der Schaltung nach Fig. 1, was beispielsweise durch Vertauschen der Ausgänge Q und QN des Flipflops völlig ausgeglichen werden kann.

Bei dieser Schaltung nach Fig.3 braucht jede Reihenschaltung nur ihre eigene Kapazität sowie die geringe Kapazität des Auflade-Transistors sowie des '"Gates des weiteren Transistors zu entladen, jedoch nicht die Kapazität des bzw. der weiteren Stränge, so

ίο daß die Entladung sehr schnell erfolgen kann. Das gleiche gilt dann auch für die Aufladung. Dadurch hat die Schaltung nach F i g. 3 eine um ein Vielfaches höhere Schaltgeschwindigkeit wie die Schaltung nach Fig. 1.

Wenn jede Reihenschaltung aus einer sehr großen

t5 Anzahl von Transistoren besteht, stellen diese eine erhebliche Kapazität dar. Beispielsweise sei angenommen, daß bei der Schaltung in F i g. 3 alle Eingänge A t bis A 6 ein hohes Potential erhalten, so daß alle Verbindungspunkte zwischen den einzelnen Transistoren während der Taktphase Φ 2 ebenfalls auf ein hohes Potential aufgeladen werden. Wenn dann mit Beginn der Taktphase Φ 1 der Abfrage-Transistor TA 0 leitend wird, müssen die Kapazitäten aller Transistoren TA 1 bis 7*4 6, die diese gegenüber anderen Schaltungsteilen mit konstantem Potential wie dem Substrat aufweisen, entladen werden, so daß sich der Verbindungspunkt der Reihenschaltung mit dem Auflade-Transistor 7*11 und damit das Gate des weiteren Transistors 7*21 nur verzögert entladen kann.

In einem solchen Falle kann die Schaltung nach Fig.4 verwendet werden. Darin sind die einzelnen Reihenschaltungen in Teilreihen A 1 und A 2 bzw. B1 und 52 aufgeteilt In der Praxis kann jede Reihenschaltung noch in mehr Teilreihen aufgeteilt werden, ebenso wie in d?r Praxis allgemein mehr einzelne Reihenschaltungen vorhanden sind, jedoch sind der Übersichtlichkeit halber in Fig.4 nur zwei Reihenschaltungen dargestellt, die je in zwei Teilreihen aufgeteilt sind. Jede Teilreihe enthält die Reihenschaltung einer Anzahl Transistoren A 1 bis A 3 und A 4 bis A 6 bzw. B1 bis B 3 und 54 bis B 6, die über je einen eigenen Abfrage-Transistor TA 02 und TA 01 bzw. 7502 und 7501 mit dem Bezugspotential Vss und mit dem anderen Ende über je einen eigenen Auflade-Transistor 731 und 711 bzw. 732 und 712 mit der positiven Betriebsspannung Vdd verbunden sind. Die Gates der Abfrage-Transistoren TA 01, TA OZ 7*501 und 7502 erhalten alle parallel das Abfrage-Taktsignal Φ 1, während alle Auflaris-Transistoren 711, 712, 731 und 732 das Auflade-Taktsignal Φ 2 erhalten. Der Verbindungspunkt jeder Reihenschaltung mit dem zugehörigen Auflade-Transistor, der auch als Ausgang der entsprechenden Teilreihe bezeichnet werden kann, ist mit dem Gate eines weiteren Transistors 721, 722, 741 und 742 verbunden. Alle weiteren Transistoren 721 und 741 der Teilreihen A 1 und /4 2, die zu einer Reihenschaltung gehören, sind parallel geschalte:, ebenso wie die weiteren Transistoren 722 und 742 der Teilreihen 51 und 52. Die Verbindungsleitungen, die diese Parallelschaltung be-

so wirkt ist nach unten herausgezogen und führt gegebenenfalls in entsprechender Reihe zu weiteren Teiischaltungen.

Die Parallelschaltungen der weiteren Transistoren 7'21 und 741 sowie 722 und 742 sind wiederum in Reihe zwischen der Bezugsspannung Vss und dem Ausgang D der Verknüpfungsschaltung geschaltet Dieser Ausgang D ist in gleicher Weise wie bei der Schaltung nach Fi g. 3 über den Lastwiderstand TL mit

der positiven Bezugsspannung Vqp und über den Transistor T3 mit dem Ausgangstransistor 7*5 verbunden.

Während der Taktphase Φ 2 werden die Ausgänge aller Teilreihen auf ein positives Potential aufgeladen, so daß alle Weiteren Transistoren T2i, T41, Γ22 und 7*42 leitend sind und damit der Ausgang D der Verknüpfungsschaltung auf niedrigem Potential liegt. Wenn während der anschließenden Taktphase Φ1 nur eine Teilreihe leitend ist, beispielsweise die Teilreihe A2 w infolge positiver Eingangssignale an den Eingängen A 1 bis A 3, geht der Ausgang der Teilreihe A 2 auf ein niedriges Potential und sperrt damit den weiteren Transistor T41, jedoch ist, wenn die Teilreihe A 1 beispielsweise durch ein niedriges Signal an einem der Eingänge A 4 bis A 6 gesperrt ist, der weitere Transistor T21 weiterhin leitend, so daß, wenn die Teilreihen B1 und B 2 ebenfalls gesperrt sind, der Ausgang D der Verknüpfungsschaltung weiterhin auf niedrigem Potential bleibt Dies entspricht dem Zustand der Schaltung nach F i g. 3, wenn beide vollständigen Reihenschaltungen gesperrt sind, da mindestens einer der Eingänge A 4 bis A 6 sowie B i bis B 6 ein niedriges Signal erhält und der zugehörige Transistor TA 4 bis TA 6 bzw. TB1 bis TB 6 gesperrt ist. Erst wenn bsi der Schaltung nach Fig.4 beide dargestellten Teilreihen Ai und A2 leitend sind, haben beide Teilreihen ein niedriges Ausgangssignal, so daß die weiteren Transistoren T21 und T41 beide gesperrt sind und damit die Verbindung zwischen dem Bezugspotential Vssund dem Ausgang D unterbrochen ist, so daß letzterer ein hohes Potential annimmt Dies entspricht dem Zustand der Schaltung nach Fig.3, wenn eine Reihenschaltung vollständig leitend ist Bei gleichen Eingangssignalen an den Eingängen A i bis A 6 und B \ bis B 6 ergeben sich bei beiden Schaltungen nach F i g. 3 und F i g. 4 die gleichen Ausgangssignale am Ausgang D, so daß diese Schaltungen bezüglich der logischen Verknüpfung völlig gleichwertig sind.

Ein Unterschied zwischen diesen beiden Schaltungen nach F i g. 3 und F i g. 4 ergib! sich jedoch bezüglich der Geschwindigkeit der Entladung bzw. der Zeitverzögerung, mit der nach Beginn der Taktphase Φ 1 bei einer vollständig leitenden Reihenschaltung der Ausgang D ein hohes Potential annimmt. Bei der Schaltung nach F i g. 3 muß dann über den Abfrage-Transistor TA 0 die Ladung der gesamten Reihenschaltung A abfließen, während bei der Schaltung nach F i g. 4 über jeden der Abfrage-Transistoren TAOi und TA02 jeweils die Ladung nur einer Teilreihe abfließen muß, was naturgemäß wesentlich schneller erfolgt

In der Praxis ist die zweckmäßigste Anzahl von Teilreihen, in die jede Reihenschaltung aufgeteilt wird, abhängig von der Anzahl der Transistoren der gesamten Reihenschaltung sowie von der geforderten Schaltgeschwindigkeit der Verknüpfungsschaltung. Eine zu große Anzahl von einzelnen Teilreihen ist jedoch auch nicht zweckmäßig, da dann die Kapazität der parallel geschalteten weiteren Transistoren zunimmt und bei einer leitenden vollständigen Reihenschaltung das Ansteigen der Spannung am Ausgang D durch diese Kapazität mehr verzögert wird als die Entladung der einzelnen Teiireihen durch eine größere Anzahl von in Reihe geschalteten Transistoren.

Hierzu 3 Blatt Zeichnungen

Claims (3)

Patentansprüche:

1. Verknüpfungsschaltung in 2-Phasen-MOS-Technik mit mehreren gleichen Verknüpfungsgliedern, die je aus einer Reihenschaltung von die zu verknüpfenden Eingangssignale empfangenden MOS-Transistoren sowie eines ein Abfrage-Taktsignal empfangenden Abfrage-MOS-Transistors bestehen, wobei das eine Ende jeder Reihenschaltung mit einem Bezugspotential und das andere Ende der Reihenschaltung über mindestens einen Auflade-MOS-Transistor, der das Auflade-Taktsignal empfängt, wobei die Abfrage-Transistoren und der Auflade-Transistor niemals gleichzeitig leitend sind, mit einer Betriebsspannung verbunden ist und von der von der Betriebsspannung abgewandten und mit den Reihenschaltungen verbundenen Hauptelektrode des Auflade-Transistors bzw. der Auflade-Transistoren das Musgangssignal der Verknüpfungsschaltung abgeleitet ist das dem Gate mindestens eines Ausgangs-MOS-Transistors zugeführt wird, der bei einer Spannung am Ausgang der Verknüpfungsschaltung zwischen der Betriebsspannung und einem Bruchteil davon ein eindeutig niedriges Signal abgibt, dadurch gekennzeichnet,daß bei Verwendung je eines eigenen Auflade-Transistors TIl, Γ12) für jede Reihenschaltung (A, B...) die mit der Reihenschaltung verbundene Hauptelektrode jedes Auf -.de-Transistors (T 11, T12) außerdem mit dem Gate je eines weiteren Transistors (Γ21, Γ22) verbunden ist, wobe^; die "fiteren Transistoren (T21, Γ22) in Reihe zwischen dem Bezugspotential (Vss) und einem mit der Betrebsspannung (V_Dd) verbundenen gemeinsamen Lastwiderstand (TL) geschaltet sind und der Verbindungspunkt (D) des Lastwiderstandes (TL) mit den weiteren Transistoren (TU, T22) den Ausgang der Verknüpfungsschaltung darstellt

2. Verknüpfungsschaltung nach Ansprach 1, dadurch gekennzeichnet, daß jede Reihenschaltung (A, B...) in mehrere Teilreihen (Ai,A2.._nBl,B2..) unterteilt ist, von denen jede Teilreihe einen eigenen Auflade-MOS-TransistorfTli, τ 12, Γ31, T32)und einen eigenen Abfrage-MOS-Transistor (TA 01, TBOi, TA 02, TB 02} enthält, die parallel von den Taktsignalen (Φ 1, Φ 2) gesteuert werden, daß die mit der Teilreihe verbundene Hauptelektrode jedes Auflade-MOS-Transistors (TU, T12, T31, Γ32) außerdem mit dem Gate je eines weiteren MOS-Transistor:- (T21, 722, TM, T42) verbunden ist wobei die entsprechenden Hauptelektroden der weiteren Transistoren (T 21. T41; T22, T42) der Teilreihen (Ai, A 2; Bi, B2) jeweils einer Reihenschaltung (A, ts) miteinander verbunden sina und die weiteren Transistoren T21, T41; T22, T42) verschiedener Reihenschaltungen (A, B) in Reihe zwischen dem Bezugspotential (Vss) und dem gemeinsamen Lastwiderstand (TL) geschaltet sind.

3. Verknüpfungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet daß der gemeinsame Lastwiderstand (TL) ein Verarmungs-MOS-Transistor ist, dessen Gate mit dem Ausgang (D) der Verknüpfungsschaltung verbunden ist.