DE3001557A1 - Abstandssimulation durch fernsteuerung an einem pult einer datenverarbeitungsanlage - Google Patents

Abstandssimulation durch fernsteuerung an einem pult einer datenverarbeitungsanlage

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DE3001557A1
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DE19803001557
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Gerard Segarra
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Koninklijke Philips NV
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Philips Gloeilampenfabrieken NV
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    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
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Description

12.11.1979 ^-C- 3Qϋ ί
Abstandssimulation durch Fernsteuerung an einem Pult einer Datenverarbeitungsanlage
Die Erfindung betrifft ein Datenverarbextungssystera mit mehreren im Abstand voneinander angeordneten Verarbeitungseinheiten von verschiedenen Typen, die an eine entfernte Uberwachungs- und Steuerzentrale angeschlossen sind.
Die Abstandssimulation der normalerweise am Pult einer Datenverarbeitungsanlage zur Verfügung stehenden Befehle ist in mehreren neuen Anwendungsmöglichkeiten wichtig, die die im Abstand voneinander liegenden Systeme haben, von denen ein kennzeichnendes Beispiel ein automatisches Steuersystem ist. Der Vorteil der Verwendung eines aufgeteilten Systems lässt sich damit erläutern, dass die verschiedenen, programmierbaren Aufgaben von jeder im Abstand angeschlossenen Verarbeitungseinheit verarbeitet werden, während die allgemeine Steuerung des Systems in der Uberwachungs— und Steuerzentrale verbleiben kann, die durch Fernsteuerung an eine jede der im Abstand aufgestellten Verarbeitungseinheiten angeschlossen ist.
Die Zentrale kann den Zustand jeder Verarbeitungs— einheit bei der Übertragung der Befehle aus dem Pult der Datenverarbeitungsanlage oder anderer diagnostischen Befehle zur Ausführung durch die Verarbeitungseinheiten und bei der Analyse der Ergebnisse dieser ausgeführten Befehle überwachen. Diese Befehle können in der Zentrale programmiert werden, und in diesem Fall werden die periodischen Überprüfungen des Zustands der Verarbeitungs-r einheiten automatisch durchgeführt; ausserdem können die auf einer Analyse der Überprüfungen basierenden diagnostischen Vorgänge automatisch erfolgen.
Auf obige Weise werden nachstehend verschiedene gleichartige Systeme beschrieben. Ein System beschreibt die Anordnung zur Durchführung von Wartungsoperationen in einem System der Mehrfachbearbeitung, in dem eine
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besondere Einrichtung mit von einer Wartungszentrale aus gesteuerten Schieberegistern zum Durchführen der diagnostischen Prüfungen verwendet werden kann. Dies erfordert, dass die Wartungseinrichtung über einen besonderen Prüfungsbus an die Verarbeitungseinheit angeschlossen wird. Die diagnostischen Prüfungen, die unter Verwendung dieser Technik durchgeführt werden können, sind auf statische Befehle beschränkt, für die die besondere Einrichtung ausgelegt wurde. Ein anderes System beschreibt die Fehlerortung ausserhalb eines Datenverarbeitungssystems, wobei die entsprechende Schnittstelle in einen besonderen Prüfungszustand gebracht wird und alle Verbindungen von und nach der Schnittstelle zur Simulationseinrichtung umschalten. Also sind der Prüfungszustand und der normale Betriebszustand des Systems zwei verschiedene Zustände. Ein anderes, auf die eingangs erwähnte Weise beschriebenes System überprüft die peripheren Einheiten, indem es in den Prüfungszustand umschaltet, in dem die peripheren Einheiten durch andere Anordnungen gebildet werden.
Der Erfindung liegt die Aufgabe zugrunde, eine flexiblere-diagnostische Kapazität in einem aufgeteilten Verarbeitungssystem zu schaffen. Die Simulationseinrichtung ist derart ausgelegt, dass die programmierte Logik und Speicherung, die Elemente wie Mikroprozessoren, frei programmierbare logische Anordnungen (FPLA), programmierbare Festwertspeicher (PROM), Lese/Schreib-Speicher mit Direktzugriff (RAM) und "first in, first out"-Speicher (FIFO) enthalten, zum Decodieren, Simulieren und Überwachen der Simulationsergebnisse anderer, in der Zentrale programmierter Befehlsfolgen geändert werden können. Dies kann durch die Definition einer neuen Befehlsfolge oder einer ergänzenden Befehlsfolge für Simulierung ergänzt werden sowie durch die Zugabe der erforderlichen Codes für die Simulationseinrichtung, die nicht nur programmiert und mikroprogrammiert, sondern auch für Mikroprogrammierung ausgelegt ist. ~
Die Aufgabe der Erfindung wird bei einem System der eingangs beschriebenen Art dadurch gelöst, dass es
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ausserdem folgende Elemente enthält
a. eine mikroprogrammxerte Logik in den Verarbeitungseinheiten angeordneten Speichern, welche Logik zum Decodieren und Nachbilden einer Folge definierter Befehle, die die Diagnostik eines Pults einer Datenverarbeitungsanlage enthalten, und anderer Steuerbefehle aus der Zentrale eingerichtet ist, wobei die Befehle zum Nachbilden die normalerweise von den Verarbeitungseinheiten bearbeiteten Instruktionen ersetzen;
b. Mittel zum Steuern und überwachen der Ergebnisse der Nachbildungen in den Speichern und in der mikroprogrammierten Logik;
c. zusätzliche Mittel, mit denen die Speicher und mikroprogrammxerte Logik geändert werden, um die von der definierten Folge abweichenden Befehlsfolgen zu simulieren, wobei die zusätzlichen Mittel den Speichern und der mikroprogrammierten Logik zugeordnet sind;
d. Fernsteuermittel zum Übertragen der Naclibildungsbef ehle, die die Zentrale auf die Verarbeitungseinheiten tiberträgt, und zum Übertragen der Ergebnisse der Simulationen, welche Ergebnisse von den Verarbeitungseinheiten auf die Zentrale übertragen werden.
Die benutzten detaillierten Mittel werden in der Beschreibung der Ausführungsbeispiele der Erfindung erläutert. Also können die besonders flexiblen Steuer- und Diagnosebefehle für genaue Anwendungen mit einer einfachen Systemkonzeption aufgebaut werden.
Ausserdem wird kein besonders komplizierter Prüfungsbus benötigt. Der Befehl für die Simulation der Durchführung gelangt im allgemeinen zur Einrichtung der Verarbeitungszentrale der entfernten Verarbeitungseinheit, wodurch die Einrichtungen optimal ausgenutzt werden und damit die Simulationsfähigkeit eines grossen Befehlsbereichs gewährleistet ist.
Ein Vorteil der Erfindung besteht in der Begrenzung der Belastung der Verarbeitungseinheit bei der Überwachung.
Es gibt dabei zwei mögliche Zustände: a. die Befehle werden direkt beim Empfang ausgeführt;
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in diesem Fall ist die Belastung der Verarbeitungseinheit eine Funktion der Ubertragungsgeschwindigkeit der Befehle auf der Kommunikationsleitung. Dies ist der Entriegelungszustand (UNLOCK).
b. die Befehle werden in einen Pufferspeicher geschrieben und nacheinander in der Empfangsreihenfolge beim Empfang eines besonderen Befehls "UNLOCK" ausgeführt. Die Belastung der Verarbeitungseinheit ist von der Übertragungsgeschwindigkeit auf der Kommunikationsleitung unabhängig und verringert sich während der Durchführung durch die entsprechende Verbindungseinheit. Es ist der Verriegelungszustand (LOCK).
Diese und andere Vorteile der Erfindung werden bei der folgenden Beschreibung einer bevorzugten Ausführungsform nach der Erfindung ausführlich erläutert. Die Beschreibung bezieht sich auf die Serie von P8OO Minicomputern, hergestellt von Philips Data Systems. Nur die die vorliegende Erfindung betreffenden Abschnitte eines P8OO-Systems werden beschrieben. Die detaillierten Beschreibungen eines P8OO-Systems können an Hand der aufgeführten Referenzen gefunden werden.
Ausführungsbeispiele der Erfindung werden nachstehend an Hand der Zeichnung näher erläutert. Es zeigen
Fig. 1 ein Blockschaltbild eines im Abstand ange— ordneten Datenverarbeitungssystems mit den wichtigsten Elementen,
Fig. 2 ein Funktionsdiagramm der Simulationseinheit mit den wichtigsten Funktionsblöcken und ihren Anschlüssen,
Fig. 3 ein Diagramm mit den wichtigsten logischen Zuständen des Zustandssortierers, der bei der Simulation der aus einer Steuer- und Uberwachungszentrale ankommenden Befehle verwendet wird,
Fig. h ein Ablaufschema mit der allgemeinen, vom Zustandssortierer benutzten Simulationsfolge, wenn er Befehle nachbildet,
Fig. 5 eine logische Blockschaltung mit den spezifischen Elementen der Simulationseinheit der Verarbeitungszentrale und mit den Verbindungen des Busses, die für die
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Simulation und die Ausführung der Befehle notwendig ist, Fig. 6 bis 16 die einzelnen AblaufSchemen mit der Beschreibung der detaillierten Nachbildung jedes decodierten Befehls aus der beschriebenen Befehlsfolge nach der Erfindung,
Fig. 17 und 18 die AblaufSchemen mit der Beschreibung, der Steuerfolgen der Decodierung der in der vorliegenden Erfindung beschriebenen Befehle,
Fig. 19 ein Ablaufschema mit der Beschreibung der Steuerfolge des verwendeten Ausgangs für die Steuerung der Übertragung der Ergebnisse der ausgeführten Befehle,
Fig. 20 bis 30 einzelne AblaufSchemen mit der Beschreibung jeder Befehslsteuerfolge.
Der Anhang enthält:
a. eine Definition des Simulationsbusses zwischen der Simulationseinheit und der Verarbeitungszentrale in einer im Abstand angeordneten Verarbeitungseinheit; b. eine Definition einer Modem-Schnittstelle gemäss der Beschreibung in CGITT V24/V28.
Der Aufbau der Minicomputer P8OO und die Einzelheiten der peripheren Geräte sind in nachstehenden, von Philips-Data-Systems ausgegebenen Veröffentlichungen beschrieben:
1. P 856 M/P 856 M CPU, Kundendienstanleitung 511I-99I-2695X 2. P 856 M/P 857 M, System-Handbuch 5122-991-26931.
In Fig. 1 sind die wichtigsten Elemente eines räumlich verteilt angeordneten Datenverarbeitungssystems (DPS) nach der Erfindung dargestellt. In Fig. 1 bezeichnet 20 räumlich verteilt angeordnete Verarbeitungseinheiten (DPU). Eine Datenverarbeitungseinheit 20 enthält einen Prozessor (CPU) 10, einen Speicher 11 und eine Simulationseinheit (SU) 12, die die Simulation des Diagnosepults und anderer Befehle verwirklicht. Der Universal-E/A-Bus (GPS) zwischen dem Prozessor 10, dem Speicher 11 und der Simulationseinheit 12 ist mit 13 und der Pultbus (SB) für die Simulation zwischen dem Prozessor 10 und der Simulationseinheit mit 14 bezeichnet. Die Steuer- und Uberwachungszentrale (CPCS) ist mit 21 bezeichnet und enthält einen Prozessor 16,
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üblicherweise mit grösserer Kapazität als die des Prozessors 10, einen Speicher 17> normalerweise von einem anderen Typ und mit einer Geschwindigkeit und Kapazität grosser als die des Speichers 11 eines Prozessors 20 sowie mindestens eine Steuereinheit 18 zur Steuerung der Datenübertragungen zu den Datenverarbeitungseinheiten 20.
Ein Modem 15, der asynchron arbeitet, ermöglicht die Datenübertragung zwischen einer Datenverarbeitungseinheit 20 und der Steuereinheit (CPCS) 21 über eine asyn- chrone Fernsteuerleitung 19» die eine Zweirichtungsleitung sein kann. Die Geschwindigkeit der Leitung 19 kann im Bereich von 110, 150, 300, 600, 1200, 2^00 und 96OO Bits/s oder darüber liegen, wenn nötig.
Die Schnittstelle des Modems und die Datenverbindungen entsprechen den internationalen Normen der CCITT V24/V28 und werden mit definierten Signalen und Schaltungen betrieben. Wenn bei der Datenverarbeitungseinheit 20 und der Steuereinheit 21 der Modem I5 für die Verbindung mit der Leitung verwendet wird, ist bei einer Datenverarbeitungseinheit 20 der Modem I5 an die Simulationseinheit 12 und bei einer Steuereinheit 21 an eine Leitungssteuereinheit angeschlossen. Die Simulationseinheit 12 und die Leitungssteuereinheit 18 sind die Modem-Schnittstellen entsprechend CCITT V24/V28, wodurch die Standardisierung der Datenübertragung möglich gemacht wird.
In Fig. 1 ist eine Steuer/Uberwachungseinheit 21 mit mehreren Datenverarbeitungseinheiten 20 in einer Konfiguration vom Typ "multipoints" verbunden. Diese Art der Verbindung ist wirtschaftlich für ein Datenverarbeitungssystem, in dem sich mehrere Datenverarbeitungseinheiten verhältnismässig dicht zum Beispiel beim gleichen Gebäude oder beim gleichen Werk befinden. In diesem Fall können die Modems durch leistungsfähigere und preisgünstigere Elemente ersetzt werden. Die Verbindungen vom Typ "Punkt zu Punkt" einer Steuer/Uberwachungseinheit 21 zu mehreren Datenverarbeitungseinheiten 20 werden auch verwendet, wenn weiter entfernte Verbindungen notwendig sind. In diesem Fall ist in der Steuer/Uberwachungseinheit 21 ein Modem 15
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für jede angeschlossene Datenverarbeitungseinheit 20 und zumindest eine Steuereinheit 18 erforderlich. Die Anzahl der Steuereinheiten 18 ist von genauen Angaben wie der Geschwindigkeit der angeschlossenen Leitung, den Anzahlen der Verbindungen usw. abhängig, aber dies bezieht sich nicht auf die vorliegende Erfindung.
In Fig. 2 ist ein Arbeitsschema mit den wichtigsten Elementen und den Verbindungen der Simulationseinheit 12 dargestellt. Alle in der Fig. 2 dargestellten Schnittstellen sind in der TTL-Technolοgie ausgeführt, um sie an die in der Serie P8OO benutzte Technik anzupassen. Die Elemente 22a und 22b sind die Schnittstellen der Adressen und Daten zwischen der Simulationseinheit 12 und dem Universal-E/A-Bus. Der Unxversal-E-A-Bus 13 ist in zwei Teilen 22a und 22b getrennt dargestellt. In Wirklichkeit sind 22a und 22b Teile der gleichen Schnittstelle, und die Trennung in Fig. 2 ist aus Gründen der Übersichtlichkeit durchgeführt. Die Adresschnittstelle 22a ist mit dem Prozessor 10 und der Speicher 11 über den Unxversal-E/A-Bus 13 mit den Adressleitungen MAD verbunden. Die Adressschnittstelle 22a erhält die Adressxerungsdaten an einem Adressierungsbus 50 mit 16 Leitungen, die entweder aus dem Dxrektadressxerungs—Speicherelement (DMA) 36 über einen Adressierungsbus 51 mit 16 Leitungen oder aus den Eingangsadress-FIFOs AIF1 29 und AIF2 30 zu einem Adressbus 52 führen. Ein FIFO ist ein Speicher vom Typ "first in, first out" mit einer Speicherkapazität. Die FIFOs, die bei dieser Erfindung verwendet werden, haben eine Breite von 8 Bits und eine maximale Speicherkapazität von 64 Zeichen oder Wörter von je 8 Bits. Die bei dieser Erfindung benutzten FIFOs sind vom Typ 2482 in der Herstellung von der Firma Advanced Memory Devices, aber es sind andere FIFOs mit den gleichen allgemeinen Eigenschaften verfügbar und auch verwendbar. Ein Multiplexer^ 24. von 16 Bits wählt beim Empfangen des Befehls aus dem Zustandesortierer (SS) 34 den entsprechenden Eingangsbus 5I odea?- 52 für die Datenübertragung auf den Bus 50.
Die durch die Adresschnittstelle 22a am Universal-
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E/A-Bus 13 erhaltenen Adressen werden auf den Adressbus mit 16 Leitungen übertragen, gelangen an einen Assoziativspeicher (CAM) 35 und an die mit 27 und 28 bezeichneten Ausgangsadress- und Daten-FIFOs DAOF1 und DA0F2. Die auf den Bus 53 übertragene 16-Bit-Adresse wird auf zwei Adressen von je 8 Bits verteilt, wenn die FIFOs DAOF1 27 und DAOF2 28 gefüllt werden. Die zwei Multiplexer 25 und 26 von je 8 Bits wählen beim Empfang des Befehls aus dem Zustandsortierer Jh die entsprechenden Eingänge, wenn der Befehl simuliert wird, d.h. entweder die Adresse vom Bus oder die Daten aus dem Bus 6k oder auch den Simulationscode aus dem Bus 14. Die zwei Busse53 und 6k sind an den Universal-E/A-Bus I3 angeschlossen.
Die FIFOs DAOF1 27 und DAOF2 28 nach Fig. 2 dienen zur Zwischenspeicherung und werden für die Übertragung der den simulierten Befehl betreffenden Daten verwendet, wobei ihre Ladung beim Empfang des Befehls aus dem Zustandssortierer 3k durchgeführt wird, wenn der Befehl simuliert wird. Venn ein Zeichen für die Übertragung bereitsteht, gelangt eine Unterbrechung OUF aus dem DAOF1 27 oder aus dem DA0F2 28 zum Mikroprozessor kO, der das entsprechende Zeichen dem Bus 56 mit 8 Leitungen zuführt und für die endgültige Übertragung auf die Steuer/Uberwachungseinheit 21 die universelle asynchrone Sende-/Empfangseinrichtung (UART) 37 füllt.
Die FIFOs AIF1 29 und AIF2 30 dienen zum Speichern der Adresse beim Empfang eines Befehls. Diese Adresse wird dem AIF1 29 und dem AIF2 30 über die Sende/Empfangseinrichtung 37 sowie dem Bus 56 zugeführt, wenn der Empfang des Befehls vollständig ist und diese Adresse beim Simulieren des Befehls auf den Adressbus 52 übertragen wird.
Die Dateneingangs-FIFO-Speicher DIF1 3I und DIF2 dienen zum Speichern der mit dem Befehl erhaltenen Daten und werden über die Sende/Empfangseinrichtung 37 am Bus gefüllt. Ihre Inhalte werden bei der Nachbildung des Befehls für die richtige Durchführung des Befehls dem — Datenausgangsbus 61 mit 16 Leitungen zugeführt und kehren am Ende der Simulation zum Mikroprozessor für die endgültige
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Übertragung auf die Steuer/Uberwachungseinheit 21 zurück.
Der Befehls-FIFO (CF) 33 speichert die ankommenden Befehle aus der Steuer/Uberwachungseinheit 21 sowie die Anzahl der betreffenden Parameter nach ihrer Decodierung im Mikroprozessor kO. Der CF 33 wird über den Bus 56 gefüllt, die gespeicherten Befehle werden im Zustandssortierer 3^ übersetzt, der zur Simulation die erforderlichen Folgen erzeugt.
Der SS 3k ist ein Element, das eine Anordnung programmierbarer logischer Schaltungen, d.h. FPLA, vom Typ Signetics 82 S1OO oder ähnlich enthält. Der Zustandssortierer 3h hat eine Grosse von 16 Bits, und die Zustände seiner Ausgänge sind von den verschiedenen Zuständen seiner Eingänge abhängig. Die Zustände der in verschiedene Felder eingeteilten Eingänge sind durch den Befehls-FIFO 33 definiert. Die Ausgänge des Zustandssortierers 3^- dienen zum Steuern der verschiedenen Funktionsblöcke nach Fig. bei der Simulation der verschiedenen Befehle und zum Steuern der Simulationsschnittstelle 23, damit die übertragenen Signale auf den Prozessor 10 am Simulationsbus den genauen, vom Prozessor 10 auszuführenden Befehl definieren. Also ersetzen die aus der Steuer/Uberwachungseinheit 21 erhaltenen und vom Zustandssortierer 3^ decodierten Befehle die normalerweise vom Prozessor 10 verarbeiteten Befehle vom Pult. Der Simulationsbus 14 ist im Anhang definiert. Der Simulationsbus 14 simuliert die gespeicherten Befehle, wenn er den Befehl "UNLOCK" erhält. Die Entwicklung des Zustandssortierers 3^· in den verschiedenen Zuständen wird nachstehend näher erläutert.
Der Assoziativspeicher 35 ist ein Speicher mit h Wörtern mit einer Grosse von 20 Bits. Der Ausgang MATCH des Assoziativspeichers 35 ist wirksam, wenn eine Gleichheit zwischen der Eingangsadresse und einem der 4 Wörter herrscht, die darin gespeichert sind. Das wirksame Signal MATCH benutzt der Zustandssortierer 3^ zum Ausführen eines Befehls CPU HALT (Stoppen des Prozessors) für die geeignete und bereits gespeicherte Adresse sowie zum übertragen der entsprechenden Speicheradresse auf die Steuer/Uberwachungs-
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einheit 21. Die Busse 53 ι 56 und 62 (ein Bus mit 16 Leitungen, der die Verbindung zwischen dem Assoziativspeicher 35» der Sende/Empfangseinrichtung, dem Mikroprozessor ko und dem programmierbaren Festwertspeicher PROM kl herstellt) können die Eingänge zum Assoziativspeicher 35 darstellen.
Das Direktadressierungs-Speicherelement 36 ermöglicht den Direktzugriff zum Speicher 11 der Datenverarbeitungseinheit 20. Das DMA 3<5 benutzt zwei Register von je 16 Bits, von denen eines die Startadresse des Speicherblocks und das andere die Grosse des Speicherblocks definiert. Das DMA enthält eine arithmetische Einheit und einen programmierbaren Festwertspeicher, wodurch arithmetische Operationen möglich werden, um die Übertragung des Speicherblocks zu steuern. Bei der Übertragung eines Speicherblocks ist das DMA 36 der Meister und steuert den Universal-E/A-Bus 13· Als Eingänge dienen die Busse 56 und 6k (Befehl, Blockgrösse und Startadresse), während die Ausgabe über den Bus 51 erfolgt (Speicheradresse (11) des zu übertragenden Yorts).
Die UART 37 versorgt die Serie-Parallel-Umsetzung der auf der Leitung 19 erhaltenen Information und die Parallel-Serie-Umsetzung der auf die Leitung I9 übertragenen Daten. Die UART 37 ist ein im Handel erhältliches logisches Element z.B. vom Typ INTEL 825I. Ausserdem steuert die UART 37 die Bildung-von Zeichen und führt eine Vertikalprüfung (VRC) aus. Die Vertikalprüfung liefert ein Paritätsbit (es ist eine Wahl zwischen gerader und ungerader Parität möglich) im Ausgangsbetrieb und prüft das Paritätsbit im Eingangsbetrieb. Wenn ein Paritätsfehler detektiert wird, wird der betreffende Befehl nicht simuliert, und eine Datenverarbeitungseinheit 20 spricht nicht auf einen Befehl aus der Steuer/Uberwachungseinheit 21 an.
Der Modemregler 38 steuert den Dialog am Bus ^k zwischen der Modem-Schnittstelle k2 und der UART 37. Die Modem-Schnittstelle 42 entspricht den Bestimmungen der ~ CCITT V 28, also können die verschiedenen Modem entsprechend den internationalen Normen der CCITT verwendet werden.
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Der Taktgeber 39 erzeugt die von UART 37 zur Übertragung asynchroner Zeichen benutzten Impulse mit einer 16—fach grösseren Geschwindigkeit in bezug auf die Frequenz der Leitung 19· Der Taktgeber erzeugt die vom Mikroprozessor 4θ benutzten Impulse mit einer Grundfrequenz von 4 MHz.
Der Mikroprozessor 4θ ist ein System mit einer Grosse von 8 Bits wie INTEL 8Ο85 oder ähnlich. Der Mikroprozessor 4θ führt die notwendigen Folgen für die Decodierung der in der CPCS 21 erhaltenen Befehle durch; ausserdem steuert er die Wechselwirkung zwischen den bereits beschriebenen Funktionsblöcken und versorgt die allgemeine Steuerung der Simulationseinheit 12. Dies ist von den im Speicher 41 gespeicherten Programmen abhängig, welcher Speicher einen PROM-Teil und einen RAM-Teil enthält. Die ergänzenden Befehle können zugefügt werden, oder es können die bestehenden Befehle durch die Änderung des Zustandssortierers 34 und durch die Abwandlung oder Änderung der Programme im PROM-Teil des Speichers 41 geändert werden. Ausserdem kann der allgemeine Befehl der Simulationseinheit 12 durch den Mikroprozessor 4θ mit Hilfe der Änderung des Befehlsprogramms im PROM 41 leicht geändert werden, entweder durch eine elektronische Neuprogrammierung oder durch den Ersatz dieses PROM-Teils.
Das Unterbrechungssystem 43 enthält mehrere bistabile Kippstufen, die je durch ein besonderes Unterbrechungssignal auf 1 gestellt werden können. Die wichtigsten Unterbrechungen sind:
INCHR: UART 37- hat ein Zeichen von der Leitung 19 zur Decodierung durch den Mikroprozessor 4θ empfangen; OUCHT: UART 37 steht bereit zum Übertragen eines Ausgangszeichens auf die Leitung 19»
OUF : DAOF1 27 und DA0F2 28 stehen zum übertragen bereit; DMA : DMA steht zum Übertragen bereit.
Die Ausgänge der Kippstufen bzw. Flipflops sind in einem ODER-Gatter zum Erzeugen eines gemeinsamen Unterbrechungssignals INT zum Mikroprozessor 4θ kombiniert, _ der über den Bus 56 (Unterbrechungsvektor) die Zustände der Flipflops zur Kennung der Unterbrechungsquelle abtastet,
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^r 41-
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um die entsprechende Unterbrechungsroutine ablaufen zu lassen. Die Unterbrechungssignale können verschiedene Prioritätswerte besitzen; zum Beispiel besitzt eine DMA-Unterbrechung einen höheren Prioritätswert als die anderen Unterbrechungen und wird demzufolge vor den anderen behandelt. Bei der Behandlung der Unterbrechung wird diese vom Mikroprozessor automatisch auf 0 gestellt. Das Signal INTA aus dem Mikroprozessor kO löst das Auftreten des Unterbrechungsvektors am Bus 56 aus.
Ein jeder der simulierten Befehle nach der vorliegenden Erfindung stammt aus einem Zeichensatz ASCII (American Standard Code for Information Interchange) von je 8 Bits. Das Format ist wie folgt:
EOT : Zeichen, das den Start der Folge definiert.
AD : zwei Zeichen, die die Adresse der Datenverarbeitungseinheit definieren.
XX : zwei Zeichen, die den genauen Befehl definieren.
Einige der nachstehend aufgeführten Zeichen definieren Parameter für die genauen Befehle.
Folgende Befehle werden erfindungsgemäss simuliert. Sämtliche Befehle entstammen einer Steuer/Uberwachungseinheit 21 und werden für die Simulation auf eine Datenverarbeitungseinheit 20 übertragen.
1. UNLOCK (Triggerung): EOT, AD, ENQ,(
Beim Empfang dieses Befehls kann die Simulations
einheit 12 alle folgenden Befehle simulieren, die gleich beim Empfang ausgeführt werden. Die genau Adresse AD sorgt dafür, dass nur eine einzige Datenverarbeitungseinheit 20 auf diesem Befehl . in einer Konfiguration "multipoint" anspricht.
2. LOCK (Triggerung) : EOT, AD, CAN, )
Beim Empfang dieses Befehls kann die Simulationseinheit die folgenden Befehle nicht mehr simulieren. Daher kann eine Datenverarbeitungseina hext 20 wenn nötig in einem Isolierungszustand
arbeiten. Die dm Zustand LOCK empfangenen Befehle werden zur späteren Simulation im Befehls-FIFO 1JQ gespeichert. Abhängig von der Breite der Puffer-
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speicher kann eine bestimmte Anzahl der Befehle eingeschrieben werden. Also wird im Zustand UNLOCK jeder ankommende Befehl sofort simuliert, wodurch der Prozessor 10 während der Übertragung und der Befehlsausführung gestoppt wird. Im LOCK-Zustand wird eine Befehlsserie eingeschrieben und später simuliert, wenn der UNLOCK—Befehl decodiert wird. Demzufolge ist der Prozessor 10 nur während der Befehlsausführung unwirksam. Also wird eine durch die Übertragung verursachte Verzögerung vermieden.
3. FÜLLEN DES REGISTERS: EOT, AD, C, I, Do, Dl, NR Dieser Befehl (Cl) füllt eines der 16 Register CNR) mit den zwei Datenzeichen Do und Dl. Nach der Ausführung dieses Befehls überträgt die Simulationseinheit 12 anschliessend die Befehlszeichen (Cl) und die
Daten Do, Dl auf die Steuer/Uberwachungseinheit für die Überprüfung.
k. FÜLLEN DES SPEICHERS: EOT, AD, L, M, Do, Dl, Ao, Al Dieser Befehl (LH) speist die Daten Do und Dl in den Speicher 11 der Datenverarbeitungseinheit 20 an der von Ao und Al definierten Adresse ein. Nach der Ausführung dieses Befehls überträgt die Simulationseinheit 12 die Befehlszeichen und die Daten auf die Steuer/Uberwachungseinheit 21 für ihre Überprüfung.
5. AUSLESEN DES REGISTERS: EOT, AD, R, R, NR Durch diesen Befehl (RR) werden die Befehlszeichen und der Inhalt des spezifizierten Registers CNR) zur Steuer/Uberwachungseinheit 21 zurückgeführt.
6. AUSLESEN DES SPEICHERS: EOT, AD, R, M, Ao, Al
Durch diesen Befehl (RH) kehren die Befehlszeichen und der spezifizierte Speicheradressinhalt (Ao, Al) zur Steuer/Uberwachungseinheit 21 zurück.
7. AUSLESEN DES ZUSTANDSWORTS: EOT, AD, R, S
Durch diesen Befehl (RS) kehren die Befehlszeichen 3^ und der Inhalt des Zustandsregisters (d.h. das Programmniveau, das Vorbereitungsregister, der ZustancLsflipflop, usw.) zur Steuer/Uberwachungseinheit 21 zurück.
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8. ABLAUF (RUN): EOT, AD, S, R
Dieser Befehl (SR) startet die Durchführung eines Programms durch den Prozessor 10, wobei die Programmadresse in den Befehlszähler (PC) eingegeben wird, g Die Befehlszeichen werden zur Steuer/Uberwachungseinheit 21 rückübertragen, wenn dieser Befehl ausgeführt ist.
9. INSTRUKTION: EOT, AD, N, T
Auf diesen Befehl (NT) führt der Prozessor 10 das JO Programm während der Durchführung in einem Rhythmus von jeweils einer Instruktion aus. Nach der Durchführung jeder Instruktion wird die Adresse der folgenden Instruktion über die Leitung 19 auf die Steuer/Uberwachungseinheit 21 übertragen. Also können ' die Programmverzweigungen überwacht werden. Die Befehlszeichen werden zusammen mit den Ergebnissen der Ausführung dieses Befehls übertragen.
10. IPL: EOT, AD, P, L, Do, Dl
Dieser Befehl (PL) löst die Ladung des Anfangsprogramms (!PL) entsprechend der Definition nach Do und Dl aus. Es muss ein anderer Befehl programmiert werden, z.B. AUSLESEN DES ZUSTANDSWORTS, um zu gewährleisten, dass der Flipflop RUNFA vor dem Einsatz dieses Befehls auf 0 zurückgestellt wird. Venn RUNFA auf 1 gesetzt wird, wird dieser Befehl durch den Zustandssortierer 3k nicht simuliert und also nicht vom Prozessor 10 ausgeführt. Die Befehlszeichen werden auf die Steuer/Uberwachungseinheit 21 rückübertragen, nachdem dieser Befehl ausgeführt ist.
11. MCLEAR (Rückstellung auf θ): EOT, AD, M, C Dieser Befehl (MC) stellt alle Elemente (z.B. die Zustands-Flipflops, die Indikatoren für besondere Bedingungen, usw.) in einer Datenverarbeitungseinheit 20 zurück. Wenn der Prozessor 10 gestoppt wird, d.h.
wenn der Flipflop RUNFA auf 0 zurückgestellt wird. Wenn RUNFA auf 1 gesetzt wird, wird dieser Befehl— vom Zustandssortierer 3^ nicht simuliert und also nicht vom Prozessor 10 ausgeführt. Es muss ein anderer
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Befehl wie AUSLESEN DES ZUSTANDSWORTS (RS) programmiert werden, um zu gewährleisten, dass RUNPA vor der Benutzung eines MCLEAR-Befehls auf O gesetzt wird. Venn dieser Befehl vom Prozessor 10 ausgeführt wird, werden die Befehlszeichen zur Steuer/Uberwachungseinheit 21 zurückgeführt.
12. CP UNTERBRECHUNG : EOT, AD, I, T
Dieser Befehl (IT) sendet eine Unterbrechungsanfrage auf dem dem Rechnerpult des Prozessors 10 zugeordneten Prioritätspegel.
13. STOPPEN BEI EINER VORGEGEBENEN ADRESSE: EOT, AD, H, P, C ο ,Αο,ΑΙ.
Dieser Befehl (HP) stoppt den Prozessor 10, wenn eine vorgegebene Adresse erscheint. Das Feld Co definiert die Art des Zugriffs, der den Prozessor stoppen wird, . d.h. nur lesen, nur schreiben, oder lesen/schreiben; ausserdem macht es den Befehl gültig oder ungültig. Die vorgegebene Adresse Ao, Al wird in den Assoziativspeicher 35 eingeschrieben und wenn Gleichheit zwischen dieser vorgegebenen Adresse und einer Adresse des durchgeführten Programms gefunden wird, wird der Prozessor 10 gestoppt und die entsprechende Adresse auf die Steuer/Uberwachungseinheit 21 übertragen. Der Assoziativspeicher 35.kann mehrere vorgegebene Adressen speichern.
^.ZWISCHENSPEICHER:EOT, AD, D, T, Lo, Ll, Ao, Al Der Speicherblock, dessen Anfangsadresse (Ao, Al) und dessen Länge (Lo, Ll) durch den Befehl (DT) spezifiziert sind, wird auf der Übertragungsgeschwindigkeit der Leitung auf die Steuer/Uberwachungseinheit 21 übertragen.
In Fig. 3 ist ein Zustandsdiagramm dargestellt, das die wichtigsten Zustände darstellt, in denen sich der Zustandssortierer Jk- befinden kann, um die Simulation der definierten Befehle zu überprüfen.
In Fig. 3 stellt 70 den LOCK-Zustand (Zustand 1) dar. In diesem Zustand simuliert der Zustandssortierer 3k diein den Befehls-FIFO 33 gespeicherten Befehle nicht. Beim Empfang des UNLOCK-Befehls aus dem Mikroprozessor 4θ tritt
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der Zustandssortierer 3k in den von 71 dargestellten UNLOCK-Zustand (Zustand 2).
Im UNLOCK-Zustand (Zustand Z) simuliert der Zustandssortierer 3k die in dem Befehls-FIFO 33 gespeicherten Befehle. Wenn der Befehl STOPPEN BEI EINER VORGEGEBENEN ADRESSE (PREQN) simuliert werden muss, tritt der SS 3^· in den ZUSTAND 3, der mit 72 bezeichnet ist. Wenn ein anderer Befehl als der Befehl PREQN simuliert werden muss, geht der SS 3k in den mit 73 bezeichneten ZUSTAND 7 über.
Der Zustand 3 ist der UNLOCK-Zustand mit PREQN. Der ZUSTAND mit der Bezeichnung 72 ist gleich dem ZUSTAND 2 mit der Bezeichnung 71> wobei der Unterschied ist, dass beim Detektieren des MATCH-Signals (Koinzidenz zwischen den Adressleitungen MAD 53 und einer Adresse, die vorgegeben und in den Assoziativspeicher 35 geschrieben ist) der SS 3k in den ZUSTAND 5 übergeht, der mit 7k bezeichnet ist. Sonst tritt er in den ZUSTAND 6 mit der Bezeichnung 76, der der ZUSTAND der Befehlssimulation ist, oder in den ZUSTAND 2, falls der Befehl STOPPEN BEI EINER VORGEGEBENEN ADRESSE unterdrückt wird (PREQN), bezeichnet mit 71.
Der ZUSTAND k ist der Zustand LOCK mit PREQN unter der Bezeichnung 75. Der ZUSTAND k ist gleich dem ZUSTAND mit der Ausnahme, dass dieser ZUSTAND in den ZUSTAND 5 übergeht, wenn das MATCH-Signal aktiviert wird. Beim Empfang des UNLOCK-Befehls geht der ZUSTAND k in den ZUSTAND 3 über.
Der ZUSTAND 5 mit der Bezeichnung 7k simuliert PREQN, d.h.die betreffende Adresse wird auf die Steuer/Uberwachungseinheit 21 übertragen. Der ZUSTAND 5 kann in den ZUSTAND oder in den ZUSTAND k übergehen, abhängig davon, ob der Befehl im LOCK-Zustand oder im UNLOCK-Zustand simuliert wurde.
Die mit 76 und 73 bezeichneten ZUSTANDE 6 und 7 steuern die Simulation der Befehle, wobei der Unterschied darin besteht,, dass der ZUSTAND 6 die Befehle mit PREQN (aktiv) und der ZUSTAND 7 diese Befehle mit PREQN (nichtaktiv) simulieren.
Die EntwicklungsSequenzen der Zustände und ihre
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erlaubte Richtung sind mit Pfeilen zwischen den verschiedenen Zuständen angegeben.
Fig. h zeigt das Ablaufschema mit der allgemeinen, vom Zustandssortierer "}k bei der Simulation der Befehle benutzten Sequenz. Beim Empfang des UNLOCK-Befehls tritt der Zustandssortierer 3k in den ZUSTAND 2 oder in den ZUSTAND 3 entsprechend den Sequenzen 71 und 72 nach Fig. Der Zustandssortierer kann jetzt die im Befehls-FIFO 33 gespeicherten Befehle simulieren, wobei er in den ZUSTANDEN 6 oder 7 und unter Zusendung des simulierten Befehls zum Pultbus 14 über die logische Schnittstelle 23 die Sequenz entwickelt. Für den genauen Befehl müssen bestimmte Parameter gelesen werden, dieser Vorgang ist mit 82 bezeichnet. Wenn es Parameter zu lesen gibt, werden diese Parameter gelesen, und es wird eine Prüfung des Endes der Durchführungsanfrage nunmehr ausgeführt, welche Sequenz mit 83 bezeichnet ist. ¥enn diese Prüfung vollständig ist, gelangt die geeignete Information zum Mikroprozessor kO -Sequenz 84- und es wird eine Verzweigung zum ZUSTAND 2-3 ausgeführt -Sequenz 85. Wenn bei dieser Prüfung nicht das Ende der Durchführungsanfrage detektiert wird, wird diese Prüfung wiederholt, bis die Durchführung tatsächlich erfolgt ist. Wenn es bei der Prüfung 82 keine Parameter zu lesen gibt, wird eine Verzweigung zur Prüfung 86 gemacht, die feststellt ob noch Parameter geschrieben werden müssen. Wenn nicht, ist dies das Ende der Durchführungsanfrage, und der Zustandssortierer 34 entwickelt sich im ZUSTAND 2-3 durch eine Verzweigung über den Block 85. Wenn bei der Prüfung 86 Parameter gelesen werden müssen, wird ein Synchronsignal BIOEKEY bei der Prüfung 87 untersucht.
BIOEKEY ist ein Synchronsignal vom Prozessor 10 zur Simulationseinheit 12, deren Zustandsänderung das Auftreten einer genauen Aktivität definiert. Die Aktivierung von BIOEKEY in diesem Zusammenhang definiert eine Zustandsänderung, d.h. die Triggerung geht von hoch nach niedrig (^^ ) oder von niedrig nach hoch ( _^ ) . Die Zustandsände=- rung von BIOEKEY - Prüfung 87 - löst die Übertragung der Parameter zum Universal-E/A-Bus 13 aus, wie sie durch den
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Block 86 dargestellt wird, und BIOEKEY wird nachmals bei der Prüfung 89 geprüft. ¥enn bei der Prüfung 89 BIOEKEY keine Zustandsänderung erfahren hat, werden die Parameter am Universal-E/A-Bus I3 aufrechterhalten. Wenn BIOEKEY aktiviert wird, bedeutet dies, dass die Parameter auf den Prozessor 10 übertragen werden, und der Zustandssortierer 34 entwickelt sich, im ZUSTAND 2-3 gemäss obiger Beschreibung zum Block 85.
Die detaillierte Simulation der empfangenen Befehle aus der Steuer/Uberwächungseinheit 21 wird an Hand der Fig. 5 und an Hand der Ablaufdiagramme in den Fig. 6 bis beschrieben.
In Fig. 5 ist ein logisches Blockschaltbild der Elemente der Simulais ions einheit 12, des Prozessors und des Universal-E/A-Busses 13 dargestellt, die zum Simulieren der Befehle notwendig sind. Die allgemeine Steuerung und die Führung der Simulationseinheit 12 werden nachstehend näher erläutert. Die wichtigsten Elemente der Fig. 2 sind in Fig. 5 wiedergegeben, und die anderen Elemente wie z.B. der Zustandssortierer 3k, die Signale und die logischen Verbindungen sind detailliert beschrieben. Wie bereits erwähnt, enthält der Zustandssortierer 3k eine FPLA 92 (Anordnung programmierbarer logischer Schaltungen), deren Ausgänge mit einem Zustandsregister 91 verbunden sind Das Register 9I selbst ist wieder mit dem Eingang der FPLA 92 verbunden. Abhängig vom augenblicklichen Zustand des Zustandssortierers 3k und von den am Eingang des Zustandssortierers 3^ erscheinenden Vorgängen wird das Register 9I mit dem folgenden Zustand gefüllt, der also der neue augenblickliche Zustand wird, wie an Hand der Fig. 3 beschrieben.
Der Zustandssortierer 3k hat mehrere andere Steuereingänge, wie die Befehlseingänge des Befehls-FIFOs 33, der MATCH-Eingang, das Signal Simulationsanfrage REQSIM, usw., während seine Ausgänge die Ausführung der Befehle für die Simulation durch die Übertragung der geeigneten— Steuersignale über den Pultbus 14 und-durch die Steuerung der geeigneten FIFO-Speicher steuern. Eine monostabile
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Kippstufe 93 führt den Zustandssortierer entweder in den ZUSTAND 2 oder in den ZUSTAND 3 zum Ende eines Austausch-Vorgangs oder einer Durchführung (EOE).
Der Prozessor 10 enthält einen Steuer-ROM, der die zum Durchführen des Instruktionssatzes der P8OO-Serie benutzten Instruktionen speichert. Der Generator 101 (NAG) der folgenden Adresse berechnet die Adresse der folgenden durchzuführenden Makroinstruktion und bildet einen Teil des gleichen ROM-Speichers 00. Es werden mehrere andere Arbeitsregister verwendet, die falls nötig, in der detaillierten Beschreibung eines jeden Befehls erläutert werden. Die detaillierte Beschreibung des Aufbaus der P800-Serie ist in den herangezogenen Referenzen angegeben, nur die für die Erfindung interessanten Elemente werden beschrieben Die auf den Pultbus 14 übertragenen Simulationssignale werden im Prozessor 10 - 102 in der Figur — analysiert, um die Adresse der entsprechenden Mikroinstruktion oder die Folge der Mikrobefehle für die Ausführung zu berechnen. Diea-e Mikrobefehle steuern die Ausführung des BefehlS^im Prozessor 10 und die Datenübertragung von und zu dem Universal-E/A-Bus 13· Der in Fig. 5 nicht dargestellte Speicher 11 ist mit dem Universal—E/A-Bus verbunden und wird entweder vom ROM-Speicher 100 oder vom Direktadressierungs-Speicherelement 36 bei einem DUMP MEMORY-Befehl gesteuert. Die Gesamtheit der ODER-Gatter 103 erzeugt ein Signal zum Aktivieren des NAGs 101, wenn ein Befehl simuliert werden muss. Ein logisches Element I06 erzeugt ein RESET-Signal, das alle entsprechenden Elemente in einer DPU 20 auf Null zurückstellt, wenn der MCLEAR-Befehl ausgeführt wird. Das READY-Signal meldet, dass die FIFO-Speicher 27 ... 30 geladen sind oder für einen neuen Einlesevorgang zur Verfügung stehen. Der Zustandssortierer SS 3k benutzt dieses Signal, wenn nötig, zum Veiterentwickeln. Das vom Prozessor 0 erzeugte RUNFA-Signal gibt den Zxistand des Prozessors an. Wenn RUNFA auf 1 geht, werden bestimmte Befehle wie MCLEAR und IPL von SS "}k nicht simuliert. Die Benutzung der anderen Signale wird bei der Beschreibung ihrer Verwendung erläutert.
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Fig. 6 bis 16 zeigt die Ablaufdiagramme der von SS durchgeführten Simulationsfolgen für einen jeden der definierten Befehle. Es werden nur die von CPCS 21 erhaltenen und vom Prozessor 10 ausgeführten Befehle unter der allgemeinen Steuerung von SU 12 und unter der genauen Steuerung von SS 34 beschrieben. Die normalerweise vom Prozessor ausgeführten Befehle werden bei der vorliegenden Erfindung nicht berücksichtigt.
Venn das LOCK-Signal am Eingang von SS 34 aktiviert wird, kann es die Befehle nicht simulieren, bis zum Empfang des UNLOCK-Befehls (das LOCK-Signal am Eingang von SS 34 wird gesperrt und das UNLOCK-Signal aktiviert), während sich SS 34 zum ZUSTAND 2 oder 3 gemäss der Beschreibung an Hand der Fig. 3 weiterentwickelt. SS 34 kann jetzt die in CF 33 gespeicherten Befehle decodieren und simulieren.
In Fig. 6 ist ein AbIaufdiagramm dargestellt, das die Simulation des Befehls DAS REGISTER FÜLLEN (LR) wiedergibt und diese Simulierungsfolge ist mit dem logischen Diagramm nach Fig. 5 beschrieben. SS 34 befindet sich im ZUSTAND 2 oder 3 - 120 im Ablaufdiagramm 6, beim Empfang der Simulationsanfrage REQSIM des Mikroprozessors 40 - Block 120a - der Befehl (LR) gelangt also an den Eingang von FPLA 92, der nächste Zustand von SS 34 ist der ZUSTAND 6 oder 71 wie mit 121 angegeben. Anschliessend wird der Befehl von CF 33 dem Prozessor 10 über SB 14 zugeleitet. Das Decodierungselement 94 (Fig. 5) enthält eine Anzahl logischer Gatter, die, wie im Anhang angegeben, die Befehle decodieren.
Für jede Befehlssimulation wird eine Steuerleitung aktiviert und anschliessend vom Prozessor 10 zur Ausführung des entsprechenden Befet)ls analysiert. Die Decodierung der Befehle wird vom Ausgang DECODE (DECO) von SS gesteuert. Nach der Befehlsübertragung gelangt die Registernummer (NR) zum SB 14, und die Decodierung wird durch die 4 Leitungen (RCPO ... RCP3) durchgeführt. Diese Vorgänge erfolgen im Block 122. -
Zum Ausführen dea laufenden Befehls untersucht der Prozessor 10 die Leitungen decodierter Befehle, die in
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Fig. 5 mit 107 bezeichnet sind. Das ausgewählte Mikroprogramm des ROM-Speichers 100 ist vom Typ des decodierten Befehls abhängig.
SS 3k stellt darauf die Aktivierung des BIOEKEY-Signals des Prozessors 10 fest. ¥enn BIOEKEY nicht beim Versuch 122a aktiviert wird, steht der Prozessor 10 nicht bereit zum Annehmen des Befehls, und es erfolgt eine Verzweigung zum Block 122, d.h. der Befehl (LR) und die Registernummer (NR) werden im SB 14 festgehalten, bis Ii' I.L BIOEKEY bei dem Versuch 122a aktiviert wircj (geänderter Zustand). Wenn BIOEKEY aktiviert wird, werden die Daten Do, D1 aus FIFO DIF1, 31 und DIF2, 32 über die Datenleifaingen BIO und GP 13 durch eine Kombination logischer Gatter 95 übertragen, wie im Block 124 dargestellt. Bei jeder Simulation eines Befehls werden der Befehlscode von CF 33 und die Anzahl der Parameter durch das Steuersignal SHDAOF (DAOF verschoben) in den FIFO DAOF1, 27 geschrieben, um den Mikroprozessor 4o darüber zu unterrichten, dass der Befehl simuliert ist - Block 123 in Fig. 6. Am Ende der Ausführung überträgt der Mikroprozessor kO die Ergebnisse auf CPCS 21 sowie die entsprechenden Parameter. Die Daten Do und D1 gelangen zu den Leitungen BIO - Block 126. Das Signal BIOEKEY wird bei der Prüfung 125 erneut untersucht, und wenn es nicht aktiviert ist, halten die Datenleitungen BIO die Daten Do und D1 fest, wobei eine Verzweigung zum Block 124 hergestellt wird. Die Aktivierung des BIOEKEY-Signals bei der Prüfung 125 gibt an, dass der Prozessor 10 die BIO-Leitungen gelesen hat und daher den betreffenden Befehl ausführt.
Der Inhalt von CF 33 und von PXFO DIF1, 31 und DIF2, 32 wird beim Befehl des SHCFDIF-Signals verschoben, um den folgenden Befehl für die Simulation zu positionieren, wobei der Inhalt der Leitungen BIO unter dem Befehl der Signale SHDAOF und SELECT in die FIFO DAOF1, 27 und DAOF2, 28 geschrieben wird und wobei SS 3k in den ZUSTAND 2 oder weitergeht, welche Funktionen mit 126 in Fig. 6 bezeichnet sind. Also werden die in den Mikroprozessor 10 geladenen Daten Do und D1 in den Pufferspeichern DAOF (27 und 28)
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für endgültige Übertragung nach CPCS 21 neu eingeschrieben, welche Einheit 21 die Daten überprüft. Diese Pufferspeicherung ist notwendig, um den Prozessor 10 nicht zu verzögern. Der Prozessor 10 führt die Befehle bei einer viel grösseren Geschwindigkeit als SIi 12 aus, die die Ergebnisse dieser Ausführung nur mit der Geschwindigkeit der Leitung übertragen kann.
Der Prozessor 10 liest die Daten der Leitungen BIO von GPB 13 und speichert sie in das allgemeine Register 104, das der Befehl definiert. Die zurückzulegende Strecke (wie in Fig. 5 dargestellt) verläuft über den Multiplexer 108, das Register M 109, die ALU-Einheit 105, den Multiplexer 110 und das Register L 111, welche Elemente alle durch die entsprechenden Mikrobefehle (UC) aus dem ROM-Speicher gesteuert werden.
In Fig. 7 ist das Ablaufdiagramm für die Simulierung des Befehls DEN SPEICHER FÜLLEN (LM) dargestellt. SS 3h befindet sich immer noch im ZUSTAND 2 oder 3 - 120 in Fig.7. Beim Empfang der Simulationsanfrage REQSIM (Block 120a) erreicht der Befehl LM den Zustandssortierer SS 3^f der in den ZUSTAND 6 oder 7 weitergeht, was durch die Blöcke und 131 dargestellt wird. Bei der Prüfung 132 werden die Signale BIOEKEY und SCHREIBEN (SCR) durch SS 3^ abgetastet. Wie bereits erwähnt, bedeutet ein aktiviertes BIOEKEY-Signal, dass der Befehl vom Prozessor 10 angenommen ist und dass die Daten Do und D1 den Leitungen BIO zugeführt werden können, während SCHREIBEN definiert, dass die Adressen Ao und Al den Adressenleitungen MAD zugeleitet werden können. Wenn eines oder beide Signale nicht aktiv sind, wird eine Verzweigung zum Block 131 hergestellt, d.h. der Befehl zum Pultbus SB \k wird ohne Änderung aufrechterhalten. Wenn beide Signale aktiviert sind, werden die Adressen Ao und A1 aus AIF1, 29 und AIF2, 30 den Leitungen MAD über eine Kombination von Ausgangsgattern
^5 unter der Steuerung des Signals SHAIF' (AIF verschoben) zugeführt. Das Signal SCHREIBEN (EUR) öffnet die Gatter-96 über das ODER-Gatter 97. Auf gleichartige Weise werden die Daten Do und D1 den Leitungen BIO von GPB I3 übor die
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Ausgangsgatter 95 unter der Steuerung des aktivierten Signals BIOEKEY zugeführt. Diese Sequenzen sind im Block 133 dargestellt .
Die Signale BIOEKEY und ECR (SCHREIBEN) werden bei der Prüfung 13^- erneut abgetastet. Venn sie beide aktiv sind, bedeutet das, dass- der Prozessor 10 die Parameter der Daten und der Adresse akzeptiert hat. Wenn eines der beiden Signale nicht aktiviert sind, wird eine Verzweigung zum Block 133 hergestellt, d.h. dass die Leitungen MAD und BIO aufrechterhalten bleiben. Wenn bei der Prüfung 134 beide Signale aktiviert werden, wird DAOFI, 27 mit dem Inhalt von CF 33 gefüllt, um den Mikroprozessor 4o darauf aufmerksam zu machen, dass die Simulation des Befehls ausgeführt wird (Block 123). CF 33 und die FIFO-Speicher DIF1, 31 und DIF2, 32 werden unter der Steuerung des Signals SHCFDIF und die FIFO-Speicher AIF1, 29 und AIF2, 30 unter der Steuerung des Signals SHAIF verschoben, um den folgenden Befehl zu positionieren; der Inhalt der Leitungen BIO erreicht die FIFO-Speicher DAOF1, 27 und DA0F2, 28, und SS 3k geht in den ZUSTAND 2 oder 3 weiter, welche Sequenzen im Block 135 dargestellt sind.
Bei diesem Befehl sendet der Prozessor 10 die Speichei?- adresse und die einzuschreibenden Daten direkt zum Speicher 11; die entsprechenden Mikrobefehle steuern die Eingabe der Daten.
In Fig. 8 ist ein Ablaufdiagramm dargestellt, das die Simulierung des Befehls DAS REGISTER LESEN (RR) zeigt. SS 3k steht noch im ZUSTAND 2 oder 3 - 120 in Fig.8. Beim Empfang der Anfrage REQSIM, Block 120a, wird der Befehl RR auf SS34 übertragen, der sich infolgedessen in den ZUSTAND 6 oder 7, Block 14O, bewegt. Der Befehl RR und die Registernummer NR werden auf den Prozessor 10, Block 141, übertragen. Bei dieser Befehlssimulation gibt es keine zu übertragenden Daten zum Prozessor. SS 3k tastet das Ende der Befehlsausführung durch den Prozessor 10 in der Prüfung 1 k2 ab. Das Ende der Ausführung kann implizirt oder explizit sein, was vom simulierten Befehl abhängig ist. SS 3k ändert seine Zustände bei genauen Operationen, zum
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Beispiel am Ende der Ausführung. Diese kann vervollständigt werden, wenn die letzte Operation der Simulation durchgeführt ist oder weil ein genaues Signal des Prozessors 10 aktiviert wird, zum Beispiel das Signal BIOEKEY. Falls bei der Prüfung 142 das Ende der Durchführung nicht detektiert wird, wartet SS 34 diese Operation ab und hält den Befehl RR und die Registernummer NR am SB 14 fest, d.h. bis eine Verzweigung zum Block 141 nach Fig. 8 durchgeführt worden ist. ¥enn das Ende der Ausführung erfolgt ist, wird die ' bereits beschriebene Sequenz 123 durchgeführt.
Der Prozessor 10 führt den Registerinhalt aus 104 über die ALU-Einheit 105, den Multiplexer 110, das Register L 111 und die Ausgangsgatter 112 den Leitungen BIO zu. Durch sein Steuersignal SELEKT wählt SS 34 die geeigneten Eingänge der Multiplexer 25 und 26, um die Daten auf den Leitungen BIO unter der Steuerung des Signals SHDAOF für die endgültige Übertragung auf CPCS 21 den FIFO-Speichern DAOF1, 27 und DA0F2, 28 zuzuführen. CF 33 wird wie bereits beschrieben, verschoben. Diese Sequenzen werden vom Block 143 dargestellt, wobei sich SS 34 zum ZUSTAND 2 oder 3 bewegt.
In Fig. 9 ist ein Ablaufdiagramm dargestellt, das die Simulation des Befehls DEN SPEICHER LESEN CRM) wiedergibt. SS 3k befindet sich im ZUSTAND 2 oder 3, Block 120.
Die Anfrage REQSIM, Block 120a, aktiviert SS 34. Der Befehl RM erreicht ebenfalls den Prozessor 10, wobei SS 3k zum ZUSTAND 6 oder 7 weitergeht (Sequenzen 150 und 151). Der Prozessor 10 analysiert den Befehl und aktiviert das Signal LESEN. Der Zustand SCHREIBEN wird bei der Prüfung 152 untersucht. Wenn er nicht aktiv ist, wird der Befehl am SB 14 festgehalten, bis SCIiPEIBEN aktiviert wird, d.h. bis eine Verzweigung zum Block I5I hergestellt ist. Beim Aktivieren des Signals SCHREIBEN wird die Adresse Ao, A1, die in den FIFO-Speichern AIF1, 29 und AIF2, 30 gespeichert ist, unter der Steuerung des Signals SHAIF auf die Leitungen MAD Überträgen, wobei die Ausgangsgatter 96 durch das Signal SCHREIBEN geöffnet werden. Diese Sequenzen sind mit 153 bezeichnet. Das Ende der Ausführung wird anschlies-
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send bei der Prüfung 15^ abgetastet. ¥enn die Ausführung nicht vollständig ist, wird die Adresse auf den MAD-Leitungen festgehalten, wobei eine Verzweigung zum Block hergestellt wird. Yenn die Ausführung des Befehls vollständig ist, wird die Sequenz 123 durchgeführt. Das Ende der Ausführung gibt an, dass der Prozessor 10 den Inhalt der adressierten Speicherstelle direkt auf die Leitungen BIO übertragen hat. ¥ie bereits beschrieben, wird der Inhalt der Leitungen BIO anschliessend den FIFO-Speiehern DAOF1 , 27 und DA0F2, 28 zugeführt, CF 33, AIF1 , 29 und AIF2, 30 werden verschoben, und SS 3k bewegt sich in den ZUSTAND 2 oder 3, welche Sequenzen mit 155 bezeichnet werden.
In Fig. 10 ist das Ablaufdiagramm der Simulation des Befehls ZUSTANDSWORT LESEN (RS) dargestellt.
SS 3k steht noch im ZUSTAND 2 oder 3, Block 120. Beim Empfang der Simulationsanfrage REQSIM, Block 120a, gelangt der Befehl RS an SS 3k und erreicht den Prozessor 10, wobei sich SS 3k in den ZUSTAND 6 oder 7 bewegt Sequenzen 16O und 161 in Fig. 10. Der Prozessor 10 analysiert den Befehl und führt ihn aus, d.h. er führt den Registerinhalt des Programmstatuswortregisters (PS¥) 113 über die ALU-Einheit 105, den Multiplexer 110, das Register L 111 und die Ausgangsgatter 112 den Leitungen BIO zu. SS 3k tastet das Ende der Ausführung bei der Prüfung 1Ö2 ab, und wenn es nicht vollständig ist, wird eine Verzweigung zum Block Ιοί hergestellt, d.h. SS 3k hält die Information am SB Ik fest. ¥enn das Ende der Ausführung detektiert ist, wird die Sequenz 123 erneut durchgeführt.
Die Daten auf den Leitungen BIO werden DAOF1, 27 und DA0F2, 28 zugeführt, CF 33 wird verschoben, und SS 3k bewegt sich zum ZUSTAND 2 oder 3, welche Sequenzen mit I63 bezeichnet sind.
In Fig. 11 ist das Ablaufdiagramm der Simulation des Befehls RUN (SR) dargestellt. SS 3k steht im ZUSTAND 2 oder 3 (Block 120). Beim Empfang des Signals REQSIM ^ (Block 120a) erreicht der Befehl SR den Zustandssortierer SS 3k, der sich zum ZUSTAND 6 oder ^ (Block I70) bewegt.
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Gleichzeitig wird der Befehl dem Prozessor 10 zugeführt (Block 171), der ihn analysiert und die Durchführung seines laufenden Programms auslöst, wobei bei der im Befolgsfolgeregister (PC) 114 gespeicherten Adresse angefangen wird. _ Die Sequenz 123 wird also durchgeführt und SS 33 wird
ö .
verschoben (Block 172), und SS 34 bewegt sich in den ZUSTAND 2 oder 3.
In Fig. 12 ist das Ablaufdiagramm für die Simulation des Befehls INSTRUKTION (NT) dargestellt. SS 34 steht jetzt im ZUSTAND 2 oder 3 (Block 12θ). Beim Empfang des Signals ■ REQSIM (Block 120a) erreicht der Befehl NT SS 34, der sich zum ZUSTAND 6 oder 7 bewegt, und gleichzeitig wird der Befehl dem Prozessor 10 zugeführt (Sequenzen I80 und 181). Der Prozessor 10 analysiert den Befehl und führt die laufende Instruktion aus, die durch ihre Adresse in PC 114 definiert ist. Am Ende der Durchführung der Instruktion liefert der Prozessor 10 die Adresse der nächsten Instruktion über die Strecke PC 114, ALU-Einheit 105, den Multiplexer 110, das Register S II5 und die Ausgangsgatter 116 an die Leitungen MAD. ¥ie bereits beschrieben, tastet SS 34 das Ende der Durchführung bei der Prüfung 182 ab, wobei SB 14 die Information bis zum Ende der Durchführung festhält. Wenn die Durchführung der Instruktion erfolgt ist, wird die Sequenz 123 ausgeführt. DAOP1, 27 und DA0F2, 28 werden mit der Adresse der folgenden Instruktion über die Leitungen MAD unter der Steuerung des Signals SHDAOF gefüllt, wobei die entsprechenden Eingänge der Multiplexer 25 und 26 durch das Signal SELECT ausgewählt werden. CF 33 wird verschoben, und SS34 bewegt sich in den ZUSTAND 2 oder 3, welche Sequenzen mit I83 bezeichnet sind.
In Fig. 13 ist das Ablaufdiagramm der Simulation des Befehls PL dargestellt. SS 34 steht im ZUSTAND 2 oder 3, Block 120. Wenn das Signal REQSIM aktiviert wird (Block 120a), erreicht der Befehl PL SS 34, der zum Zustand 6 oder 7 (Block I90) weitergeht. Wenn der Flipflop RUNFA auf 1 (Prüfung 190a)gesetzt wird, wird dieser Befehl nicht ausgeführt, es wird eine Verzweigung direkt zum Block 195 hergestellt, in dem die FIFO-Speicher CF und DIF verschoben
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werden, um den folgenden Befehl zu simulieren. Wenn RUNFA auf 0 zurückgestellt wird, erreicht der Befehl den Prozessor 10 (Block 191)· Der Prozessor 10 analysiert den Befehl und aktiviert das Signal BIOEKEY. SS 34 tastet den Zustand des Signals BIOEKEY in der Prüfung 192 ab, und wenn es nicht aktiviert ist, erfolgt eine Verzweigung zum Block 191» um die Information am SB 14 ohne Änderung festzuhalten. Wenn das Signal BIOEKEY aktiviert ist, werden die Daten Do, D1, die die Ladung des Anfangsprogramms definieren, auf die Leitungen BIO über die vom Signal BIOEKEY aktivierten Ausgangsgatter 95, Block 193, übertragen. Das Signal BIOEKEY wird in der Prüfung 194 erneut abgetastet, und wenn es nicht aktiviert ist, erfolgt eine Verzweigung zum Block 193» um die Daten auf den Leitungen BIO ungeändert festzuhalten. Wenn BIOEKEY aktiviert ist, wird die Sequenz 123 ausgeführt. CF 33 und DIF1, 31 sowie DIF2, 32 werden verschoben (Block 195), und SS 34 geht in den ZUSTAND 2 oder 3 über.
In Fig. 14 ist ein Ablaufdiagramm der Simulation des Befehls MCLEAR (MC) dargestellt. SS 34 steht im ZUSTAND 2 oder 3, Block 1.20. Wenn das Signal REQSIM aktiviert wird (Block 120a), erreicht der Befehl MC den Zustandssortierer 34, der in den ZUSTAND 6 oder 7 (Block 200) übergeht. Wenn bei der Prüfung 200a der Flipflop RUNFA auf 1 gesetzt wird, wird dieser Befehl nicht ausgeführt, und es erfolgt eine Verzweigung zum Block 202, um die FIFO-Speicher für die Simulierung des feolgenden Befehls zu verschieben. Wenn RUNFA auf 0 zurückgestellt wird, gelangt der Befehl an den Prozessor 10 (Block 201). Der Prozessor 10 führt diesen Befehl aus, um alle entsprechenden Elemente auf 0 zu stellen, z.B. die Zähler, die Zustandsflipflops, usw. Es sei bemerkt, dass dieser Befehl normalerweise nur dann programmiert wird, wenn ein Befehl wie ZUSTANDSWORT LESEN es ermöglicht hat festzustellen, dass der Prozessor 10 schon gestoppt ist. Die Sequenz wird jetzt ausgeführt, CF 33 verschoben und SS 34 geht _ zum ZUSTAND 2 oder 3 weiter (Sequenz 202 in Fig. 14). Der Zustand des Signals RUNFA in SS 34 sorgt dafür, dass
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dieser Befehl (wie der Befehl IPL) nicht ausgeführt wird, wenn der Prozessor 10 im Betrieb ist.
In Fig. 15 ist ein AbIaufdiagramm der Simulierung des Befehls CPINT (IT) dargestellt. SS 34 befindet sich im ZUSTAND 2 oder 3, Block 120. Beim Empfang des Signals REQSIM (Block 120a) erreicht der Befehl IT den Zustandssortierer SS 34, der zum ZUSTAND 6 oder 7 weitergeht, und gleichzeitig gelangt der Befehl an den Prozessor 10 (Sequenzen 210 und 211 in Fig. 15). Das Ende-Ausführungssignal wird bei der Prüfung 212 abgetastet, und es wird eine Verzweigung zum Block 211 hergestellt, um den Befehl am SB festzuhalten, wenn EOE nicht aktiviert ist. Wenn EOE aktiviert ist, wird die Sequenz 123 durchgeführt und CF 33 weitergeschoben (Sequenz 213)» wobei SS 34 erneut in den ZUSTAND 2 oder 3 übergeht.
Der Befehl STOPPEN BEI EINER VORGEGEBENEN ADRSSE (PREQN) wird auf andere Weise simuliert als die anderen beschriebenen Befehle. Unter Rückbeziehung auf CAM 35 (Fig. 2) und auf die Definition des Befehls PREQN werden die Parameter und die betreffende Adresse CAM 35 zugeführt, wobei das Signal MATCH vom SS 34 benutzt wird, um den Prozessor 10 bei der vorgegebenen Adresse stoppen zu lassen, und wobei die Adresse der betreffenden Speicherstelle an die Leitung 19 geführt wird. Gemäss Fig. 3 bei aktivem PREQN geht SS 34 nach den ZUSTANDEN 3, 4, 5 und 6 weiter, die mit 72, 75» 74 bzw. 76 bezeichnet sind, während bei nicht aktivem PREQN der Zustandssortierer zu den ZUSTANDEN 1, und 7 weitergeht, die mit 70» 71 bzw. 73 bezeichnet sind. Die Simulation des Befehls ZWISCHENSPEICHER (DT) wird nicht direkt von SS 34, wie gemäss der Beschreibung an Hand der Fig. 2 erläutert, sondern von DMA 36 gesteuert. Die Simulation dieses Befehls wird jetzt an Hand des Ablaufdiagramms in Fig. 16 sowie an Hand des Diagramms der Fig. 2 beschrieben.
Nach der Decodierung durch den Mikroprozessor 4θ erreicht der Befehl nicht SS 34, sondern gelangt direkt— an DMA 36 über die Bueae 62 und 56 (Block 230 in Fig. 16). DMA 36 ist mikroprogrammiert, um diesen Befehl genau aus-
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zuführen und die Datenübertragung zwischen dem Speicher 11 und dem Mikroprozessor kO zu steuern. DMA 36 enthält drei Register von je 16 Bits: ein Adresspufferspeicher (BAD) das die erste Adresse des zu übertragenden Datenblocks, ein Längenpufferregxster (BC), das die Länge des Datenblocks definiert, und ein Datenpufferregxster (DB), das die Daten bei der Übertragung speichert. Nach dem Übertragen des Befehls überträgt der Mikroprozessor kO die erste Adresse Ao, Al auf den Bus 56 > wobei diese Adresse in das BC-Register eingeschrieben wird. Beim Empfang des Befehls, der von den Parametern gefolgt wird, fängt DMA 36 mit der Ausführung des Befehls an, welche Sequenzen mit 231 in Fig. bezeichnet sind. Die erste Adresse des Speichers 11, erreicht die Leitungen MAD (inhalt des BAD-Registers) über den Bus 51 und die Schnittstelle 22a, wobei der Inhalt des Speichers 1 1 auf die Leitungen BIO übertragen und diese Information in das DB-Register über die Schnittstelle 22b und den Bus 6k eingeschrieben wird, welche Sequenzen mit 232 bezeichnet sind.
DMA 36 sendet anschliessend die DMA-Unterbrechung zum Mikroprozessor 4o, Block 233· Der Mikroprozessor benutzt zwei Eingabe/Ausgabe-Instruktionen (E/A) zum Lesen des Worts des Registers DB über den Bus 56, denn es ist ein 8-Bit-System, und er stellt die DMA-Unterbrechung nach der ersten E/A-Instruktion auf 0 zurück (Block 234). Wenn der Mikroprozessor kO die Daten gelesen hat, wird das BAD-Register um 2 erhöht und das BC-Register um 1 erniedrigt (Block 235 in Fig. 16). Die Blocklänge, d.h. der Inhalt des BC-Registers wird untersucht, um festzustellen, ob die Blocklänge Null ist (Sequenz 236). Wenn diese Länge nicht Null ist, ist die Übertragung nicht vollständig, und es wird eine Verzweigung zur Sequenz durchgeführt, um das folgende Adresswort zu erreichen; Wenn der Inhalt des BC-Registers Null ist, wird die Übertragung des Blocks beendet, und es gelangt ein Ende-Durchführungssignal zum Mikroprozessor kO am Bus 56, wonach DMA gesperrt wird (Sequenz 237). ' " '
Das vom Mikroprozessor kO zum Austauschen der Informa-
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tion mit UART 37 und später mit der Leitung 19 benutzte Verfahren wird weiter unten erläutert.
Die Steuersequenz der Decodierung von Befehlen (CDCS) zum Decodieren der Simulierungsbefehle wird jetzt an Hand des Funktionsdiagramms in Fig. 2 und an Hand der detaillierten Ablaufdiagramme in Fig. 17 und 18 beschrieben.
In Fig. 2 wird ein übertragener Befehl von CPCS 21 in UART 37 als eine Zeichensequenz auf der Leitungsgeschwindigkeit empfangen. Venn UART 37 ein Zeichen empfangen hat, aktiviert sie die INCHR-Unterbrechung, die dem Mikroprozessor 4O über das Unterbrechersystem 43 zugeführt wird. Hierdurch wählt der Mikroprozessor die UART-Adresse und erzeugt eine Instruktion LESEN (RDA) am Bus 62, wodurch der Zeichenlesevorgang in UART 37 am Bus 56 sowie das Einschreiben des Zeichens in das Innenregister des Mikroprozessors für die Analyse gestartet wird. Die folgenden Zeichen in einer Sequenz von Befehlen werden gleich behandelt, d.h. UART 37 unterbricht den Mikroprozessor 4o für jedes Zeichen das sie empfängt, und anschliessend liest der Mikroprozessor 4o das entsprechende Zeichen über eine RDA-Ins truktion.
Das Steuer- und Decodierungsprogramm ist in den Speicher PROM 41 des Mikroprozessors eingeschrieben, der jeden erhaltenen Befehl in einer genauen Decodierungssequenz analysiert und decodiert. Diese CDCS ist in den Ablaufdiagrammen I7 und 18 dargestellt.
Der erste untersuchte Befehl ist UNLOCK} wenn die Befehlszeichensequenz UNLOCK nicht decodiert, wird der Befehl LOCK untersucht. Es ist klar, dass SS 34 im LOCK-Zustand oder im UNLOCK-Zustand stehen muss, d.h. im ZUSTAND 1-4 oder im ZUSTAND 2-3 (Fig.3). Beim ersten Start von SU 12 positioniert ein Signal Gesamtrückstellung auf O den Zustandssortierer SS 34 im Zustand LOCK, denn bei Abwesenheit eines eindeutigen UNLOCK-Befehls aus CPCS 21 bleibt SS 34 im Zustand LOCK stehen. Normalerweise wird atn Anfang einer Befehlssequenz der Befehl LOCK oder UNLOCK eindeutig programmiert,' denn CDCS tastet zunächst die Befehle UNLOCK und LOCK ab und danach die anderen Befehle
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in der genauen an Hand der Fig. 17 und 18 beschriebenen Sequenz.
Nach, der vollständigen Decodierung eines Befehls sendet der Mikroprozessor 4o über die E/A-Instruktionen
g den decodierten Befehl und die Adressparameter zu CF 33» den AIF1, 29 und AIF2, 30, sowie die Daten zu den DIF1.31 und DIF2, 32. Diese Zusendung erfolgt über den Befehlsund Adressbus 62 und den Datenbus ^6. SS 34 simuliert entweder den Befehl direkt, wenn er im Zustand UNLOCK steht, oder er simuliert ihn nicht, wenn er im Zustand LOCK steht.
Das Ablaufdiagramm nach Fig. 17 beschreibt die Befehlsdecodierungs-Steuersequenz CDCS der Befeh]e UNLOCK und LOCK. Zunächst ist der Zustand von CDCS STOP (Block 24o), wenn ein Signal MRESET auf 0 (241) zum Zeitpunkt des Starts empfangen wird, und der Zustand von CDCS ändert sich also zum Zustand READY (Block 242). In diesem Zustand READY können Befehle analysiert und decodiert werden. Der Mikroprozessor 4o liest das erste Zeichen des Befehls EOT über eine RDA. Eine Abtastung des Zeichens EOT erfolgt bei der Prüfung 243, und wenn es einwandfrei ist, wird eine andere Abtastung der zwei Adresszeichen (AD) bei der Prüfung über zwei Instruktionen RDA durchgeführt. ¥enn EOT nicht einwandfrei ist, führt CDCS eine Verzweigung zum Zustand READY aus, in dem die Analyse anfängt. Venn die Adresse AD nicht einwandfrei ist, wird nochmals eine Verzweigung zum Zustand READY ausgeführt. Ist die Adresse einwandfrei, erfolgt eine Abtastung 245 des ersten Zeichens, das den Befehl (CDC) definiert, in diesem Fall ENQ. Wenn die Abtastung 245 einwandfrei ist, erfolgt eine Abtastung des zweiten CDC, der ( ist. Wenn ( decodiert wird, wird der Befehl UNLOCK decodiert, ein Signal UNLOCK wird auf SS 34 übertragen, Block 247, SS 34 tritt in den ZUSTAND 2, und somit werden alle anderen decodierten Befehle direkt simuliert. Wenn bei der Abtastung 246 das abgetastete Zeichen nicht ( ist, führt CDCS nochmals eine Verzweigung zum Zustand READY aus. Nach der Decodierung und der Übertragung des Befehls UNLOCK (Block 247) führt CDCS eine
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Verzweigung zum Zustand READY.aus, bei dem die folgenden Befehle im Zustand UNLOCK decodiert werden.
Wenn der erste CDC bei der Abtastung 246 nicht ENQ ist, erfolgt die Abtastung beim ersten CDC, CAN des Befehls LOCK. Venn dieser erste CDC CAN ist, erfolgt die Abtastung 249 beim zweiten CDC, ) des Befehls LOCK. Wenn dies nicht ) ist, führt CDCS eine Verzweigung zum Zustand READY aus, und wenn dies ) ist, wird der Befehl LOCK decodiert, gelangt ein Signal LOCK an SS 34, und Block und SS 34 geht in den ZUSTAND 1 über. In diesem Zustand werden alle erhaltenen Befehle decodiert und CF 33 für ihre endgültige Simulation zugeführt, d.h. nachdem der Befehl UNLOCK angekommen ist. Nach der Decodxerung und der übertragung von LOCK, Block 250, führt CDCS eine Verzweigung zum Zustand READY aus, bei dem die folgenden Befehle im Zustand LOCK decodiert werden. Wenn weder UNLOCK noch LOCK decodiert werden, steht SS 34 folgerichtig im Zustand LOCK.
Wenn bei der Abtastung 248 der erste CDC CAN nicht decodiert wird, können andere Codes in einer genauen Sequenz abgetastet werden, wie sie bei TEST COM mit der Bezeichnung 251 dargestellt ist. Der zweite CDC wird über eine RDA gelesen, nachdem der erste CDC decodiert ist, um eine Abtastung des genauen Befehls auszulösen. Wenn der erste CDC dem Code des geprüften Befehls nicht entspricht, versucht man, unter Verwendung des gleichen CDC den folgenden Code zu prüfen. Denn wenn ENQ nicht bei der Abtastung 245 decodiert ist, wird CAN bei 248 abgetastet, wenn CAN nicht decodiert wird, wird der folgende Befehl in der Folge des CDC über den Block 251 abgetastet, usw. Wenn der zweite CDC des abgetasteten Befehls nicht decodiert wird, führt CDCS eine Verzweigung zum Zustand READY aus, in dem die Analyse für den folgenden erhaltenen Befehl neu anfängt. Der nicht decodierte Befehl ist also fehlerhaft und wird nicht simuliert. Die CDCS 21 kann also einen nicht decodierten und nicht simulierten BefehJ. in einer Folge genauer· Befehle detektieren, weil sie weder die Ergebnisse noch den Echobefehl auf der Leitung
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empfängt. ¥enn es in einer Befehlsfolge innerhalb einer bestimmten Zeit keine Reaktion gibt, leitet CPCS 21 eine Kontrollfolge ein, um eine Diagnose zu stellen. Diese bestimmte Zeit kann von einem Kontrollzeitgeber gegeben werden.
Das Ablaufdiagramm nach Fig. 18 stellt CDCS für alle anderen, definierten Befehle in der vorliegenden Erfindung dar. Der Zustand TEST COM. ermöglicht die Decodierung der anderen, in der erwähnten Folge programm]erten Befehle.
Die Prüfungen 252 bis Ζ6Λ stellen die Folge der Codes von Befehlen dar, bei denen der erste CDC verglichen wird, bis zwischen ihnen eine Gleichheit auftritt. Diese Prüfungsfolge ist: DAS REGISTER FÜLLEN (Prüfung 252), ZWISCHENSPEICHER (Prüfung 253), STOPPEN BEI EINER VORGEGEBENEN ADRESSE (Prüfung 254) CP UNTERBRECHUNG (Prüfung 255) DEN SPEICHER FÜLLEN (Prüfung 256), MCLEAR (Prüfung 257)> INSTRUKTION (Prüfung 258), IPL (Prüfung 259), und RUN (Prüfungen 260 und 26i).
Wenn der erste geprüfte CDC nicht das erste Befehlszeichen für einen der erwähnten definierten Codes ist, führt die CDCS eine Verzweigung zum Zustand READY aus, bei dem die Analyse von neuem startet. Wenn der erste CDC in der Folge der Prüfungen 252 ... 259 decodiert ist, führt CDCS eine Verzweigung bei der Sequenz der Befehlskontrolle CCS aus entsprechend dem betreffenden Befehl. Diese CCS sind C1DjHjI1L1MjNjP und S im Ablaufdiagramm 18 und werden an Hand ihres genauen Ablaufdiagramms beschrieben.
Wenn der erste in der Prüfung 260 decodierte CDC R ist, wird über eine RDA der zweite CDC gelesen. Wenn dieser zweite decodierte CDC M ist (Prüfung 262) führt CDCS eine Verzweigung zur CCS DEN SPEICHER LESEN (RM) aus. Wenn dieser zweite CDC nicht M ist (Prüfung 262), bleibt die Prüfung 263 R. Wenn R decodiert ist, führt CDCS eine Verzweigung zur CCS DAS REGSITER LESEN (RR) aus, wenn nicht, so wird der zweite CDC in der Prüfung 264 erneut abgetastet. Wenn er decodiert ist, wie S in der Prüfung ~264, führt CDCS eine Verzweigung zur CCS DAS ZUSTANDSWORT LESEN (RS) aus, wenn nicht, kann der Befehl nicht decodiert
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werden, und demzufolge führt CDCS eine Verzweigung zum Zustand READY aus, der Befehl wird nicht simuliert, und die Analyse des folgenden Befehls kann anfangen.
Die allgemeine Steuerung durch den Mikroprozessor kO für jede CCS ist an Hand der Ablaufdiagramme der Fig. 20 ... 30, der Funktionsdiagramme nach Fig. 2 und 5 und der Ausgangssteuersequenz (OSC) nach Fig. 19 beschrieben.
In Fig. 19 ist das Ablaufdiagramm der OSC, die im Mikroprozessor 4θ zum Steuern des Ausgangs verwendet wird, zur CPS 21 als die Ergebnisse der von CPU 10 durchgeführten Befehle beschrieben. OCS ist im Abschnitt PROM gespeichert und benutzt die Befehlslisten, die im Abschnitt RAM des Speichers 41 aufbewahrt werden. Der Mikroprozessor kO wartet auf die Unterbrechung OUF in der Prüfung 265. OUF wird aktiviert, wenn der Befehlscode (CC) in DAOF1, 27 von SS34 geschrieben wird, was bedeutet, dass die Simulation des Befehls erfolgt. ¥enn OUF aktiviert wird, prüft der Mikroprozessor 4o den PAR, um festzustellen, ob es Parameter zu lesen gibt (Prüfung 266). Nach der Simulation und der Ausführung eines Befehls, wenn OUF zum ersten Mal aktiviert ist, wird der PAR stets auf 0 zurückgestellt. Denn der Inhalt von DA0F1, 27 wird darauf vom Mikroprozessor (Block 267) gelesen, der Mikroprozessor 40 überwacht die Befehlsliste für die Simulierung im Abschnitt RAM 41, die Befehle werden simuliert und in der Empfangsreihenfolge ausgeführt. Deshalb vergleicht der Mikroprozessor 40 bei der Prüfung 268 den gelesenen CC mit dem gespeicherten Befehl (SC) am Anfang der Liste. Wenn CC = SC ist, ist der ausgeführte Befehl gültig und SC wird von der Liste gestrichen (Block 269). Da die betreffende Anzahl der Parameter ebenfalls in DA0F1, 27 gespeichert ist, kann der Mikroprozessor 4o analysieren, ob mit den Ergebnissen der Befehlsausführung (Prüfung 269a) auch Parameter übertragen werden müssen, und wenn Parameter gelesen werden müssen, wird der PAR auf 1 gesetzt (Block 270), und die Steuerung wird der entsprechenden Befehls-^ Steuersequenz (CCS) überlassen, die aktiviert wird. Jede CCS hat eine Untersequenz (ES) der Ausgangsausführung, die
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die geeigneten Parameter der FIFOs DAOF1, 27 und DA0F2, 28 liest und sie für die endgültige Übertragung auf CPCS 21 in den RAM 41 einschreibt. Die CCS führt nach jedem Auslesen der FIFOs 27 und 28 eine Prüfung durch., um festzustellen, ob alle Parameter gelesen sind (Prüfung 270t>). Wenn dieser Lesevorgang beendet ist, wird der boolesche PAR auf 0 zurückgestellt, die Steuerung wird der OCS übergeben und ES von CCS wird gesperrt (Block 270c). Die Untersequenz von OCS, die die FIFOs 27 und 28 steuert, wird beendet, und es wird eine Verzweigung zur Prüfung der Unterbrechung OUF durchgeführt. OCS überträgt die Parameter sowie die Befehlszeichen auf UART 37 über die geeigneten Unterbrechungen, wie bereits beschrieben wurde. UART wieder überträgt diese Information auf CPCS 21 (Block 271).
Wenn bei der Prüfung 270b noch Parameter zu lesen sind, wird eine Verzweigung zum Block 265 ausgeführt. Das Lesen eines jeden Worts der FIFOs 27 und 28 stellt die Unterbrechung OUF automatisch auf 0 zurück, und wenn ein FIFO eine Information für den Mikroprozessor enthält, wird OUF aktiviert. Wenn bei der Prüfung 266 der boolesche PAR auf 1 gesetzt wird, wird eine Verzweigung direkt zum Block 270a ausgeführt, d.h. wenn Parameter gelesen werden müssen, steuert CCS die Sequenz. Wenn bei der Prüfung 268 CC φ SC ist, wird eine Verzweigung zum Block 268a ausgeführt, d.h. es gibt einen Fehler in der Befehlsausführung, denn der Befehl ist ungültig, SC wird gestrichen, und es wird eine Verzweigung zum Zustand von OUF ausgeführt. Die Tatsache, dass keine Kennung dieses Befehls die CPCS 21 erreicht, löst eine Diagnosesequenz von der Seite der CPCS 21 aus.
In Fig. 20 ist das Ablaufdiagramm der CCS DAS REGISx TER FÜLLEN dargestellt. Im allgemeinen enthält jede CCS zwei Untersequenzen, die asynchron sind. Die erste Untersequenz (SS) der Befehlsgabe führt die Decodierung und die Eingabe des Befehls und von Parametern in die verscheidenen FIFOs aus. Die zweite Ausgangsausführungs— Untersequenz (ES) wird mit OCS zum Einschreiben der Ergeb—
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nisse eines ausgeführten Befehls in den RAM 41 benutzt. Wenn der erste CDC als C decodiert wird (Fig. 18), wird eine Verzweigung nach C in Fig. 20 ausgeführt. Nach einer RDA wird der zweite CDC bei der Prüfung 273 abgetastet, und CDCS führt eine Verzweigung zum Zustand READY aus, wenn dieser CDC nicht I ist. Wenn dieser CDC ist I, wird der Befehl DAS REGISTER FÜLLEN decodiert, wobei CDCS erneut eine Verzweigung zum Zustand READY ausführt (Block 274). Die CCS DAS REGISTER FÜLLEN, die sich im Zustand ACT (aktiv) befindet (Block 275), versorgt jetzt die Steuerung. Unter dem Befehl dieser CCS gelangt der Code des Befehls (4 Bits) zum CF 33 am Bus 56, über eine E/A-Instruktion des Mikroprozessors 4O, am Bus 62 (Sequenz 276). Die Parameter Do, D1 und NR (über die RDAs empfangen) werden ine· die DIF1 , 3I, DIF2, 32 und CF 33 geschrieben. Diese Sequenzen sind mit 277> 278 und 279 bezeichnet. Das Zeichen NR, das eines der 16 Register von CPU IO definiert, ist auf 4 Bits codiert, die an der Speicherstelle von CF 33 angebracht werden, die selbst dem Befehl folgt. SS steuert das Eingeben des Befehls und führt also eine Verzweigung zum Zustand ACT aus (Block 275), in welchem Zustand SS andere analoge Befehle eingeben kann. Die Simulation des Befehls durch SS 34 und die Befehlsausführung durch CPU erfolgen gemäss der Beschreibung an Hand der Fig. 6.
Nach der Ausführung des Befehls durch CPU 10 übergibt ES die Steuerung an OSC, wie durch 280 dargestellt, bei der die Simulation überwacht wird. Diese ES liest die Parameter Do, D1 von DAOF1, 27 und DA0F2, 28 über die Instruktionen E/A des Mikroprozessors 40 und schreibt sie in den RAM 41 ein, wobei ES eine Verzweigung nach einem Zustand ausführt, in dem sie die Simulation überwacht (Sequenz 28Τ). Wie bereits beschrieben, überträgt OCS diese Ergebnisse mit Leitungsgeschwindigkeit auf CPCS OCS überträgt die Steuerung auf die ES, die dem ausgeführten Befehl entspricht. Die unterschiedlichen Steuersequenzen können asynchron und simultan ablaufen." Denn CDCS kann einen aus CPCS 21 erhaltenen Befehl decodieren, eine CCS kann einen bereits decodierten Befehl
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eingeben, SS 34 kann einen eingegebenen Befehl simulieren, eine andere CCS kann (über ihre ES) die Ergebnisse eines bereits ausgeführten Befehls in den RAM 4i eingeben, OCS kann die Ergebnisse eines anderen ausgeführten Befehls
UART 37 zusenden, die diese Ergebnisse auf CPCS 21 übertragen, und das alles simultan. Die unterschiedlichen
Sequenzen werden durch ihre geeignete Unterbrechung und durch ihr (Zeit-)Abhängigkeitsverhältnis eine nach der
anderen entsprechend gesteuert. Die Pufferspeicherung der von den FIFOs erzeugten Daten ermöglicht es einer DPU 20, ohne Verzögerung eine CPU IO oder eine SU 12 zu betreiben, insbesondere in einer Sequenz "LOCK, ... Befehle, ... UNLOCK". SU 12 und CPU 10 können die Befehle mit einer
Geschwindigkeit simulieren und ausführen, die viel höher ist als die Geschwindigkeit, mit der die Befehle empfangen, decodiert und übertragen werden. Denn die Pufferspeicherung der Ergebnisse eines ausgeführten Befehls in den DAOF 27 und 28 ermöglicht es CPU 10 zum Beispiel, ihr Programm
fortzusetzen, nachdem sie eine Simulationaanfrage ausgeführt hat, statt auf das Lesen der Ergebnisse direkt aus den Leitungen MAD und BIO zu warten.
In Fig. 21 ist das Ablaufdiagramm der CCS DEN SPEICHER FÜLLEN dargestellt. Der zweite CDC wird bei der
Prüfung 282 nach einer RDA abgetastet. Wenn er nicht M ist, führt CDCS eine Verzweigung zum Zustand READY aus (Block 274); wenn er M ist, wird der Befehl DEN SPEICHER FÜLLEN decodiert, und CDCS führt erneut eine Verzweigung zum
Zustand READY aus. Im Zustand ACT sendet CCS den Code LM nach CF 33, die Daten Do und DI nach DIF1, 31 und DIF2, und die Adresse Ao, A1 nach AIF1, 29 und AIF2, 30, welche Sequenzen mit 283 bis 287 bezeichnet werden. ES wartet
auf die Simulation des Befehls (Prüfung 288), der gemäss der Beschreibung an Hand der Fig. 7 ausgeführt ist. Es
gibt die Daten Do und D1 in den RAM 41 ein (Sequenz 289) und führt eine Verzweigung zum Zustand "Simulation abwarten" aus. Die Ergebnisse werden auf CPCS 21 übertragen, wie — bereits beschrieben wurde.· -
In Fig. 22 ist das Ablaufdiagramm der CCS DAS REGISTER-*
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LESEN dargestellt. Nach der Decodierung dieses Befehls (Fig. 18) werden der Code RR und die Registernummer NR in CF 33 eingegeben (Sequenzen 291 und 292). Wenn die Simulation und die Ausführung des Befehls gemäss der Be-
g Schreibung an Hand der Fig. 8 (Prüfung 293) durchgeführt sind, gibt ES die Daten Do und D1 (inhalt des Registers) in den RAM kl (Sequenz 29^) und führt eine Verzweigung zum Zustand "Simulation abwarten" aus. Die Ergebnisse werden auf CPCS 21 übertragen, wie bereits beschrieben.
In Fig. 23 ist ein Ablaufdiagramm der CCS DEN SPEICHER AUSLESEN dargestellt. Nach der Decodierung des Befehls (Fig. 18) wird unter der Steuerung von SS der Befehlseingabe (Sequenzen 300 ... 302) der Code in CF 33 und die Adresse Ao, A1 in AIF1, 29 und AIF2, 30 eingegeben. ES wartet die Simulation und die Ausführung des Befehls ab, die beide gemäss der Beschreibung an Hand der Fig. 9 ausgeführt werden (Prüfung 303). Die Inhalte Do und D1 der definierten Speicherstelle werden in den RAM k^ eingegeben (Sequenz 304) und die Ergebnisse auf CPCS 21 übertragen.
In Fig. 2k ist das Ablaufdiagramm der CCS DAS ZU-STANDSWORT AUSLESEN dargestellt. Der bereits decodierte Befehl (Fig. 18) wird in CF 33 eingegeben, Sequenz 310. Die Simulation und die Ausführung des Befehls werden gemäss der Beschreibung an Hand der Fig. 10 bei der Prüfung 311 durchgeführt, und die Daten Do und D1 (Zustandswort von CPU) in den RAM kl eingegeben, Sequenz 312. Die Übertragung auf CPCS 21 erfolgt wie bereits beschrieben.
In Fig. 25 ist das Ablaufdiagramm der CCS RUN dargestellt. Der zweite CDC des teilweise decodierten Befehls (Fig. 18) wird bei der Prüfung 329 abgetastet. Wenn er als R decodiert ist, wird der Befehl decodiert und in CF eingegeben, Sequenz 321. Die Simulation und die Ausführung des Befehls RUN, wie gemäss der Beschreibung an Hand der Fig. 11, werden bei der Prüfung 322 durchgeführt.
In. Fig.. 26 ist das AbI au fdi agr amm der CCS INSTRUCTION dargestellt. Bei der Prüfung 330 wird der zweite CDC des~ teilweise decodierten Befehls abgetastet. Wenn er T ist, wird CCS aktiviert und gibt den Code NT in CF 33 ein
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(Block 331), wobei CDCS eine Verzweigung zum Zustand READY ausführt (Block 274) Die Simulation des Befehls wird bei der Prüfung 332 durchgeführt, wie an Hand der Fig. 12 beschrieben wurde. Anschliessend wird die Adresse Ao, A1 der folgenden Instruktion in den RAM 41 eingegeben (Sequenz 333) und werden die Ergebnisse auf CPCS 21 übertragen, wie bereits beschrieben.
In Fig. 27 ist das Ablaufdxagramm der CCS IPL dargestellt. Bei der Prüfung 3^0 wird der zweite CDC des teilweise decodierten Befehls abgetastet. Wenn er L ist, wird CCS aktiviert und gibt den Code PL in CF 33 ein (Block 341), wobei CDCS eine Verzweigung zum Zustand READY ausführt (Block 274). Die Parameter Do, D1 werden in die FIFOs DIF1, 31 und DIF2, 32 eingegeben, wie in den Blöcken 342 und 343 dargestellt. Die Simulation des Befehls wird bei der Prüfung 3^ durchgeführt gemäss der Beschreibung an Hand der Fig. I3. Faktisch braucht CCS nur das Ende der Simulation abzuwarten und "die Steuerung auf OCS zu übertragen, wie an Hand der Fig. I9 beschrieben. OCS überträgt die Befehlszeichen auf CPCS 21.
In Fig. 28 ist das Ablaufdiagramm der CCS MCLEAR dargestellt. Bei der Prüfung 350 wird der zweite CDC des teilweise decodierten Befehls (Fig. 18) abgetastet. Wenn er ( ist, wird CCS aktiviert und gibt den Code MC in CF ein (Sequenz 351)· CDCS führt eine Verzweigung zum Zustand READY (Block 274) in jedem Fall aus. SS der Befehlseingabe führt eine Verzweigung zum Zustand ACT aus, und ES übernimmt die Steuerung. Diese ES wartet das Ende der Simulation des Befehls bei der Prüfung 352 ab, wobei die Simulation gemäss der Beschreibung an Hand der Fig. 14 vollendet wird. Die Ergebnisse werden auf CPCS 21 übertragen, wie bereits beschrieben. Ein anderer Befehl, wie DAS ZUSTANDSWORT AUSLESEN, wird normalerweise vor einem Befehl MCLEAR programmiert, um zu gewährleisten, dass CPU gestoppt wird. Wenn ein Befehl MCLEAR direkt programmiert wird und wenn der Flipflop RUNFA auf 1 gesetzt wird, wird der Befehl durch-CPU 10 nicht ausgeführt, und CPCS 21 wird durch einen Alarm aus dem Überwachungstaktgeber gewarnt.
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In Fig. 29 ist das AbIaufdiagramm der CCS CP INTERRUPTION dargestellt. Bei der Prüfung 3^0 wird der zweite CDC des teilweise decodierten Befehls in Fig. abgetastet. Wenn er T ist, wird CCS aktiviert und gibt den Code IT in CF 33 ein (Block 36i), wobei CCS eine Verzweigung zum Zustand READY ausführt, wie bereits beschrieben. Die Simulation und die Ausführung des Befehls werden bei der Prüfung 3^2 durchgeführt. Wenn die Ergebnisse verfügbar sind, überträgt OCS allein die Befehlszeichen auf CPCS In Fig. 30 ist das Ablaufdiagramm der CCS STOPPEN BvEI EINER VORGEGEBENEN ADRESSE dargestellt. Diese CCS ist in der Ausführung abweichend von den anderen CCS, die bereits beschrieben sind. Bei der Prüfung 370 wird der zweite CDC des teilweise decodierten Befehls (Fig. 18) abgetastet. Wenn er als P decodiert wird, wird SS der Befehlseingabe aktiviert und beliefert CAM 35 mit den Parametern Co und mit der Adresse Ao, A1 über den Befehlsbus 62 und den Datenbus 56, welche Sequenzen mit 371 und 373 bezeichnet sind. SS der Eingabe führt eine Verzweigung zum Zustand ACT und CDCS zum Zustand READY aus.
Die in CAM 35 eingegebenen und vorbestimmten Adressen (und PREQN aktiv) leiten die Überwachung der Leitungen MAD am Eingang von CAM 35 über den Bus 53 jedesmal ein, wenn CPU 10 eine Instruktion seines laufenden Programms ausführt (Sequenz 374). Wenn das Signal MATCH von CAM 35 aktiviert wird (Prüfung 375)|Wird die Koinzidenz zwischen der vorgegebenen Adresse und einer von der Instruktion während der Ausführung abhängigen Adresse in CPU 10 für die von Co definierte Zugriffsart erhalten (LESEN/SCHREIBEN, LESEN allein, SCHREIBEN allein). Das aktivierte Signal MATCH steuert SS 34 zum Senden eines Befehls STOP (PREQN) nach CPU 10, wie am Bus SB 14 definiert (Sequenz 376). SS definiert den entsprechenden Ausgang für die Decodierungsschnittstelle 94 über das Signal DECODE. CPU 10 erkennt diesen Befehl durch die Eingabe dieses Befehls auf den Leitungen BIO, die selbst wieder die DAOF1 , 27 und DA0F2", 28 laden. Anschliessend wird die Adresse der Speicherstelle in DA0F1, 27 und DA0F2, 28 über die Leitungen MAD
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eingegeben. Diese Sequenzen, in Fig. 30 mit 377 bezeichnet, werden von SS 3^ über die Multiplexer 25 und 26 und das Steuersignal SHDAOF gesteuert.
Die Eingabe des Codes PREQN in DAOF1, 27 aktiviert die Unterbrechung OUF zum Mikroprozessor 4O (Sequenz 378)» der selbst OCS zum Analysieren der Unterbrechung aktiviert.. Demzufolge wird die Steuerung auf die geeignete CCS übertragen, die die Adresse in den RAM 41 eingibt, wie bei dargestellt. Die Übertragung der Ergebnisse auf CPCS 21 wird durchgeführt, wie bereits beschrieben.
Es sei bemerkt, dass die verschiedenen, mit derselben CPCS 21 verbundenen DPUs verschiedene Befehlssätze haben können. Der Speicher 41 hat eine ausreichende Kapazität zum Speichern der zusätzlichen Codes. Diese zusätzlichen Codes können der CDCS für neue Befehle zugefügt werden.
Ausserdem können die Codes geändert werden, wenn die neuen Codes sich wenig unterscheiden von den bereits definierten Befehlen. Auf gleiche Weise können die zusätzlichen CCS programmiert und OCS geändert werden, um die neuen Befehle zu kontrollieren. SS 3^·» der mikroprogrammierbar ist, muss ebenfalls geändert werden, um diese neuen Codes zu simulieren, und es muss die Decodierung am SB i4 geändert werden. Die Kapazität der verschiedenen FIFOs kann, wenn nötig, vergrössert werden. Daher ist es nur notwendig, die mikroprogrammierten und programmierten Moduln zu ändern oder zu ersetzen, während der Aufbau und der materielle Entwurf, wie der Datenbus, der Prüfungsbus und der Adressbus sowie die Verbindungen zwischen den Elementen ungeändert aufrechterhalten werden. Demzufolge erfolgt die Definition der zusätzlichen Befehle auf leichte und einfache Weise aus dem Blickpunkt der Praxis gesehen.
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a. Simulierungsbus
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ANHANG
BEZEICHNUNG URSPRUNG ZIEL FUNKTIONEN
5 BIOEKEY CPU SU Datenerkennung am Bus
CPINT SU CPU Unterbrechung des Pults
CPMCN SU CPU Auf 0 stellen
INSTN SU CPU Instruktion durch Instruktion
10 IPL SU CPU Eingabe des Anfangsprogramms
LMN SU CPU DEN SPEICHER FÜLLEN
LRN SU CPU DAS REGISTER FÜLLEN
15 RCPON SU CPU Nummer des
zu füllenden
RCP1N SU CPU Registers
RCP2N SU CPU (k Leitungen)
20 RCP3N SU CPU DEN SPEICHER LESEN
RMN SU CPU DAS REGISTER LESEN
RRN SU CPU DAS ZUSTANDSVORT LESEN
RSTN SU CPU AbIaufzu s t and
25 RUNFA CPU SU Ablauf
RUNN SU CPU befehl
START SU CPU STOPPEN BEI EINER VORGEGEBENEN
ADRESSE
PREQN SU CPU
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b. Schnittstelle des Modems DCTE (Datenübertragungs-Endgerät) SU/Modem V34/V28 CCITT
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5 Schaltungs
nummer		 Funktion der Schaltung Aus
DCTE		 zum
DCTE
101 mechanische Masse X X
102 logische Masse X X
10 103 übertragene Daten X
1O^ erhaltene Daten X
105 Ausgäbe-Anfrage X
106 Ausgabebereit X
15 107 Ausrüstung der fertigen Daten X
108 Datengerät mit der Über
tragungsleitung verbinden		 X
109 Leitungsüberwachungssignal im
Kanal für den Datenempfang		 X
20 125 Aufrufanzeiger X
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Leerseite

Claims (1)

  1. PATENTANSPRÜCHE
    Datenverarbeitungssystem (DPU) mit; mehreren im Abstand voneinander angeordneten Verarbeitungseinheiten und von verschiedenen Typen, die an eine entfernte Uberwachungs- und Steuerzentrale (CPCS) angeschlossen sind, dadurch gekennzeichnet, dass das System ausserdem folgende Elemente enthalt:
    a. eine mikroprogrammierte Logik mit in den Verarbeitungs·= einheiten angeordneten Speichern, welche Logik zum Decodieren und Nachbilden einer Folge definierter Befehle, die die Diagnostik eines Pults einer Datenverarbeitungsanlage enthalten, und anderer Steuerbefehle aus der Zentrale eingerichtet sind, wobei die Befehle zum Nachbilden die normalerweise von den Verarbeitungseinheiten bearbeiteten Instruktionen erzetzen; ^5 b. Mittel zum Steuern und Überwachen der Ergebnisse der Nachbildungen in den Speichern und in der microprogrammi er ten Logik;
    c. zusätzliche Mittel, mit denen die Speicher und mikroprogrammierte Logik geändert werden, um die von der definierten Folge abweichenden Befehlsfolgen zu simulieren, wobei die zusätzlichen Mittel den Speichern und der mikroprogrammierten Logik zugeordnet sind;
    d. Fernsteuermittel zum Übertragen der Nachbildungsbefehle die die Zentrale auf die Verarbeitungseinheiten über-
    iQ trägt, und zum Übertragen der Ergebnisse der Simulationen, welche Ergebnisse von den Verarbeitungseinheiten auf die Zentrale übertragen werden.
    2. System nach Anspruch 1, dadurch gekennzeichnet, dass die Speicher und mikroprogrammierte Logik ausserdem fol-
    gende Einrichtungen enthalten:
    a. einen Mikroprozessor in der Kombination mit einem _ programmierbaren Festwertspeicher (PROM) und Eingabe/-Ausgabe-Speicher (RAM) zum Decodieren der erwähnten
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    erhaltenen Befehle, wobei der Mikroprozessor die Befehle an Hand einer Befehlsdecodierungs-Steuersequenz (CDCS) analysiert und decodiert, die in dem Festwertspeicher (PROM) eingeschrieben ist;
    b. den Mikroprozessor in der Kombination mit den anderen PROM- und RAM-Speiehern, die das Eingeben der erwähnten decodierten Befehle, der Adressen, der Eingangs- und der Datenparameter in die anderen Speicherelemente steuern, wobei die erwähnte Eingabe gemäss der jedem Befehl zugeordneten Befehlssteuersequenz (CCS) durchführt, wobei die anderen Speicher PROM und RAM ausserdem die Ergebnisse der Ausführung der erwähnten Simulationen der Befehle gemäss einer Ausgangssteuersequenz (OCS) steuern, analysieren und übertragen, wobei die erwähnte OCS in der Kombination mit den erwähnten CCS verwendet wird;
    c. die anderen Speicher mit Speichern vom Typ "first in first out" (FIFO), bei denen ein erster FIFO die decodierten Befehle speichert, ein zweiter FIFO die Eingangs— und Datenparameter speichert, ein dritter FIFO die Adressparameter und ein vierter FIFO die sich auf die Ausführung der simulierten Befehle beziehenden Ausgangsparameter speichert, wobei die FIFOs als vorübergehende Pufferspeicher verwendet und von den anderen Speichern PROM und RAM in der Kombination mit anderen Mitteln eines Zustandssortierers gesteuert werden.
    d. die Mittel eines Zustandssortierers mit den programmierbaren logischen Schaltungsanordnungen (FPLA), die im Zusammenhang mit den decodierten Befehlen die logischen Zustände zur Steuerung der Simulationssequenzen erzeugen, wobei die Simulationssequenzen auf die zentrale Verarbeitungseinheit (CPU) des DPU für ihre Durchführung statt der normalerweise ausgeführten . Instruktionen übertragen werden und der Zustandssortierer auch die Austauschvorgänge mit der CPU und ihre» Speicher sowie die Eingabe der Ergebnisse der ausgeführten Befehle in den vierten FIFO steuert. .
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    3· System nach Anspruch, 2, dadurch gekennzeichnet, dass ausserdem die CDCS zunächst die programmierten Befehle "LOCK" und "UNLOCK" abtastet, wobei der Zustandssortierer in den Zustand "UNLOCK" übergeht, wenn der Befehl "UNLOCK" decodiert wird und alle folgenden decodierten Befehle im Zustand "UNLOCK" direkt ausgeführt werden, wobei der Zustandssortierer in den Zustand "LOCK" übergeht, wenn der Befehl "LOCK" decodiert wird und alle folgenden decodierten Befehle im Zustand "LOCK", die gespeichert sind, ausführt, wobei die CDCS eine Prüfung für die anderen Befehle durch-, führt, wenn weder der Befehl "UNLOCK" noch der Befehl "LOCK" nicht zumindest teilweise durch eines der zwei Zeichen decodiert sind, die den Befehl (CDC) definieren, und dabei eine Verzweigung zum Zustand "READY" ausführt, wenn der eine oder der andere dieser beiden Befehle decodiert ist oder wenn ein Anfangszeichen oder Adresszeichen fehlerhaft ist oder wenn der zweite der erwähnten CDCs der Befehle "UNLOCK" oder "LOCK" fehlerhaft ist, wobei die CDCS die Decodierung des folgenden erhaltenen Befehls im Zustand READY» startet.
    k. System nach Anspruch 3» dadurch gekennzeichnet, dass ausserdem der Zustandssortierer immer den Zustand "LOCK" einnimmt, wenn die CDCS keinen Befehl "UNLOCK" decodiert hat, wobei die Simulation aller anderen decodierten Befehle in diesem impliziten Zustand "LOCK" bis zur Decodierung eines programmierten Befehls "UNLOCK" verzögert. 5. System nach Anspruch 31 dadurch gekennzeichnet, dass ausserdem die CDCS die nach einem spezifizierten Verfahren definierten anderen Befehle decodiert, in dem der CDC für einen jeden der anderen Befehle aufeinanderfolgend geprüft wird, wobei die CDCS bei der Ausführung einer Verzweigung zur CCS, die zuvor durch den ersten decodierten CDC definiert wird, oder bei auffolgender Prüfung des zweiten CDC für die vollständige Decodierung der anderen Befehle, wie durch den ersten decodierten CDC definiert, oder bei der Rückkehr zum Zustand "READY", wenn der erste CDC nicht ~ decodiert werden kann, die Decodierung der Befehle stets im Zustand "READY" anfängt.
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    6. System nach. Anspruch. 5> dadurch gekennzeichnet, dass ausserdem die CDCS entweder eine Verzweigung zur entsprechenden CCS gemäss der Definition durch den zweiten decodierten CDC ausführt oder zum Zustand"READY" zurückkehrt,
    g wenn der zweite CDC nicht decodiert werden kann.
    7. System nach Anspruch 5 und 6, dadurch gekennzeichnet, dass ausserdem die CDCS immer in den Zustand "READY" zurückkehrt, entweder direkt nach einer Verzweigung zu der vom erwähnten zweiten decodierten CDC definierten CCS oder nach der Prüfung des zweiten CDC in einer Verzweigung nach einer vom ersten decodierten CDC genau definierten CCS#
    8. System nach den Ansprüchen 5 und 6, dadurch gekennzeichnet, dass ausserdem die decodierten CCS die decodierten Befehle in den ersten FIFO, die Parameter der Befehle und der Daten in den zweiten FIFO und die Adressparameter in den dritten FIFO einschreiben, wobei der Zustandssortierer die Befehle direkt simuliert, wenn er im Zustand "UNLOCK" steht.,
    9. System nach Anspruch 8, dadurch gekennzeichnet, dass ausserdem die Simulation der decodierten Befehle in den ersten, zweiten und dritten FIFOs nicht erfolgt, wenn der Zustandssortierer im Zustand "LOCK" steht, wobei die CCS zum Wartezustand "ACT" verzweigt werden, in dem sie die anderen decodierten Befehle speichern können.
    10. System nach Anspruch 9> dadurch gekennzeichnet, dass ausserdem die Simulation der gespeicherten Befehle startet, wenn ein Befehl "UNLOCK" decodiert wird, wobei die Simulation in der Reihenfolge ihrer Speicherung ausgeführt wird.
    11. System nach Anspruch 2, dadurch gekennzeichnet, dass ausserdem die OCS in der Kombination mit den CCS die entsprechende Übertragung der Ergebnisse der ausgeführten Befehle steuert, wobei die OCS den ausgeführten Befehl analysiert, die Steuerung an die entsprechende CCS überträgt und die Übertragung der von der CCS in den RAM gespeicherten Ergebnisse nach CPCS steuert, wobei die CCS die Ergebnisse des vierten FIFOs bereits in den RAM ein-^_ gegeben hat.
    12. System nach der Gesamtheit der Ansprüche 4,7,10 und 11,
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    30Q1557
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    dadurch·gekennzeichnet, dass ausserdem die CDCS, die OCS, die CCS und die Simulationen der Befehle simultan und synchron arbeiten können, wobei die Simultanität und Synchronisation durch die Unterbrechungen und die logischen Zu- stände in gegenseitiger Abhängigkeit gesteuert werden. 13· System nach Anspruch 12, dadurch gekennzeichnet, dass ausserdem die Steuermittel detektieren können, ob ein Befehl nicht ausgeführt worden ist oder nicht auf entsprechende Weise ausgeführt ist, wobei die Steuermittel den betreffenden Befehl von der Befehlsliste für Ausführung streichen und die Übertragung der CDC und der Ergebnisse des Befehls zur CPCS unterbinden.
    14. System nach Anspruch 131 dadurch gekennzeichnet, dass ausserdem die Steuermittel die Befehle simulieren und die Ergebnisse ihrer Ausführung in der Reihenfolge ihrer Ankunft in CPCS auf CPCS übertragen.
    15. System nach Anspruch 1^, dadurch gekennzeichnet, dass ausserdem der Befehlsvorrat Befehle zur Durchführung durch den CPCS der Diagnose- und Steueraktionen an den DPU enthält, wobei die Aktionen die Mittel zum Füllen und Auslesen der einzelnen Register, zum Füllen und Auslesen der einzelnen Speicherstellen, zum Unterbrechen der laufenden Programme, zum Füllen und Durchführen der Diagnose- und Steuerprogramme, zum Rückstellen der Elemente auf 0 und zum Lesen des Zustandsworts der DPU umfassen.
    16. System nach Anspruch 2, dadurch gekennzeichnet,dass das System ausserdem die Mittel zum direkten Speicherzugriff enthält, um Speicherblöcke vom Speicher der DPU auf die CPCS zu übertragen, wobei die Mittel für direkten Speieherzugriff die Übertragung des Speicherblocks beim Empfang eines Befehls steuern.
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DE19803001557 1979-01-31 1980-01-17 Abstandssimulation durch fernsteuerung an einem pult einer datenverarbeitungsanlage Withdrawn DE3001557A1 (de)

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